DE102021101902A1 - Source/drain formation with reduced selective loss defects - Google Patents

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Chih-Chiang Chang
Ming-Hua Yu
Li-Li Su
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst das Herstellen einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne in einer n-Finnen-Feldeffekttransistorregion (n-FinFET-Region) bzw. einer p-FinFET-Region, Herstellen einer ersten Dielektrikumfinne und einer zweiten Dielektrikumfinne in der n-FinFET-Region bzw. der p-FinFET-Region, Herstellen einer ersten Epitaxiemaske zum Abdecken der zweiten Halbleiterfinne und der zweiten Dielektrikumfinne, Durchführen eines ersten Epitaxieprozesses zum Herstellen einer n-Epitaxieregion basierend auf der ersten Halbleiterfinne, Entfernen der ersten Epitaxiemaske, Herstellen einer zweiten Epitaxiemaske zum Abdecken der n-Epitaxieregion und der ersten Dielektrikumfinne, Durchführen eines zweiten Epitaxieprozesses zum Herstellen einer p-Epitaxieregion basierend auf der zweiten Halbleiterfinne, und Entfernen der zweiten Epitaxiemaske. Nach dem Entfernen der zweiten Epitaxiemaske verbleibt ein Abschnitt der zweiten Epitaxiemaske auf der ersten Dielektrikumfinne.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEISUNG
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufigen US-Patentanmeldung Nr. 63/055,385 , eingereicht am 23. Juli 2020, mit dem Titel „Special Consideration of Source/Drain (S/D) Epitaxy Process Flow Manufacturing For Advanced Node Devices“, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Bei der Herstellung von Finnen-Feldeffekttransistoren (FinFETs) werden Source/Drain-Regionen typischerweise gebildet, indem Siliziumfinnen geätzt werden, um Vertiefungen zu bilden, und dann ein Epitaxieprozess durchgeführt wird, um Epitaxieregionen aus den Vertiefungen aufzuwachsen. Da die Source/Drain-Regionen von p-FinFETs und n-FinFETs aus unterschiedlichen Materialien gebildet werden, werden die Source/Drain-Regionen von p-FinFETs und n-FinFETs in separaten Prozessen gebildet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1-15, 16A, 16B und 17-20 zeigen perspektivische Ansichten, Querschnittsansichten und eine Draufsicht auf Zwischenstufen bei der Bildung von FinFETs, die durch Dielektrikumfinnen getrennt sind, gemäß einigen Ausführungsformen.
    • 21 zeigt die Profile von Dielektrikumfinnen gemäß einigen Ausführungsformen.
    • 22 zeigt ein Beispiel für n- und p-Source/Drain-Regionen und Dielektrikumfinnen dazwischen gemäß einigen Ausführungsformen.
    • 23 zeigt einen Prozessverlauf zum Herstellen von n- und p-FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen bzw. Beispiele für das Implementieren unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und nicht als einschränkend zu verstehen. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal derart ausgebildet sein können, dass das erste und das zweite Merkmal unter Umständen nicht in direktem Kontakt stehen. Darüber hinaus können sich in der vorliegenden Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und Übersichtlichkeit dienen und gibt an sich keine Beziehung zwischen den diversen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können raumbezogene Begriffe wie „darunterliegend“, „unterhalb“, „untere“, „darüberliegend“, „obere“ und dergleichen hier verwendet werden, um die Beschreibung zu erleichtern und die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren dargestellt zu beschreiben. Diese raumbezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Abbildungen gezeigten Ausrichtung mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) sein, und die raumbezogenen Beschreibungen in dieser Patentschrift können entsprechend in gleicher Weise interpretiert werden.
  • Gemäß einigen Ausführungsformen werden Finnen-Feldeffekttransistoren (FinFETs) mit Source/Drain-Regionen und das Verfahren zur Bildung derselben bereitgestellt. Die Epitaxieprozesse zur Bildung der Source/Drain-Regionen können Selektivitätsverlustdefekte aufweisen, d. h. das ungünstige Wachstum von Source/Drain-Material auf dielektrischem Material aufgrund des Verlusts der Selektivität in einigen Teilen. Gemäß einigen Ausführungsformen werden die Source/Drain-Regionen von n-FinFETs vor den Source/Drain-Regionen von p-FinFETs gebildet, so dass der Selektivitätsverlustdefekt vom n-Typ ist und die später gebildete Source/Drain-Region vom p-Typ ist. Es ist einfacher, den n-Selektivitätsverlustdefekt während der nachfolgenden p-Source/Drain-Epitaxie zu entfernen (als umgekehrt), da das entsprechende Prozessgas zur Entfernung des n-Selektivitätsverlustdefekts während der Epitaxie von p-Source/Drains bereitsteht. Die hier erörterten Ausführungsformen sollen als Beispiele dienen, um die Herstellung oder Verwendung des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann auf diesem Gebiet der Technik wird leicht verstehen, welche Modifikationen vorgenommen werden können, während gleichzeitig der betrachtete Schutzumfang der verschiedenen Ausführungsformen eingehalten wird. In den verschiedenen Ansichten und Ausführungsformen werden gleiche Bezugsnummern zur Kennzeichnung gleicher Elemente verwendet. Obwohl Ausführungsformen von Verfahren als in einer bestimmten Reihenfolge durchgeführt beschrieben werden, können andere Ausführungsformen der Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden.
  • 1-20 zeigen perspektivische Ansichten, Querschnittsansichten und eine Draufsicht von Zwischenstufen bei der Bildung von n-FinFETs, p-FinFETs und ihren entsprechenden Source/Drain-Regionen gemäß einigen Ausführungsformen. Die entsprechenden Prozesse spiegeln sich auch schematisch in dem in 23 dargestellten Prozessablauf 200 wider.
  • 1 zeigt eine perspektivische Ansicht einer Anfangsstruktur. Die Anfangsstruktur weist einen Wafer 10 auf, der wiederum ein Substrat 20 aufweist. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Das Substrat 20 kann mit einer p- oder einer n-Verunreinigung dotiert sein. Isolierregionen 22 wie Grabenisolationsregionen (Shallow Trench Isolation, STI-Regionen) können derart gebildet werden, dass sie sich von einer oberen Fläche des Substrats 20 in das Substrat 20 hinein erstrecken. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 202 dargestellt, wie in 23 gezeigt. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Regionen 22 werden als Halbleiterstreifen 24 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Teile des ursprünglichen Substrats 20, und daher ist das Material der Halbleiterstreifen 24 das gleiche wie das des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind Halbleiterstreifen 24 Ersatzstreifen, die gebildet werden, indem die Abschnitte des Substrats 20 zwischen den STI-Regionen 22 geätzt werden, um Vertiefungen zu bilden, und ein Epitaxieprozess durchgeführt wird, um in den Vertiefungen wieder ein anderes Halbleitermaterial aufzuwachsen. Dementsprechend sind die Halbleiterstreifen 24 aus einem anderen Halbleitermaterial als das Substrat 20 gebildet. Gemäß einigen Ausführungsformen sind die Halbleiterstreifen 24 aus Si, SiP, kohlenstoffdotiertem Silizium, SiPC, SiGe, SiGeB, Ge, einem III-V-Verbundhalbleiter wie etwa InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen gebildet.
  • STI-Regionen 22 können ein Auskleidungsoxid (Liner-Oxid, nicht dargestellt) enthalten, das ein thermisches Oxid sein kann, das durch die thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die beispielsweise durch Atomlagenabscheidung (Atomic Layer Deposition, ALD), chemische Gasphasenabscheidung unter Verwendung eines hochdichten Plasmas (High-Density Plasma Chemical Vapor Deposition, HDPCVD), chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD) oder dergleichen gebildet wird. STI-Regionen 22 können auch ein dielektrisches Material über dem Auskleidungsoxid enthalten, wobei das dielektrische Material mittels fließfähiger chemischer Gasphasenabscheidung (Flowable Chemical Vapor Deposition, FCVD), Rotationsbeschichten oder ähnlichem gebildet werden kann.
  • 2 zeigt die Bildung von Dielektrikum-Dummy-Streifen 25. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 204 dargestellt, wie in 23 gezeigt. Dielektrikum-Dummy-Streifen 25 können mittels verschiedener Verfahren gebildet werden. Beispielsweise können Dielektrikum-Dummy-Streifen 25 gebildet werden, indem einer der Halbleiterstreifen 24 geätzt wird, um eine Vertiefung zu bilden, und dann die Vertiefung mit einem dielektrischen Material gefüllt wird. Alternativ können Dielektrikum-Dummy-Streifen 25 gebildet werden, indem eine große STI-Region 22 gebildet wird, ein Abschnitt der großen STI-Region 22 geätzt wird, um einen Graben zu bilden, und der Graben mit einem dielektrischen Material gefüllt wird, das von dem Material der STI-Regionen 22 verschieden ist. Das Material des Dielektrikum-Dummy-Streifens 25 kann so gewählt werden, dass es eine hohe Ätzselektivität gegenüber den Materialien der STI-Regionen 22 (etwa Siliziumoxid) und den Materialien der nachfolgend gebildeten Dummy-Gate-Stapel aufweist. Das dielektrische Material kann beispielsweise aus SiOC, SiON, SiOCN oder dergleichen gebildet sein. Die untere Fläche des Dielektrikum-Dummy-Streifens 25 kann höher, bündig oder niedriger als die unteren Flächen der STI-Regionen 22 sein.
  • Gemäß einigen Ausführungsformen weist der Dielektrikum-Dummy-Streifen 25 in der Mitte eine Naht 28 auf. Die Naht 28 kann durch die konforme Abscheidung des dielektrischen Materials verursacht werden, so dass das dielektrische Material an gegenüberliegenden Seitenwänden des Grabens abgeschieden wird und aufeinander zu wächst und schließlich durch die vorzeitige Versiegelung des verbleibenden Grabens die Naht 28 hinterlässt.
  • Gemäß einigen Ausführungsformen trennt der Dielektrikum-Dummy-Streifen 25 die p-FinFET-Region 100P und die n-FinFET-Region 100N voneinander. Die p-FinFET-Region 100P dient zur Bildung eines p-FinFETs in nachfolgenden Prozessen und die n-FinFET-Region 100N dient zur Bildung eines n-FinFETs in nachfolgenden Prozessen. Weitere Details der p-FinFET-Region 100P und der n-FinFET-Region 100N sind in den 6 bis 15 dargestellt.
  • Es wird Bezug genommen auf 3; STI-Regionen 22 werden vertieft. Die oberen Abschnitte der Halbleiterstreifen 24 und des Dielektrikum-Dummy-Streifens 25 ragen höher hervor als die oberen Flächen 22A der übrigen Abschnitte der STI-Regionen 22, um vorspringende Finnen 24' bzw. Dummy-Finne 25' zu bilden. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 205 dargestellt, wie in 23 gezeigt. Das Ätzen kann in einem Trockenätzprozess durchgeführt werden, wobei Ätzgase wie etwa ein Gemisch aus HF und NH3 verwendet werden können. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen der STI-Regionen 22 in einem Nassätzprozess durchgeführt. Die Ätzchemikalie kann beispielsweise eine verdünnte HF-Lösung umfassen.
  • In den oben dargestellten Ausführungsformen können die Finnen mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen in einem oder mehreren fotolithografischen Prozess strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozess. Im Allgemeinen werden bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie und selbstausrichtende Prozesse kombiniert, wodurch Muster erzeugt werden können, die beispielsweise kleinere Abstände aufweisen, als dies mit einem einzelnen, direkten Fotolithografieprozessen möglich ist. In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und in einem Fotolithografieprozess strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht in einem selbstausrichtenden Prozess gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandhalter oder Dorne können dann für die Strukturierung der Finnen verwendet werden.
  • Es wird weiter Bezug genommen auf 3; Dummy-Gate-Stapel 30 und Gate-Abstandhalter 38 werden auf den oberen Flächen und den Seitenwänden von vorspringenden Halbleiterfinnen 24' und Dummy-Finne 25' gebildet. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 206 dargestellt, wie in 23 gezeigt. Dummy-Gate-Stapel 30 können Dummy-Gate-Dielektrika (nicht gezeigt) auf der oberen Fläche und den Seitenwänden von vorspringenden Finnen 24' aufweisen. Dummy-Gate-Stapel 30 können ferner Dummy-Gate-Elektroden 34 über den Dummy-Gate-Dielektrika aufweisen. Dummy-Gate-Elektroden 34 können beispielsweise aus Polysilizium oder amorphem Silizium gebildet werden, es können aber auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 30 kann auch eine (oder mehrere) Hartmaskenschicht 36 über der Dummy-Gate-Elektrode 34 aufweisen. Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonnitrid oder Mehrfachschichten davon gebildet werden. Dummy-Gate-Stapel 30 können sich über eine einzelne oder mehrere vorspringende Finnen 24' und Dummy-Finnen 25' und/oder STI-Regionen 22 erstrecken. Dummy-Gate-Stapel 30 weisen auch Längsrichtungen auf, die senkrecht zu den Längsrichtungen der vorspringenden Finnen 24' und Dummy-Finne 25' sind.
  • Als Nächstes werden Gate-Abstandhalter 38 auf den Seitenwänden der Dummy-Gate-Stapel 30 gebildet. Der entsprechende Prozess ist ebenfalls im Prozessablauf 200 als Prozess 206 dargestellt, wie in 23 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandhalter 38 aus einem dielektrischen Material wie Siliziumnitrid (SiN), Siliziumoxid (Si02), Siliziumcarbonnitrid (SiCN), Siliziumoxynitrid (SiON), Siliziumoxycarbonnitrid (SiOCN) oder dergleichen gebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur mit mehreren dielektrischen Schichten aufweisen. Gate-Abstandhalter 38 können Breiten im Bereich zwischen etwa 1 nm und etwa 3 nm haben.
  • 4 und 5 zeigen schematisch das Vertiefen von vorspringenden Finnen und das Herstellen von Source/Drain-Regionen mittels Epitaxie gemäß einigen Ausführungsformen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Ätzprozesse (im Folgenden als Source/Drain-Vertiefen bezeichnet) durchgeführt, um die Abschnitte der vorspringenden Finnen 24' zu ätzen, die nicht durch Dummy-Gate-Stapel 30 und Gate-Abstandhalter 38 abgedeckt sind, wodurch Vertiefungen 40 gebildet werden. Es ist einzusehen, dass die Prozesse in 4 und 5 verkürzt dargestellt sind, die Einzelheiten der Durchführung dieser Prozesse sind in 6 bis 15 dargestellt. 4 und 5 zeigen also lediglich, wie die Vertiefungen 40 und die daraus resultierenden Source/Drain-Regionen 42 in einer perspektivischen Ansicht aussehen, nicht aber den Ablauf der Bildung. Beispielsweise kann das Vertiefen der vorspringenden Finnen 24' in der p-Bauelementregion 100P und der n-FinFET-Region 100N in separaten Ätzprozessen durchgeführt werden und nicht in einem gemeinsamen Prozess, wie in 4 gezeigt.
  • Das Vertiefen kann anisotrop sein, daher sind die Abschnitte der vorspringenden Finnen 24', die direkt unter den Dummy-Gate-Stapeln 30 und Gate-Abstandhaltern 38 liegen, geschützt und werden nicht geätzt. Die oberen Flächen der vertieften Halbleiterstreifen 24 können tiefer liegen als die oberen Flächen 22A der STI-Regionen 22 sein, gemäß einigen Ausführungsformen. Die Zwischenräume, die durch die geätzten Abschnitte der vorspringenden Finnen 24' entstehen, werden als Vertiefungen 40 bezeichnet. Im Ätzprozess wird die Dielektrikum-Dummy-Finne 25' nicht geätzt. Vorspringende Finnen 24' können beispielsweise mit dem Gemisch aus NF3 und NH3, dem Gemisch aus HF und NH3 oder dergleichen geätzt werden.
  • Epitaxieregionen (Source/Drain-Regionen) 42P und 42N, die zusammenfassend ebenso wie einzeln als Source/Drain-Regionen 42 bezeichnet werden, werden gebildet. Epitaxieregionen 42P und 42N werden gebildet, indem selektiv Halbleitermaterialien aus Vertiefungen 40 aufgewachsen werden, was die Struktur in 5 ergibt. Es ist einzusehen, dass die Source/Drain-Regionen 42 der p-FinFETs und n-FinFETs unterschiedliche Formen haben können, und die Details der Formen sind in 15 dargestellt. Weiterhin können die Dielektrikum-Dummy-Finnen 25' in der p-FinFET-Region 100P und die Dielektrikum-Dummy-Finnen 25' in der n-FinFET-Region 100N unterschiedliche Dicken und/oder unterschiedliche Schichtstrukturen aufweisen, die ebenfalls unter Bezugnahme auf 6 bis 15 näher erörtert werden.
  • 6 zeigt eine Querschnittsansicht, die die p-FinFET-Region 100P und die n-FinFET-Region 100N sowie die vorspringenden Finnen 24' und Dummy-Finnen 25' in der p-FinFET-Region 100P und der n-FinFET-Region 100N zeigt. Weiterhin kann eine der Dummy-Finnen 25' als Unterteilungsmerkmal zum Teilen der p-FinFET-Region 100P und der n-FinFET-Region 100N dienen und wird im Folgenden als Dummy-Finne 25'D bezeichnet. Zur Unterscheidung werden die vorspringenden Finnen 24' in der p-FinFET-Region 100P und der n-FinFET-Region 100N als vorspringende Finnen 24'P bzw. 24'N und die Dummy-Finnen 25' in der p-FinFET-Region 100P und der n-FinFET-Region 100N als Dummy-Finnen 25'P bzw. 25'N bezeichnet. Weiterhin zeigt die in 6 gezeigte Querschnittsansicht einen Referenzquerschnitt 6-6 in 3, und die in 3 gezeigte perspektivische Ansicht stellt einen Abschnitt 44 in 6 dar. Entsprechend sind in 6 keine Dummy-Gate-Stapel 30 (3) gezeigt. In 6 sind die Breiten Wi der Dielektrikumfinnen 25'P, 25'D und 25'N im Wesentlichen gleich groß. Weiterhin können die Breiten W1', W2' und W3' im Wesentlichen gleich groß sein.
  • Es wird Bezug genommen auf 7; eine erste Epitaxiemaske 46 wird gebildet. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 208 dargestellt, wie in 23 gezeigt. Die Epitaxiemaske 46 wird gemäß einigen Ausführungsformen aus einem dielektrischen Material gebildet, das aus SiON, SiOCN, AlO, SiN, SiOC, SiO2 oder dergleichen gebildet sein kann oder dieses umfasst. Das Material der Epitaxiemaske 46 und der Dielektrikumfinnen 25' kann gleich oder unterschiedlich sein. Dementsprechend können die Epitaxiemaske 46 und die Dielektrikumfinnen 25' voneinander unterschieden werden oder auch nicht. Die Dicke T1 der Epitaxiemaske 46 kann gemäß einigen Ausführungsformen im Bereich zwischen etwa 0,5 nm und etwa 2,5 nm liegen. Die Epitaxiemaske 46 kann als konforme Schicht ausgebildet werden, bei der die horizontale Dicke der horizontalen Abschnitte und die vertikale Dicke der vertikalen Abschnitte gleich (oder im Wesentlichen gleich) sind, zum Beispiel mit einer Abweichung von weniger als etwa 20 Prozent. Die Epitaxiemaske 46 kann eine einzelne Schicht oder eine Verbundschicht mit mehreren Unterschichten sein. Die Unterschichten können aus verschiedenen Materialien gebildet sein, und die verschiedenen Materialien können aus Materialien gebildet sein, die aus den oben genannten Materialien ausgewählt sind. Alternativ können die Unterschichten in der Epitaxiemaske 46 die gleichen Elemente enthalten, beispielsweise Si, O, C und N, während die Atomprozentsätze der Unterschichten verschieden voneinander sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Epitaxiemaske 46 durch einen konformen Abscheideprozess, etwa durch Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) oder dergleichen, abgeschieden. Zur selben Zeit, zu der die Epitaxiemaske 46 auf den vorspringenden Finnen 24' und den Dielektrikumfinnen 25' abgeschieden wird, wird sie auch auf den oberen Flächen und den Seitenwänden der Gate-Stapel 30 und der Gate-Abstandhalter 38 abgeschieden, wie in 3 gezeigt.
  • Die Ätzmaske 48 wird ebenfalls gebildet und abgeschieden. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 210 dargestellt, wie in 23 gezeigt. Gemäß einigen Ausführungsformen wird die Ätzmaske 48 aus einem Fotolack gebildet oder umfasst einen solchen. Andere Schichten, wie etwa Antireflex-Bodenbeschichtung (Bottom Anti-Reflective Coating, BARC), Hartmaskenschicht usw., können als Teile der Ätzmaske 48 ausgebildet werden oder auch nicht. Die Ätzmaske 48 ist so strukturiert, dass sie die p-FinFET-Region 100P abdeckt und die n-FinFET-Region 100N frei lässt. Gemäß einigen Ausführungsformen ist eine Kante der Ätzmaske 48 an der Dielektrikumfinne 25'D ausgerichtet.
  • Es wird Bezug genommen auf 8; ein Ätzprozess 50 wird durchgeführt, um den Abschnitt der Epitaxiemaske 46 in der n-FinFET-Region 100N zu entfernen, während der Abschnitt der Epitaxiemaske 46 in der p-FinFET-Region 100P durch die Ätzmaske 48 vor dem Entfernen geschützt ist. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 212 dargestellt, wie in 23 gezeigt. Der Ätzprozess ist ein isotroper Prozess, der ein Trockenätzprozess oder ein Nassätzprozess sein kann. Dementsprechend kann die Epitaxiemaske 46 vollständig von der n-FinFET-Region 100N entfernt werden.
  • Als nächstes werden die vorspringenden Finnen 24'N durch Ätzen entfernt, so dass Vertiefungen 40N entstehen, die in 4 ebenfalls als 40 dargestellt sind. Die resultierende Struktur ist in 9 gezeigt. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 214 dargestellt, wie in 23 gezeigt. Die Ätzmaske 48 wird ebenfalls entfernt, sie kann vor oder nach dem Ätzen der vorspringenden Finnen 24'N entfernt werden. Gemäß einigen Ausführungsformen wird das Ätzen der vorspringenden Finnen 24'N so lange durchgeführt, bis sich die Vertiefungen 40N bis zu einer Ebene erstrecken, die tiefer liegt als die oberen Flächen der STI-Regionen 22.
  • Es wird Bezug genommen auf 10; in einem ersten selektiven Epitaxieprozess, in dem ein Halbleitermaterial ausgehend von Vertiefungen 40N selektiv aufgewachsen wird, werden Epitaxieregionen 42N, die auch als Epitaxieregionen 42 bezeichnet werden, gebildet. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 216 dargestellt, wie in 23 gezeigt. Gemäß einigen Ausführungsformen sind die Epitaxieregionen 42N aus Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP), Silizium und dergleichen gebildet oder umfassen diese. Die Epitaxieregionen 42N bilden die Source/Drain-Regionen des resultierenden n-FinFETs und werden auch als Source/Drain-Regionen 42N bezeichnet. Gemäß einigen Ausführungsformen kann beispielsweise, wenn das Epitaxiematerial Silizium ist, ein Implantationsprozess durchgeführt werden, um eine n-Verunreinigung in die Epitaxieregionen 42N einzubringen. Gemäß alternativen Ausführungsformen kann beispielsweise, wenn das Epitaxiematerial bereits eine n-Verunreinigung wie etwa Phosphor enthält, der Implantationsprozess übersprungen werden. Jede der Epitaxieregionen 42N kann beispielsweise auch mehrere Unterschichten enthalten, wobei der Atomprozentsatz von Phosphor in den mehreren Unterschichten unterschiedlich sein kann. Gemäß einigen Ausführungsformen weisen Epitaxieregionen 42N gerade und senkrechte Kanten sowie abgeschrägte Facetten auf. Epitaxieregionen 42N können auch ebene obere Flächen aufweisen. Die Epitaxieregionen 42N können sich bis zu den benachbarten Dielektrikumfinnen 25'N erstrecken oder durch Lücken von den benachbarten Dielektrikumfinnen 25'N beabstandet sein.
  • Der Epitaxieprozess ist selektiv, beispielsweise mit einem im Prozessgas enthaltenen Ätzgas wie HCl. Die selektive Abscheidung führt dazu, dass das Halbleitermaterial auf Halbleitermaterialien aufgewachsen wird, nicht aber auf dielektrischen Materialien wie etwa Dielektrikumfinnen 25', Gate-Abstandhaltern 38 (5) und Hartmaske 36 usw. Es ist einzusehen, dass manchmal in bestimmten Regionen Defekte aufgrund des Verlusts der Selektivität entstehen können, so dass das Halbleitermaterial ungünstig auf dielektrischen Materialien, etwa auf Gate-Abstandhaltern 38, Dielektrikumfinnen 25' usw., aufgewachsen wird. 10 zeigt beispielsweise schematisch den Defekt 54N1 in der n-FinFET-Region 100N und den Defekt 54N2 in der p-FinFET-Region 100P, die unerwünschte Halbleitermaterialien sind. Die Defekte 54N1 und 54N2 werden auch als Selektivitätsverlustdefekte bezeichnet, da sie durch den Verlust der Selektivität entstehen. Das Vorhandensein von Selektivitätsverlustdefekt 54N1 hat keinen wesentlichen Einfluss auf die nachfolgenden Prozesse, da er nicht größer wird und somit in nachfolgenden Reinigungsprozessen entfernt werden kann. Dementsprechend ist Selektivitätsverlustdefekt 54N1 in den nachfolgenden Figuren nicht dargestellt. Es hat sich gezeigt, dass es einfacher ist, die n-Selektivitätsverlustdefekte (etwa SiP) zu entfernen als p-Selektivitätsverlustdefekte (etwa SiGeB), was mit den leicht verfügbaren Prozessgasen zu tun hat, die die n-Selektivitätsverlustdefekte effektiv entfernen können, aber bei der Entfernung der p-Selektivitätsverlustdefekte weniger wirksam sind. Dementsprechend wird in den Ausführungsformen der vorliegenden Offenbarung ein „N-Zuerst“-Prozess angewandt, d. h. die n-Epitaxieregionen (Source/Drain-Regionen) werden vor Bildung der p-Epitaxieregionen gebildet.
  • Anschließend wird ein Ätzprozess durchgeführt, um den verbleibenden Abschnitt der Epitaxiemaske 46 in der p-FinFET-Region 100P zu entfernen. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 218 dargestellt, wie in 23 gezeigt. Der Ätzprozess ist ein isotroper Prozess, der ein Trockenätzprozess oder ein Nassätzprozess sein kann, und die Ätzchemikalie wird basierend auf dem Material der Epitaxiemaske 46, der vorspringenden Finnen 24' und der Epitaxieregionen 42N ausgewählt. Auf diese Weise werden die vorspringenden Finnen 24' und die Dielektrikumfinnen 25' wieder freigelegt. Wenn ein Selektivitätsverlustdefekt 54N2 gebildet ist, wird er bei der Entfernung der Epitaxiemaske 46 nicht entfernt und schützt ungünstigerweise auch den darunter liegenden Abschnitt der Epitaxiemaske 46 vor der Entfernung.
  • Es wird Bezug genommen auf 11; eine zweite Epitaxiemaske 56 wird gebildet. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 220 dargestellt, wie in 23 gezeigt. Die Epitaxiemaske 56 wird gemäß einigen Ausführungsformen aus einem dielektrischen Material gebildet, das aus SiON, SiOCN, AlO, SiN, SiOC, SiO2 oder dergleichen gebildet sein kann oder dieses umfasst. Das Material der Epitaxiemaske 46 kann das gleiche wie das Material der Dielektrikumfinne 25' oder von diesem verschieden sein, und es kann das gleiche wie das Material der Epitaxiemaske 46 oder von diesem verschieden sein. Die Materialien der Epitaxiemaske 56 können aus derselben Gruppe von Materialien gewählt sein, die für das Herstellen der Epitaxiemaske 46 in Frage kommen . Die Epitaxiemaske 56 und die Dielektrikumfinnen 25' können voneinander unterscheidbar sein oder auch nicht. Die Dicke T2 der Epitaxiemaske 56 kann gemäß einigen Ausführungsformen im Bereich zwischen etwa 0,5 nm und etwa 2,5 nm liegen. Die Epitaxiemaske 56 kann eine einzelne Schicht oder eine Verbundschicht mit mehreren Unterschichten sein, die aus Materialien gebildet sind, welche aus den vorgenannten Materialien ausgewählt sind. Alternativ können die Unterschichten in der Epitaxiemaske 56 die gleichen Elemente enthalten, beispielsweise Si, O, C und N, während die Atomprozentsätze der Unterschichten verschieden voneinander sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Epitaxiemaske 56 durch einen konformen Abscheideprozess, etwa ALD, CVD oder dergleichen, abgeschieden. Zur selben Zeit, zu der die Epitaxiemaske 56 auf den vorspringenden Finnen 24' und den Dielektrikumfinnen 25' abgeschieden wird, wird sie auch auf den oberen Flächen und den Seitenwänden der Gate-Stapel 30 und der Gate-Abstandhalter 38 abgeschieden, wie in 3 gezeigt.
  • Gemäß einigen Ausführungsformen, bei denen der Selektivitätsverlustdefekt 54N2 und der darunter liegende Abschnitt der Epitaxiemaske 46 durch die vorangegangenen Prozesse zurückgelassen werden, bedeckt die Epitaxiemaske 56 den Selektivitätsverlustdefekt 54N2 und den darunter liegenden Abschnitt der Epitaxiemaske 46.
  • Wie in 11 gezeigt, sind gemäß einigen Ausführungsformen einige oder alle Epitaxieregionen 42N von benachbarten Dielektrikumfinnen 25'N durch Lücken beabstandet. Dementsprechend erstreckt sich die Epitaxiemaske 56 nach unten (in und durch die Lücken) bis zur oberen Fläche der STI-Region 22. Es ist auch möglich, dass einige oder alle Epitaxieregionen 42N an die benachbarten Dielektrikumfinnen 25'N anstoßen. Dementsprechend wird die jeweilige Epitaxiemaske 56 über der Stelle gebildet, an der die Epitaxieregionen 42N an die entsprechenden Dielektrikumfinnen 25'N anstoßen, und erstreckt sich nicht auf die Räume unterhalb der Anstoßstelle. Wie in 11 gezeigt, werden beispielsweise die Abschnitte 56' der Epitaxiemaske 56 nicht gebildet, wenn die Dielektrikumfinnen 25'D und/oder 25'N an ihre benachbarte Epitaxieregion 42N anstoßen. In einem anderen Beispiel werden die Abschnitte 56' gebildet, wenn die Dielektrikumfinnen 25'D und/oder 25'N von ihrer benachbarten Epitaxieregion 42N beabstandet sind.
  • Es wird weiter Bezug genommen auf 11; eine strukturierte Ätzmaske 58 wird gebildet. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 222 dargestellt, wie in 23 gezeigt. Die Ätzmaske 58 kann aus demselben oder einem ähnlichen Material wie die Ätzmaske 48 (7) gebildet werden und eine ähnliche Struktur haben. Die Ätzmaske 58 ist so strukturiert, dass sie die n-FinFET-Region 100N abdeckt und die p-FinFET-Region 100P frei lässt. Gemäß einigen Ausführungsformen ist eine Kante der Ätzmaske 58 an der Dielektrikumfinne 25'D ausgerichtet.
  • Es wird Bezug genommen auf 12; ein Ätzprozess 60 wird durchgeführt, um den Abschnitt der Epitaxiemaske 56 in der p-FinFET-Region 100P zu entfernen, während der Abschnitt der Epitaxiemaske 56 in der n-FinFET-Region 100N durch die Ätzmaske 58 vor dem Entfernen geschützt ist. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 224 dargestellt, wie in 23 gezeigt. Der Ätzprozess ist ein isotroper Prozess, der ein Trockenätzprozess oder ein Nassätzprozess sein kann, und die Ätzchemikalie wird basierend auf dem Material der Epitaxiemaske 56 und der vorspringenden Finnen 24'P ausgewählt, so dass der freiliegende Abschnitt der Epitaxiemaske 56 entfernt wird, während die vorspringenden Finnen 24'P, die nach dem Entfernen der Epitaxiemaske 56 freiliegen, nicht beschädigt werden. Nach dem Ätzen wird der Selektivitätsverlustdefekt 54N2, falls vorhanden, wieder sichtbar.
  • Die Ätzmaske 58, wie in 12 dargestellt, wird entfernt, und die vorspringenden Finnen 24'P werden durch Ätzen entfernt. Die resultierende Struktur ist in 13 gezeigt. Infolge des Ätzens werden Vertiefungen 40P gebildet. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 226 dargestellt, wie in 23 gezeigt. Die Ätzmaske 58 wird ebenfalls entfernt, sie kann vor oder nach dem Ätzen der vorspringenden Finnen 24'P entfernt werden. Gemäß einigen Ausführungsformen wird das Ätzen der vorspringenden Finnen 24'P so lange durchgeführt, bis sich die Vertiefungen 40P bis zu einer Ebene erstrecken, die tiefer liegt als die oberen Flächen der STI-Regionen 22.
  • Es wird Bezug genommen auf 14; in einem zweiten selektiven Epitaxieprozess, in dem ein Halbleitermaterial ausgehend von Vertiefungen 40P selektiv aufgewachsen wird, werden Epitaxieregionen 42P, die auch mit 42 bezeichnet werden, gebildet. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 228 dargestellt, wie in 23 gezeigt. Gemäß einigen Ausführungsformen werden Epitaxieregionen 42P aus Silizium-Germanium-Bor (SiGeB), SiB, GeB, Si oder dergleichen gebildet oder umfassen diese. Die Epitaxieregionen 42P bilden die Source/Drain-Regionen des resultierenden p-FinFETs und werden auch als p-Source/Drain-Regionen 42P bezeichnet. Gemäß einigen Ausführungsformen kann beispielsweise, wenn das Epitaxiematerial Silizium ist, ein Implantationsprozess durchgeführt werden, um eine p-Verunreinigung einzubringen. Gemäß alternativen Ausführungsformen kann beispielsweise, wenn das Epitaxiematerial bereits eine p-Verunreinigung wie etwa Bor aufweist, der Implantationsprozess übersprungen werden. Jede der Epitaxieregionen 42P kann beispielsweise auch mehrere Unterschichten enthalten, wobei der Atomprozentsatz von Bor und/oder Germanium in den Unterschichten jeweils unterschiedlich sein kann. Gemäß einigen Ausführungsformen weisen Epitaxieregionen 42P eine Rautenform auf. Einige benachbarte Epitaxieregionen 42P können miteinander verschmelzen. Weiterhin können sich die Epitaxieregionen 42P bis zu den benachbarten Dielektrikumfinnen 25'P erstrecken oder durch Lücken von den benachbarten Dielektrikumfinnen 25'P beabstandet sein.
  • Der Epitaxieprozess ist selektiv, beispielsweise mit einem im Prozessgas enthaltenen Ätzgas wie HCl. Die Selektivität kann jedoch ungünstigerweise verloren gehen und dazu führen, dass das Epitaxiematerial auf dem Selektivitätsverlustdefekt 54N2 aufwächst (13), wodurch sich der Selektivitätsverlustdefekt 54N2 vergrößert. Dementsprechend werden die Prozessgase und die Prozessbedingungen so angepasst, dass während des Aufwachsens zum Herstellen von Epitaxieregionen 42P der Selektivitätsverlustdefekt 54N2 selektiv geätzt und entfernt wird. Dies kann beispielsweise durch eine Erhöhung der Durchflussrate des Ätzgases, eine Anpassung der Prozessbedingungen wie etwa eine Reduzierung des Partialdrucks der Vorstufen (wie SiH4 und GeH4) usw. erreicht werden. Der entsprechende Prozess ist ebenfalls im Prozessablauf 200 als Prozess 228 dargestellt, wie in 23 gezeigt. Mit dem abgestimmten Epitaxieprozess, und ferner weil n-Epitaxieregionen 42N leichter zu ätzen sind als p-Epitaxieregionen 42P, kann der Selektivitätsverlustdefekt 54N2 während des Aufwachsens von p-Epitaxieregionen 42P entfernt werden.
  • In den Ausführungsformen der vorliegenden Offenbarung kann bei Anwendung des „N-Zuerst“-Prozesses der im ersten Epitaxieprozess erzeugte n-Selektivitätsverlustdefekt (42N2) während des zweiten Epitaxieprozesses zur Bildung von p-Epitaxieregionen 42P entfernt werden. Wird jedoch ein „P-Zuerst“-Prozess gewählt, würden in einem ersten Epitaxieprozess p-Selektivitätsverlustdefekte erzeugt, die in einem zweiten Epitaxieprozess entfernt werden müssten. Die p-Selektivitätsverlustdefekte (gebildet beispielsweise aus SiGeB) sind jedoch schwer zu entfernen, da es kein gutes verfügbares Prozessgas und keine guten Bedingungen gibt. Dementsprechend ist es wahrscheinlicher, dass die p-Selektivitätsverlustdefekte im zweiten Epitaxieprozess eher wachsen als beseitigt werden. Dementsprechend wird in den Ausführungsformen der vorliegenden Offenbarung der „N-Zuerst“-Prozess verwendet.
  • Anschließend wird ein Ätzprozess durchgeführt, um den verbleibenden Abschnitt der Epitaxiemaske 56 in der n-FinFET-Region 100N zu entfernen. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 230 dargestellt, wie in 23 gezeigt. Die resultierende Struktur ist in 15 gezeigt. Der Ätzprozess ist ein isotroper Prozess, der ein Trockenätzprozess oder ein Nassätzprozess sein kann, und die Ätzchemikalie wird basierend auf dem Material der Epitaxiemaske 56, der vorspringenden Finnen 24'P und der Epitaxieregionen 42P ausgewählt. Auf diese Weise werden die Epitaxieregionen 42P wieder freigelegt. Um die Beschädigung der Epitaxieregionen 42P zu reduzieren, wird der Ätzprozess so gesteuert, dass er möglichst leicht ist. Außerdem wird, da sich Epitaxieregionen 42N gebildet haben und somit der Abstand zwischen Dielektrikumfinnen 25'P und Epitaxieregionen 42N gering ist, die Epitaxiemaske 56 nicht vollständig entfernt. Das Verbleiben der Ätzmaske 56 wurde in Transmissionselektronenmikroskopie (TEM)-Aufnahmen von Muster-Wafern beobachtet.
  • 15 zeigt Dielektrikumfinnen 25'P und 25'N, nachdem Epitaxieregionen 42P und 42N gebildet sind. In der gesamten Beschreibung werden die Dielektrikumfinne 25'N und die darüberliegende verbliebene Epitaxiemaske 56 zusammenfassend als Dielektrikumfinne 25'NF bezeichnet. Die Materialien der Dielektrikumfinne 25'N und der Epitaxiemaske 56 können gleich sein, oder sie können sich voneinander unterscheiden und daher voneinander unterscheidbar sein. Die Dielektrikumfinnen 25'P und 25'NF haben die Breiten Wi bzw. W2. Wenn die Epitaxieregionen 42P und 42N von den benachbarten Dielektrikumfinnen 25'P und 25'N beabstandet sind, werden die entsprechenden Breiten W1 und W2 in der mittleren Höhe (Ebene 1) der Dielektrikumfinnen 25'P und 25'NF gemessen. Wenn die Epitaxieregionen 42P und 42N an die benachbarten Dielektrikumfinnen 25'P und 25'N anstoßen, werden die Breiten Wi und W2 in den Ebenen (Ebenen 2 und 3) in der Mitte zwischen den oberen Flächen der Dielektrikumfinnen 25'P und 25'NF und den entsprechenden Anstoßstellen gemessen. Beispielsweise sind gestrichelte Linien 64 eingezeichnet, um die Seitenwände der Epitaxieregionen 42P zu zeigen, die an die Dielektrikumfinne 25'P anstoßen. Dementsprechend wird die Breite W1 auf der Ebene 2 gemessen, die in der Mitte zwischen der Ebene der oberen Fläche und den Anstoßstellen 65 liegt.
  • Da die Dielektrikumfinnen 25'P und 25'N die gleiche Breite W1 haben, ist die Breite W2 der Dielektrikumfinne 25'NF größer als die Breite Wi der Dielektrikumfinne 25'P. Gemäß einigen Ausführungsformen liegt die Breite W1 im Bereich zwischen etwa 3 nm und etwa 20 nm, und die Breite W2 liegt im Bereich zwischen etwa 4 nm und etwa 25 nm. Die Breitendifferenz (W2-W1) kann im Bereich zwischen etwa 1 nm und etwa 5 nm liegen. Die Breitendifferenz zwischen den Breiten W2 und Wi ist ein Hinweis darauf, dass ein „N-Zuerst“-Prozess zur Bildung der Source/Drain-Regionen verwendet wird. Gemäß einigen Ausführungsformen kann die Dielektrikumfinne 25'D auf ihrer der n-FinFET-Region 100N zugewandten Seitenwand die Epitaxiemaske 56 aufweisen, während auf der der p-FinFET-Region 100P zugewandten Seite keine Epitaxiemaske 56 verblieben ist. Die Dielektrikumfinne 25'D und die zugehörige Epitaxiemaske 56 werden zusammenfassend als Dielektrikumfinne 25'DF bezeichnet, die die Breite W3, gemessen auf Ebene 1 oder Ebene 2 oder 3, aufweist. Es kann die Beziehung W2 > W3 > W1 bestehen. Weiterhin können die Breitendifferenzen (W2-W3) und (W2-W3) im Bereich zwischen etwa 0,5 nm und etwa 2,5 nm liegen. Gemäß alternativen Ausführungsformen besteht aus verfahrenstechnischen Gründen die Beziehung W2 > W1 > W3. Die Breiten Wi', W2', W3', gemessen auf einer Ebene, die etwas tiefer liegt als die oberen Flächen der STI-Regionen 22, können dagegen gleich groß sein.
  • Einige Beispielwerte der abgebildeten Merkmale sind hier angegeben. Gemäß einigen Ausführungsformen haben n-Source/Drain-Regionen 42N gerade Kanten 42E, wobei die Höhe H1 im Bereich zwischen etwa 5 nm und etwa 50 nm liegt. Die Breite W4 der Einfinnen-Source/Drain-Region 42N kann im Bereich zwischen etwa 20 nm und etwa 40 nm liegen, und die Breite W5 der Doppelfinnen-Source/Drain-Region 42N kann im Bereich zwischen etwa 33 nm und etwa 66 nm liegen. Die Breite W6 der Einfinnen-Source/Drain-Region 42P kann im Bereich zwischen etwa 21 nm und etwa 45 nm liegen, und die Breite W7 der Doppelfinnen-Source/Drain-Region 42P kann im Bereich zwischen etwa 31 nm und etwa 71 nm liegen. Die Höhe H2 der Dielektrikumstreifen 25'P und 25'N kann im Bereich zwischen etwa 30 nm und etwa 130 nm liegen, wobei die Höhe H2 von den Oberseiten der Dielektrikumfinnen zu den Unterseiten der entsprechenden darunter liegenden STI-Regionen 22 gemessen wird.
  • 16A und 16B zeigen eine perspektivische Ansicht bzw. eine Querschnittsansicht der Struktur nach der Bildung der Kontakt-Ätzstoppschicht (Contact Etch Stop Layer, CESL) 70 und des Zwischenschicht-Dielektrikums (Inter-Layer Dielectric, ILD) 72. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 232 dargestellt, wie in 23 gezeigt. Die CESL 70 kann aus Siliziumnitrid, Siliziumcarbonnitrid oder dergleichen bestehen. Die CESL 70 kann durch einen konformen Abscheideprozess, etwa ALD oder CVD, gebildet werden. Das ILD 72 kann ein dielektrisches Material enthalten, das beispielsweise durch FCVD, Rotationsbeschichten, CVD oder ein anderes Abscheideverfahren hergestellt wurde. ILD 72 kann auch aus einem sauerstoffhaltigen dielektrischen Material beispielsweise auf Siliziumoxidbasis, wie etwa Siliziumoxid, Phosphorsilikatglas (PSG), Bor-Silikatglas (BSG), Bordotiertes Phosphorsilikatglas (BPSG) und dergleichen, gebildet sein oder ein solches umfassen. Ein Planarisierungsprozess, etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, wird durchgeführt, um die oberen Flächen des ILD 72, der Dummy-Gate-Stapel 30 und der Gate-Abstandhalter 38 miteinander zu nivellieren.
  • Die Dummy-Gate-Stapel 30 werden dann durch Ätzen entfernt, und die resultierende Struktur ist in 17 dargestellt. In dem Raum, den die entfernten Dummy-Gate-Stapel 30 hinterlassen, werden Gräben 74 gebildet.
  • 18 veranschaulicht die Bildung von Ersatz-Gate-Stapeln 80, die die Ersatz-Gate-Stapel 80P und 80N beinhalten. Der entsprechende Prozess ist im Prozessablauf 200 als Prozess 234 dargestellt, wie in 23 gezeigt. Die Ersatz-Gate-Stapel 80 enthalten Gate-Dielektrika 76 und Gate-Elektroden 78. Als nächstes werden Isolierregionen 82 gebildet, um Ersatz-Gate-Stapel 80 in Gate-Stapel 80P und 80N zu schneiden, wobei die Gate-Stapel 80P die Ersatz-Gate-Stapel eines p-FinFETs und die Gate-Stapel 80N die Ersatz-Gate-Stapel eines n-FinFETs sind. Die Isolierregionen 82 erstrecken sich bis zur Dielektrikumfinne 25', so dass die Gate-Stapel 80P von den entsprechenden Gate-Stapeln 80N elektrisch getrennt sind.
  • Die Ersatz-Gate-Abstandhalter 80 werden dann zurückgeätzt, so dass sich Vertiefungen zwischen gegenüberliegenden Gate-Abstandhaltern 38 bilden. Als nächstes werden, wie in 19 gezeigt, in den Vertiefungen Hartmasken 84 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Bildung von Hartmasken 84 einen Abscheidungsprozess, um die Vertiefungen mit einem dielektrischen Material zu füllen, und einen Planarisierungsprozess, um das überschüssige dielektrische Material über den Gate-Abstandhaltern 38 und dem ILD 72 zu entfernen. Die Hartmasken 84 können beispielsweise aus Siliziumnitrid oder anderen ähnlichen dielektrischen Materialien gebildet werden.
  • 19 zeigt ferner einige der in nachfolgenden Prozessen gebildeten Merkmale, zu denen Source/Drain-Kontaktstöpsel 86, Source/Drain-Silizidregionen 88 und Gate-Kontaktstöpsel 90 gehören können. Damit werden p-FinFET 92P und n-FinFET 92N gebildet.
  • 20 stellt eine Draufsicht der in 19 gezeigten Struktur gemäß einigen Ausführungsformen dar. Der p-FinFET 92P weist Gate-Stapel 80P und Source/Drain-Regionen 42P auf, die basierend auf den vorspringenden Finnen 24' gebildet werden. Der n-FinFET 92N weist Gate-Stapel 80N und Source/Drain-Regionen 42N auf, die basierend auf den vorspringenden Finnen 24' gebildet werden.
  • 21 zeigt mehrere mögliche Querschnittsformen des oberen Endes der Dielektrikumfinne 25'P oder 25'NF (15) gemäß einigen Ausführungsformen. Eine erste mögliche Form ist ein Quadrat, wobei die zwischen der oberen Fläche und den Seitenwänden gebildeten Winkel im Wesentlichen gleich 90 Grad sind. Die zweite Form ist eine abgeschrägte Form, bei der die oberen Ecken einen Übergang mit einem festen Winkel aufweisen und die obere Länge kleiner ist als die Breite der darunter liegenden Teile. Die dritte Form ist abgerundet. Die vierte Form ist eine Kürbisform.
  • 22 veranschaulicht die Form von Merkmalen in einer beispielhaften Struktur und stellt die in 15 gezeigte Struktur dar, mit der Ausnahme, dass die p-FinFET-Region 100P auf der rechten und nicht auf der linken Seite der n-FinFET-Region 100N gezeigt ist. Es versteht sich, dass die Höhe H4 der STI-Region 22 in der p-FinFET-Region 100P größer sein kann als die Höhe H5 der STI-Region 22 in der n-FinFET-Region 100N.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Bei der Durchführung von „N-Zuerst“-Epitaxieprozessen ist es einfacher, Selektivitätsverlustdefekte zu entfernen als bei „P-Zuerst“-Epitaxieprozessen. Dementsprechend können die im früheren n-Epitaxieprozess erzeugten Selektivitätsverlustdefekte im später durchgeführten p-Epitaxieprozess leicht entfernt werden.
  • Gemäß einigen Ausführungsformen gemäß der vorliegenden Offenbarung umfasst ein Verfahren das Herstellen einer ersten Halbleiterfinne und einer ersten Dielektrikumfinne in einer n-FinFET-Region; Herstellen einer zweiten Halbleiterfinne und einer zweiten Dielektrikumfinne in einer p-FinFET-Region; Herstellen einer ersten Epitaxiemaske zum Abdecken der zweiten Halbleiterfinne und der zweiten Dielektrikumfinne; Durchführen eines ersten Epitaxieprozesses zum Herstellen einer n-Epitaxieregion basierend auf der ersten Halbleiterfinne; Entfernen der ersten Epitaxiemaske; Herstellen einer zweiten Epitaxiemaske zum Abdecken der n-Epitaxieregion und der ersten Dielektrikumfinne; Durchführen eines zweiten Epitaxieprozesses zum Herstellen einer p-Epitaxieregion basierend auf der zweiten Halbleiterfinne; und Entfernen der zweiten Epitaxiemaske, wobei nach dem Entfernen der zweiten Epitaxiemaske ein erster Abschnitt der zweiten Epitaxiemaske auf der ersten Dielektrikumfinne verbleibt. In einer Ausführungsform verbleibt nach dem Entfernen der ersten Epitaxiemaske im Wesentlichen kein Abschnitt der ersten Epitaxiemaske auf der zweiten Dielektrikumfinne. In einer Ausführungsform weist sowohl die erste Epitaxiemaske als auch die zweite Epitaxiemaske eine Dicke in einem Bereich zwischen etwa 0,5 nm und etwa 2,5 nm auf. In einer Ausführungsform umfasst das Verfahren ferner das Herstellen einer dritten Dielektrikumfinne, die die n-FinFET-Region von der p-FinFET-Region trennt, wobei zu einem Zeitpunkt, nachdem die zweite Epitaxiemaske entfernt ist, ein zweiter Abschnitt der zweiten Epitaxiemaske auf einer ersten Seite der dritten Dielektrikumfinne verbleibt, wobei die erste Seite der n-FinFET-Region zugewandt ist. In einer Ausführungsform verbleibt zu diesem Zeitpunkt kein Abschnitt der ersten Epitaxiemaske und der zweiten Epitaxiemaske auf einer zweiten Seite der dritten Dielektrikumfinne, wobei die zweite Seite der p-FinFET-Region zugewandt ist. In einer Ausführungsform wird im ersten Epitaxieprozess ein Abschnitt eines n-Halbleitermaterials zur Bildung der n-Epitaxieregion auf einem dielektrischen Material in der p-FinFET-Region als Defekt ausgebildet, und im zweiten Epitaxieprozess wird der Defekt entfernt. In einer Ausführungsform werden die zweite Epitaxiemaske und die erste Dielektrikumfinne aus demselben dielektrischen Material gebildet. In einer Ausführungsform umfassen sowohl die zweite Epitaxiemaske als auch die erste Dielektrikumfinne Si, O, C und N. In einer Ausführungsform werden die zweite Epitaxiemaske und die erste Dielektrikumfinne aus verschiedenen dielektrischen Materialien gebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Struktur eine n-FinFET-Region und eine p-FinFET-Region; einen n-FinFET in der n-FinFET-Region, wobei der n-FinFET eine erste Halbleiterfinne aufweist; einen ersten Gate-Stapel auf der ersten Halbleiterfinne; und eine n-Source/Drain-Region neben dem ersten Gate-Stapel; eine erste Dielektrikumfinne in der n-FinFET-Region, wobei die erste Dielektrikumfinne eine erste Breite aufweist; einen p-FinFET in der p-FinFET-Region, wobei der p-FinFET umfasst: eine zweite Halbleiterfinne; einen zweiten Gate-Stapel auf der zweiten Halbleiterfinne; und eine p-Source/Drain-Region neben dem zweiten Gate-Stapel; und eine zweite Dielektrikumfinne in der p-FinFET-Region, wobei die zweite Dielektrikumfinne eine zweite Breite kleiner als die erste Breite aufweist. In einer Ausführungsform ist die erste Breite um eine Differenz von mehr als etwa 1 nm größer als die zweite Breite. In einer Ausführungsform liegt die Differenz in einem Bereich zwischen etwa 1 nm und etwa 5 nm. In einer Ausführungsform umfasst die erste Dielektrikumfinne einen inneren Abschnitt, der aus einem ersten Material gebildet ist; und einen äußeren Abschnitt an Seitenwänden des inneren Abschnitts, wobei der äußere Abschnitt aus einem zweiten Material gebildet ist, das von dem ersten Material verschieden ist. In einer Ausführungsform umfasst die zweite Dielektrikumfinne das erste Material und ist frei von dem zweiten Material. In einer Ausführungsform umfasst der innere Abschnitt der ersten Dielektrikumfinne einen oberen Abschnitt; einen mittleren Abschnitt unterhalb des oberen Abschnitts, wobei der mittlere Abschnitt in physischem Kontakt mit der n-Source/Drain-Region steht; und einen unteren Abschnitt unterhalb des mittleren Abschnitts, wobei der untere Abschnitt frei von dem äußeren Abschnitt ist, der auf seiner Seitenwand gebildet ist. In einer Ausführungsform weisen die n-Source/Drain-Region und die erste Dielektrikumfinne keine dazwischen liegende Finne auf, und auch die p-Source/Drain-Region und die zweite Dielektrikumfinne weisen keine dazwischen liegende Finne auf.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Struktur ein Halbleitersubstrat; mehrere Isolierregionen, die sich in das Halbleitersubstrat hinein erstrecken; eine erste n-Source/Drain-Region und eine zweite n-Source/Drain-Region, die sich höher als die oberen Flächen der mehreren Isolierregionen erstrecken; eine erste Dielektrikumfinne zwischen der ersten n-Source/Drain-Region und der zweiten n-Source/Drain-Region, wobei die erste Dielektrikumfinne eine erste Breite, gemessen auf einer ersten Ebene höher als die oberen Flächen der mehreren Isolierregionen, und eine zweite Breite, gemessen auf einer zweiten Ebene niedriger als die oberen Oberflächen der mehreren Isolierregionen, aufweist; eine erste p-Source/Drain-Region und eine zweite p-Source/Drain-Region, die sich höher als die oberen Flächen der mehreren Isolierregionen erstrecken; und eine zweite Dielektrikumfinne zwischen der ersten p-Source/Drain-Region und der zweiten p-Source/Drain-Region, wobei die zweite Dielektrikumfinne eine dritte Breite, gemessen auf der ersten Ebene, und eine vierte Breite, gemessen auf der zweiten Ebene, aufweist, und wobei die erste Breite größer als die dritte Breite ist. In einer Ausführungsform ist die zweite Breite gleich der vierten Breite. In einer Ausführungsform kontaktiert die erste Dielektrikumfinne die erste n-Source/Drain-Region und die zweite n-Source/Drain-Region, und ein oberer Abschnitt der ersten Dielektrikumfinne hat die erste Breite und ein unterer Abschnitt der ersten Dielektrikumfinne ist schmaler als der obere Abschnitt. In einer Ausführungsform umfasst die erste Dielektrikumfinne einen inneren Abschnitt, der aus einem ersten Material gebildet ist; und einen äußeren Abschnitt an Seitenwänden des inneren Abschnitts, wobei der äußere Abschnitt aus einem zweiten Material gebildet ist, das von dem ersten Material verschieden ist.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass Fachleute auf diesem Gebiet der Technik die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf diesem Gebiet der Technik sollten erkennen, dass sie die vorliegende Offenbarung ohne weiteres als Grundlage für die Ausgestaltung oder Modifikation anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erzielen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf diesem Gebiet der Technik sollten außerdem erkennen, dass derartige gleichwertige Konstruktionen nicht vom Wesen und Schutzbereich der vorliegenden Offenbarung abweichen und dass sie verschiedene Veränderungen, Ersetzungen und Modifikationen vornehmen können, ohne vom Wesen und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/055385 [0001]

Claims (20)

  1. Verfahren, umfassend: Herstellen einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne in einer n-Finnen-Feldeffekttransistorregion (n-FinFET-Region) bzw. einer p-FinFET-Region; Herstellen einer ersten Dielektrikumfinne und einer zweiten Dielektrikumfinne in der n-FinFET-Region bzw. der p-FinFET-Region; Herstellen einer ersten Epitaxiemaske zum Abdecken der zweiten Halbleiterfinne und der zweiten Dielektrikumfinne; Durchführen eines ersten Epitaxieprozesses zum Herstellen einer n-Epitaxieregion basierend auf der ersten Halbleiterfinne; Entfernen der ersten Epitaxiemaske; Herstellen einer zweiten Epitaxiemaske zum Abdecken der n-Epitaxieregion und der ersten Dielektrikumfinne; Durchführen eines zweiten Epitaxieprozesses zum Herstellen einer p-Epitaxieregion basierend auf der zweiten Halbleiterfinne; und Entfernen der zweiten Epitaxiemaske, wobei nach dem Entfernen der zweiten Epitaxiemaske ein erster Abschnitt der zweiten Epitaxiemaske auf der ersten Dielektrikumfinne verbleibt.
  2. Verfahren nach Anspruch 1, wobei nach dem Entfernen der ersten Epitaxiemaske im Wesentlichen kein Abschnitt der ersten Epitaxiemaske auf der zweiten Dielektrikumfinne verbleibt.
  3. Verfahren nach Anspruch 1 oder 2, wobei sowohl die erste Epitaxiemaske als auch die zweite Epitaxiemaske eine Dicke in einem Bereich zwischen etwa 0,5 nm und etwa 2,5 nm aufweist.
  4. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend das Herstellen einer dritten Dielektrikumfinne, die die n-FinFET-Region von der p-FinFET-Region trennt, wobei zu einem Zeitpunkt, nachdem die zweite Epitaxiemaske entfernt ist, ein zweiter Abschnitt der zweiten Epitaxiemaske auf einer ersten Seite der dritten Dielektrikumfinne verbleibt, wobei die erste Seite der n-FinFET-Region zugewandt ist.
  5. Verfahren nach Anspruch 4, wobei zu diesem Zeitpunkt kein Abschnitt der ersten Epitaxiemaske und der zweiten Epitaxiemaske auf einer zweiten Seite der dritten Dielektrikumfinne verbleibt, wobei die zweite Seite der p-FinFET-Region zugewandt ist.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei im ersten Epitaxieprozess ein Abschnitt eines n-Halbleitermaterials zur Bildung der n-Epitaxieregion auf einem dielektrischen Material in der p-FinFET-Region als Defekt ausgebildet wird und im zweiten Epitaxieprozess der Defekt entfernt wird.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei die zweite Epitaxiemaske und die erste Dielektrikumfinne aus demselben dielektrischen Material gebildet werden.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei die zweite Epitaxiemaske und die erste Dielektrikumfinne Si, O, C und N enthalten.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei die zweite Epitaxiemaske und die erste Dielektrikumfinne aus verschiedenen dielektrischen Materialien gebildet werden.
  10. Struktur, aufweisend: eine n-Finnen-Feldeffekttransistorregion (n-FinFET-Region) und eine p-FinFET-Region; einen n-FinFET in der n-FinFET-Region, wobei der n-FinFET aufweist: eine erste Halbleiterfinne; einen ersten Gate-Stapel auf der ersten Halbleiterfinne; und eine n-Source/Drain-Region neben dem ersten Gate-Stapel; eine erste Dielektrikumfinne in der n-FinFET-Region, wobei die erste Dielektrikumfinne eine erste Breite hat; einen p-FinFET in der p-FinFET-Region, wobei der p-FinFET aufweist: eine zweite Halbleiterfinne; einen zweiten Gate-Stapel auf der zweiten Halbleiterfinne; und eine p-Source/Drain-Region neben dem zweiten Gate-Stapel; und eine zweite Dielektrikumfinne in der p-FinFET-Region, wobei die zweite Dielektrikumfinne eine zweite Breite kleiner als die erste Breite hat.
  11. Struktur nach Anspruch 10, wobei die erste Breite um eine Differenz von mehr als etwa 1 nm größer ist als die zweite Breite.
  12. Struktur nach Anspruch 11, wobei die Differenz in einem Bereich zwischen etwa 1 nm und etwa 5 nm liegt.
  13. Struktur nach einem der Ansprüche 10 bis 12, wobei die erste Dielektrikumfinne aufweist: einen inneren Abschnitt, der aus einem ersten Material gebildet ist; und einen äußeren Abschnitt an Seitenwänden des inneren Abschnitts, wobei der äußere Abschnitt aus einem zweiten Material gebildet ist, das von dem ersten Material verschieden ist.
  14. Struktur nach Anspruch 13, wobei die zweite Dielektrikumfinne das erste Material enthält und frei von dem zweiten Material ist.
  15. Struktur nach Anspruch 13 oder 14, wobei der innere Abschnitt der ersten Dielektrikumfinne aufweist: einen oberen Abschnitt; einen mittleren Abschnitt unterhalb des oberen Abschnitts, wobei der mittlere Abschnitt in physischem Kontakt mit der n-Source/Drain-Region steht; und einen unteren Abschnitt unterhalb des mittleren Abschnitts, wobei der untere Abschnitt frei von dem äußeren Abschnitt ist, der auf seiner Seitenwand gebildet ist.
  16. Struktur nach einem der Ansprüche 10 bis 15, wobei die n-Source/Drain-Region und die erste Dielektrikumfinne keine dazwischen liegende Finne aufweisen und wobei die p-Source/Drain-Region und die zweite Dielektrikumfinne keine dazwischen liegende Finne aufweisen.
  17. Struktur, aufweisend: ein Halbleitersubstrat; mehrere Isolierregionen, die sich in das Halbleitersubstrat hinein erstrecken; eine erste n-Source/Drain-Region und eine zweite n-Source/Drain-Region, die sich höher als die oberen Flächen der mehreren Isolierregionen erstrecken; eine erste Dielektrikumfinne zwischen der ersten n-Source/Drain-Region und der zweiten n-Source/Drain-Region, wobei die erste Dielektrikumfinne eine erste Breite, gemessen auf einer ersten Ebene, die höher ist als die oberen Flächen der mehreren Isolierregionen, und eine zweite Breite, gemessen auf einer zweiten Ebene, die niedriger ist als die oberen Oberflächen der mehreren Isolierregionen, aufweist; eine erste p-Source/Drain-Region und eine zweite p-Source/Drain-Region, die sich höher als die oberen Flächen der mehreren Isolierregionen erstrecken; und eine zweite Dielektrikumfinne zwischen der ersten p-Source/Drain-Region und der zweiten p-Source/Drain-Region, wobei die zweite Dielektrikumfinne eine dritte Breite, gemessen auf der ersten Ebene, und eine vierte Breite, gemessen auf der zweiten Ebene, aufweist, und wobei die erste Breite größer als die dritte Breite ist.
  18. Struktur nach Anspruch 17, wobei die zweite Breite im Wesentlichen gleich der vierten Breite ist.
  19. Struktur nach Anspruch 17 oder 18, wobei die erste Dielektrikumfinne die erste n-Source/Drain-Region und die zweite n-Source/Drain-Region kontaktiert und ein oberer Abschnitt der ersten Dielektrikumfinne die erste Breite hat und ein unterer Abschnitt der ersten Dielektrikumfinne schmaler als der obere Abschnitt ist.
  20. System nach Anspruch 17, 18 oder 19, wobei die erste Dielektrikumfinne umfasst: einen inneren Abschnitt, der aus einem ersten Material gebildet ist; und einen äußeren Abschnitt an Seitenwänden des inneren Abschnitts, wobei der äußere Abschnitt aus einem zweiten Material gebildet ist, das von dem ersten Material verschieden ist.
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