DE102019117150A1 - Verringern von pattern loading beim rückätzen eines metallgates - Google Patents

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Po-Chin Chang
Wei-Hao Wu
Li-Te Lin
Pinyen Lin
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Abstract

Ein Verfahren umfasst ein Entfernen eines Dummy-Gates, um zwischen Gate-Spacern einen Graben zurückzulassen, Bilden eines sich in den Graben hinein erstreckenden Gatedielektrikums, Abscheiden einer Metallschicht über dem Gatedielektrikum, wobei die Metallschicht einen sich in den Graben hinein erstreckenden Abschnitt umfasst, Abscheiden eines Füllbereichs in den Graben, wobei die Metallschicht einen ersten und einen zweiten vertikalen Abschnitt auf entgegengesetzten Seiten des Füllbereichs aufweist, Rückätzen der Metallschicht, wobei der Füllbereich zumindest weniger vertieft wird als die Metallschicht und wobei verbleibende Teile des Abschnitts der Metallschicht eine Gateelektrode bilden, Abscheiden eines dielektrischen Materials in den Graben und Durchführen einer Planarisierung, um überschüssige Abschnitte des dielektrischen Materials zu entfernen. Ein Abschnitt des dielektrischen Materials in dem Graben bildet zumindest einen Abschnitt einer dielektrischen Hartmaske über der Gateelektrode.

Description

  • HINTERGRUND
  • Bei der Bildung von Metallgates und den jeweiligen Gate-Kontaktanschlüssen für Finnen-Feldeffekttransistoren (FinFETs) werden die Metallgates häufig vertieft, und in die durch das Vertiefen der Metallgates gebildeten Vertiefungen werden Hartmasken eingefüllt. Einige Teile der Hartmasken werden anschließend entfernt, um Kontaktöffnungen zu bilden, durch die hindurch die Metallgates freigelegt sind. Die Gate-Kontaktanschlüsse werden zur Verbindung mit den Metallgates gebildet.
  • Das Vertiefen der Hartmasken resultiert in Metallgateverlust, wodurch die Metallgates höher gebildet werden müssen als deren letztendliche Höhe, um die verlorene Höhe auszugleichen. Die vergrößerte Höhe der Metallgates erschwert die Spaltfüllung zum Bilden der Metallgates. Zudem leidet das Vertiefen der Hartmasken an einem so genannten Pattern-Loading-Effekt beim Ätzen der Hartmasken, wobei der Pattern-Loading-Effekt bewirkt, dass einige Metallgates stärker vertieft werden als andere Metallgates. Beispielsweise können die Transistoren in einem Wafer/Die Kurzkanaltransistoren, Mittelkanaltransistoren und/oder Langkanaltransistoren umfassen. Wenn die Metallgates der Kurzkanaltransistoren, der Mittelkanaltransistoren und/oder der Langkanaltransistoren gleichzeitig geätzt werden, kann der Pattern-Loading-Effekt zur Folge haben, dass die Metallgates der Langkanaltransistoren stärker vertieft werden als die der Mittelkanaltransistoren und die Metallgates der Mittelkanaltransistoren stärker vertieft werden als die der Kurzkanaltransistoren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der Zusammenschau der nachfolgenden ausführlichen Beschreibung und der beiliegenden Zeichnungen verstanden werden. Es wird angemerkt, dass gemäß branchenüblicher Standardpraxis verschiedene Merkmale nicht maßstabsgetreu sind. Die Abmessungen der verschiedenen Merkmale können aus Gründen der Klarheit beliebig vergrößert oder verkleinert sein.
    • 1 bis 4, 5A, 5B und 6 bis 17 sind perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung von Finnen-Feldeffekttransistoren (FinFETs) mit unterschiedlichen Kanallängen (Gatebreiten) gemäß einigen Ausführungsformen.
    • 18 bis 25 sind perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung von FinFETs mit unterschiedlichen Gatebreiten gemäß einigen Ausführungsformen.
    • 26 und 27 sind eine Querschnittsansicht bzw. eine Draufsicht eines Ersatz-Gates eines FinFETs gemäß einigen Ausführungsformen.
    • 28 veranschaulicht einen Prozessablauf zum Bilden von FinFETs mit unterschiedlichen Gatebreiten gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgende Offenbarung stellt viele verschiedene Ausführungsformen bzw. Beispiele zum Umsetzen verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Hierbei handelt es sich natürlich lediglich um Beispiele, die als nicht einschränkend zu verstehen sind. Beispielsweise kann in der nachfolgenden Beschreibung die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal Ausführungsformen einschließen, in welchen das erste und das zweite Merkmal in unmittelbarem Kontakt gebildet sind, und kann ebenfalls Ausführungsformen einschließen, in denen zusätzliche Merkmale gebildet sein können, welche zwischen dem ersten und zweiten Merkmal liegen, derart, dass das erste und das zweite Merkmal gegebenenfalls nicht in unmittelbarem Kontakt stehen. Zudem können in der vorliegenden Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen behandelten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner werden Bezeichnungen von Raumbeziehungen wie beispielsweise „darunterliegend“, „unter(halb)“, „untere/r/s“, „darüberliegend“, „obere/r/s“ und dergleichen hierin gegebenenfalls aus Gründen einer vereinfachten Beschreibung verwendet, um eine Beziehung eines Elements oder Merkmals gegenüber einem oder mehreren anderen Elementen oder Merkmalen wie in den Figuren veranschaulicht zu beschreiben. Die Bezeichnungen der Raumbeziehungen sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung auch andere Ausrichtungen der Einrichtung in der Anwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten Raumbeziehungsbeschreibungen können entsprechend analog interpretiert werden.
  • Gemäß verschiedenen beispielhaften Ausführungsformen werden Transistoren und die Verfahren zum Bilden derselben bereitgestellt. Die Zwischenstufen der Bildung der Transistoren werden gemäß einigen Ausführungsformen veranschaulicht. Es werden auch einige Variationen einiger Ausführungsformen behandelt. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen bezeichnen gleiche Bezugszeichen gleiche Elemente. In den veranschaulichten Ausführungsformen wird das Konzept der vorliegenden Offenbarung am Beispiel der Bildung von Finnen-Feldeffekttransistoren (FinFETs) erläutert. Das Konzept der vorliegenden Offenbarung kann jedoch auch für planar ausgebildete Transistoren übernommen werden.
  • 1 bis 17 veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung von FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in den 1 bis 17 gezeigten Schritte sind auch schematisch im in 25 gezeigten Prozessablauf 500 wiedergegeben. 1 bis 6 veranschaulichen die Bildung von Halbleiterfinnen, Dummy-Gatestapeln, Source- und Drain-Bereichen, Kontakt-Ätzstoppschicht (Contact Etch Stop Layer, CESL), dielektrischer Zwischenschicht (Inter-Layer Dielectric, ILD) etc. Der in den 1 bis 6 gezeigte Prozess kann für Kurzkanaltransistoren, Mittelkanaltransistoren und Langkanaltransistoren übernommen werden, und die Transistoren können p-leitend oder n-leitend sein.
  • 1 veranschaulicht eine perspektivische Ansicht einer Ausgangsstruktur. Die Ausgangsstruktur umfasst einen Wafer 10, der ferner ein Substrat 20 umfasst. Bei dem Substrat 20 kann es sich um ein Halbleitersubstrat handeln, bei welchem es sich um ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat handeln kann. Das Substrat 20 kann mit einem p- oder n-Fremdstoff dotiert sein. Isolationsbereiche 22 wie beispielsweise Flachgrabenisolations- (Shallow Trench Isolation, STI) Bereiche können so gebildet sein, dass sie sich von einer Oberseite des Substrats 20 aus in das Substrat 20 hinein erstrecken. Die Abschnitte aus Substrat 20 zwischen benachbarten STI-Bereichen 22 werden als Halbleiterstreifen 24 bezeichnet. Die Oberseiten der Halbleiterstreifen 24 und die Oberseiten der STI-Bereiche 22 können gemäß einigen beispielhaften Ausführungsformen im Wesentlichen miteinander auf gleichem Niveau liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung handelt es sich bei den Halbleiterstreifen 24 um Teile des ursprünglichen Substrats 20, so dass es sich beim Material der Halbleiterstreifen 24 um dasselbe wie das des Substrats 20 handelt. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung handelt es sich bei den Halbleiterstreifen 24 um Ersatzstreifen, die gebildet sind durch Ätzen der Abschnitte des Substrats 20 zwischen den STI-Bereichen 22, um Vertiefungen zu bilden, und Durchführen einer Epitaxie, um in den Vertiefungen ein anderes Halbleitermaterial aufzuwachsen. Entsprechend sind die Halbleiterstreifen 24 aus einem Halbleitermaterial gebildet, welches sich von dem des Substrats 20 unterscheidet. Gemäß einigen beispielhaften Ausführungsformen sind die Halbleiterstreifen 24 aus Silizium-Germanium, Silizium-Kohlenstoff oder einem III-V-Verbindungs-Halbleitermaterial gebildet.
  • Die STI-Bereiche 22 können ein Auskleidungsoxid (nicht gezeigt) umfassen, bei welchem es sich um ein durch thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildetes thermisches Oxid handeln kann. Bei dem Auskleidungsoxid kann es sich auch um eine abgeschiedene Siliziumoxidschicht handeln, die beispielsweise mittels Atomlagenabscheidung (Atomic Layer Deposition, ALD), chemische Dampfabscheidung in hochdichtem Plasma (High-Density Plasma Chemical Vapor Deposition, HDPCVD) oder chemische Dampfabscheidung (Chemical Vapor Deposition, CVD) gebildet sein kann. Die STI-Bereiche 22 können über dem Auskleidungsoxid zudem ein dielektrisches Material umfassen, wobei das dielektrische Material mittels fließfähiger chemischer Dampfabscheidung (Flowable Chemical Vapor Deposition, FCVD), Aufschleudern oder dergleichen gebildet sein kann.
  • Gemäß 2 sind die STI-Bereiche 22 vertieft, so dass die oberen Abschnitte der Halbleiterstreifen 24 höher hervorstehen als die Oberseiten 22A der verbliebenen Abschnitte der STI-Bereiche 22, um hervorstehende Finnen 24' zu bilden. Der entsprechende Prozess ist als Prozess 502 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Das Ätzen kann mittels eines Trockenätzprozesses erfolgen, wobei ein Gemisch aus NF3 und NH3 oder ein Gemisch aus HF und NH3 als Ätzgas verwendet wird. Während des Ätzprozesses kann Plasma erzeugt werden. Argon kann ebenfalls umfasst sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung erfolgt das Vertiefen der STI-Bereiche 22 mittels eines Nassätzprozesses. Die Ätzchemikalie kann beispielsweise HF-Lösung umfassen.
  • Gemäß 3 ist auf den Oberseiten und den Seitenwänden der (hervorstehenden) Finnen 24' ein Dummy-Gatestapel 30 gebildet. Der entsprechende Prozess ist auch als Prozess 502 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Die Dummy-Gatestapel 30 können Dummy-Gatedielektrika 32 und über den Dummy-Gatedielektrika 32 Dummy-Gateelektroden 34 umfassen. Die Dummy-Gateelektroden 34 können beispielsweise mittels Polysilizium gebildet werden, wobei auch andere Materialien verwendet werden können. Jeder der Dummy-Gatestapel 30 kann zudem über den Dummy-Gateelektroden 34 eine Hartmaskenschicht 36 (oder eine Vielzahl davon) umfassen. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Mehrfachschichten aus diesen gebildet sein. Die Dummy-Gatestapel 30 können eine einzige oder eine Vielzahl hervorstehender Finnen 24' und/oder STI-Bereiche 22 kreuzen. Die Dummy-Gatestapel 30 weisen zudem Längsrichtungen auf, die senkrecht zu den Längsrichtungen der hervorstehenden Finnen 24' liegen.
  • Als Nächstes werden auf den Seitenwänden der Dummy-Gatestapel 30 Gate-Spacer 38 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Spacer 38 aus einem dielektrischen Material wie beispielsweise Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen, die eine Vielzahl dielektrischer Schichten umfasst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Spacer 38 aus Siliziumnitrid, Siliziumoxycarbonitrid oder dergleichen gebildet. Die Dicke der Gate-Spacer 38 kann kleiner als etwa 10 nm sein.
  • Anschließend wird ein (nachfolgend als Source-/Drain-Vertiefung bezeichneter) Ätzschritt durchgeführt, um die Abschnitte der hervorstehenden Finnen 24' zu ätzen, die nicht vom Dummy-Gatestapel 30 und den Gate-Spacern 38 bedeckt sind, woraus sich die in 4 gezeigte Struktur ergibt. Das Vertiefen kann anisotrop erfolgen, so dass die Abschnitte der Finnen 24', die unmittelbar unter den Dummy-Gatestapeln 30 und den Gate-Spacern 38 liegen, geschützt sind und nicht geätzt werden. Gemäß einigen Ausführungsformen können die Oberseiten der vertieften Halbleiterstreifen 24 niedriger sein als die Oberseiten 22A der STI-Bereiche 22. Entsprechend sind zwischen den STI-Bereichen 22 Vertiefungen 40 gebildet. Die Vertiefungen 40 befinden sich auf den entgegengesetzten Seiten der Dummy-Gatestapel 30.
  • Als Nächstes werden durch selektives Aufwachsen eines Halbleitermaterials in den Vertiefungen 40 Epitaxiebereiche (Source-/Drain-Bereiche) 42 gebildet, woraus sich die Struktur in 5A ergibt. Der entsprechende Prozess ist als Prozess 504 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Gemäß einigen beispielhaften Ausführungsformen umfassen die Epitaxieabschnitte 42A Silizium-Germanium oder Silizium. Abhängig davon, ob es sich bei dem resultierenden FinFET um einen p-FinFET oder einen n-FinFET handelt, kann im Verlauf der Epitaxie ein p- oder ein n-Fremdstoff in situ eindotiert werden. Wenn es sich beispielsweise bei dem resultierenden FinFET um einen p-FinFET handelt, kann Silizium-Germanium-Bor (SiGeB), SiB, oder dergleichen aufgewachsen werden. Handelt es sich umgekehrt bei dem resultierenden FinFET um einen n-FinFET, kann Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen aufgewachsen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die Epitaxiebereiche 42 aus einem III-V-Verbindungs-Halbleiter wie beispielsweise GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen aus diesen oder Mehrfachschichten aus diesen gebildet. Nachdem die Epitaxiebereiche 42A die Vertiefungen 40 vollständig aufgefüllt haben, beginnen die Epitaxiebereiche 42A sich horizontal zu erweitern, und es können Facetten gebildet werden.
  • Nach dem Epitaxieschritt kann in die Epitaxiebereiche 42 ferner ein p- oder ein n-Fremdstoff implantiert werden, um Source- und Drain-Bereiche zu bilden, welche ebenfalls mit dem Bezugszeichen 42 bezeichnet sind. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn die Epitaxiebereiche 42 während der Epitaxie in situ mit dem p- oder n-Fremdstoff dotiert werden, um Source-/Drain-Bereiche zu bilden. Die durch Epitaxie gebildeten Source-/Drain-Bereiche 42 umfassen untere Abschnitte, die in den STI-Bereichen 22 gebildet sind, und obere Abschnitte, die über den Oberseiten der STI-Abschnitte 22 gebildet sind.
  • 5B veranschaulicht die Bildung der Source-/Drain-Bereiche 42 gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Gemäß diesen Ausführungsformen sind die hervorstehenden Finnen 24' wie in 3 gezeigt nicht vertieft und werden die Epitaxiebereiche 41 auf die hervorstehenden Finnen 24' aufgewachsen. Das Material der Epitaxiebereiche 41 kann dem Material des Epitaxie-Halbleitermaterials 42 wie in 5A gezeigt ähneln, abhängig davon, ob es sich bei dem resultierenden FinFET um einen p- oder einen n-FinFET handelt. Entsprechend umfassen die Source-/Drain-Bereiche 42 die hervorstehenden Finnen 24' und die Epitaxiebereiche 41. Es kann eine Implantation vorgenommen werden, um einen n-Fremdstoff oder einen p-Fremdstoff zu implantieren.
  • 6 veranschaulicht eine perspektivische Ansicht der Struktur nach der Bildung einer Kontakt-Ätzstoppschicht (Contact Etch Stop Layer, CESL) 46 und einer dielektrischen Zwischenschicht (Inter-Layer Dielectric, ILD) 48. Der entsprechende Prozess ist als Prozess 506 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Die CESL 46 kann auch wegfallen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung erfolgt die Bildung gegebenenfalls aus Siliziumnitrid, Siliziumoxycarbonitrid oder dergleichen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält die CESL 46 keinen Sauerstoff. Die CESL 46 kann mittels eines konformen Abscheidungsverfahrens wie beispielsweise ALD oder CVD gebildet werden. Die ILD 48 kann ein dielektrisches Material umfassen, das beispielsweise mittels FCVD, Aufschleuderns, CVD oder eines anderen Abscheidungsverfahrens gebildet sein kann. Die ILD 48 kann zudem aus einem sauerstoffhaltigen dielektrischen Material gebildet sein, das auf Siliziumoxid basieren kann, wie beispielsweise Tetraethylorthosilicat- (TEOS-) Oxid, Plasma-CVD- (PECVD-) Oxid (SiO2), Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Bor-dotiertem Phosphorsilicatglas (BPSG) oder dergleichen. Es kann ein Planarisierungsprozess wie beispielsweise ein chemisch-mechanischer Polier-(CMP-) Prozess oder ein mechanischer Schleifprozess durchgeführt werden, um die Oberseiten der ILD 48, der Dummy-Gatestapel 30 und der Gate-Spacer 38 einander anzugleichen.
  • 7 veranschaulicht die Querschnittsansichten einer Ausgangsstruktur bei der Bildung eines n-Kurzkanal-FinFETs, eines p-Kurzkanal-FinFETs, eines Mittelkanal-FinFETs und eines Langkanal-FinFETs, welche in Bauelementbereichen 100, 200, 300 bzw. 400 gebildet werden. Die in 7 gezeigte Querschnittsansicht jedes der veranschaulichten FinFET-Bereiche kann der Querschnittsansicht entsprechen, die aus der die Linie A-A in 6 enthaltenden Vertikalebene erhalten wird. Die Einzelheiten zur Bildung jedes der Bauelemente in den Bereichen 100, 200, 300 und 400 wie in 7 gezeigt können den 1 bis 6 entnommen werden. Die Merkmale in den Bauelementbereichen 100, 200, 300 und 400 entsprechen den in 6 gezeigten Merkmalen, außer dass einige Merkmalnummern in 6 um „100“, „200“, „300“ oder „400“ erhöht sein können, um diese Merkmale voneinander zu unterscheiden. Beispielsweise beinhaltet der Dummy-Gatestapel 130 im Bauelementbereich 100 das Dummy-Gatedielektrikum 132, die Dummy-Gateelektrode 134 und die Hartmaske 136, welche dem Dummy-Gatedielektrikum 32, der Dummy-Gateelektrode 34 und der Hartmaske 36 in 6 entsprechen. In den Bauelementbereichen 100, 200, 300 bzw. 400 sind Source-/Drain-Bereiche 142, 242, 342 bzw. 442 gebildet. In den Bauelementbereichen 100, 200, 300 bzw. 400 sind zudem Gate-Spacer 138, 238, 338 bzw. 438 gebildet.
  • Die Linie 22A ist gezeigt, um das Niveau der Oberseite der STI-Bereiche 22 darzustellen (7). Die Halbleiterfinnen 124', 224', 324' und 424' stehen höher hervor als die Oberseiten 22A. Die Kanallänge (Gatebreite) der FinFETs in den Bauelementbereichen 100, 200, 300 bzw. 400 beträgt L1, L2, L3 bzw. L4. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird zugrunde gelegt, dass L1 = L2 < L3 < L4. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gatelängen L1 und L2 der Kurzkanal-FinFETs kleiner als etwa 17 nm. Die Gatelänge L3 des Mittelkanal-FinFETs liegt im Bereich zwischen etwa 38 nm und etwa 50 nm. Die Gatelänge L4 des Langkanal-FinFETs liegt im Bereich zwischen etwa 90 nm und etwa 260 nm. Es versteht sich, dass es relativ ist, ob es sich bei einem Gate um ein Langkanal-Gate, ein Mittelkanal-Gate oder ein Kurzkanal-Gate handelt, und die Gatelängenbereiche können sich von den vorstehend genannten unterscheiden.
  • Als Nächstes werden die Dummy-Gatestapel 130, 230, 330 bzw. 430 entfernt, wodurch Öffnungen 151, 251, 351 bzw. 451 gebildet werden, so dass sich die in 8 gezeigte Struktur ergibt. Der entsprechende Prozess ist als Prozess 508 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Die Oberseiten und die Seitenwände der hervorstehenden Halbleiterfinnen 124', 224', 324' bzw. 424' können in den Öffnungen 151, 251, 351 bzw. 451 freigelegt sein.
  • Als Nächstes werden gemäß 9 in den Bauelementbereichen 100, 200, 300 bzw. 400 (Ersatz-) Gatedielektrikumschichten 152, 252, 352 bzw. 452 gebildet. Der entsprechende Prozess ist als Prozess 510 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Die Gatedielektrikumschichten 152, 252, 352 bzw. 452 erstrecken sich in die Öffnungen 151, 251, 351 bzw. 451 (8). Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Gatedielektrikumschichten 152 eine Grenzflächenschicht (Interfacial Layer, IL) 154, 254, 354 bzw. 454 als deren entsprechende untere Teile. Die ILs 154, 254, 354 und 454 werden auf den freigelegten Flächen der hervorstehenden Finnen gebildet. Die ILs 154, 254, 354 und 454 können eine Oxidschicht wie beispielsweise eine Siliziumoxidschicht umfassen, welche durch die thermische Oxidation der hervorstehenden Finnen 124', 224', 324' und 424', einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet ist. Die ILs 154, 254, 354 und 454 können gleichzeitig in einem gemeinsamen Prozess gebildet werden.
  • Die Gatedielektrikumschichten 152, 252, 352 und 452 können zudem über den entsprechenden ILs gebildete High-k-Dielektrikumschichten 156, 256, 356 und 456 umfassen. Die High-k-Dielektrikumschichten 156, 256, 356 und 456 können ein High-k-Dielektrikummaterial wie beispielsweise Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirconiumoxid, Siliziumnitrid oder dergleichen umfassen. Die Dielektrizitätskonstante (k-Wert) des High-k-Dielektrikums ist höher als 3,9 und kann höher als 7,0 sein. Die High-k-Dielektrikumschichten 156, 256, 356 und 456 werden als konforme Schichten gebildet und erstrecken sich an den Seitenwänden der hervorstehenden Finnen 124', 224', 324' und 424' und den Seitenwänden der entsprechenden Gate-Spacer 138, 238, 338 und 438.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die High-k-Dielektrikumschichten 156, 256, 356 und 456 mittels ALD oder CVD gebildet. Die High-k-Dielektrikumschichten 156, 256, 356 und 456 können gleichzeitig in einem gemeinsamen Prozess gebildet werden.
  • 9 bis 11 veranschaulichen die Bildung einiger Metallschichten, die Teile von Ersatz-Metallgates bilden. Der entsprechende Prozess ist als Prozess 512 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Die veranschaulichten Metallschichten können Austrittsarbeitsschichten umfassen, deren Austrittsarbeit die Schwellenspannungen der entsprechenden FinFETs beeinflusst. Die Metallschichten können, müssen jedoch nicht zwingend, unter und/oder über den Austrittsarbeitsschichten liegende Nicht-Austrittsarbeits-Metallschichten umfassen, wobei die Austrittsarbeit der Nicht-Austrittsarbeits-Metallschichten die Schwellenspannungen der resultierenden FinFETs nicht beeinflusst. Beispielsweise können die Metallschichten über den Austrittsarbeitsschichten liegende Wolframschichten umfassen, wobei es sich bei den Wolframschichten um Nicht-Austrittsarbeitsschichten handelt. Bei den in den veranschaulichten Ausführungsformen vorgestellten Metallschichten handelt es sich lediglich um Beispiele, und es können andere Kombinationen aus Metallschichten verwendet werden. Zudem kann sich gemäß weiteren Ausführungsformen jede der veranschaulichten Metallschichten in einen der Bauelementbereiche 100, 200, 300, 400 hinein erstrecken, was jedoch nicht zwingend ist.
  • In den 9 bis 11 sind gestapelte Metallschichten 58 (11) gebildet. Das Material jeder Schicht in den gestapelten Metallschichten 58 kann danach ausgewählt sein, ob es sich bei dem betreffenden FinFET um einen n-FinFET oder einen p-FinFET handelt. Die gestapelten Metallschichten 58 können die Schichten 58A, 58B und 58C umfassen, welche einzeln und in Kombination als Metallschichten 58 bezeichnet werden können. Handelt es sich bei dem FinFET beispielsweise um einen n-FinFET, dann kann die Austrittsarbeitsschicht in den gestapelten Metallschichten 58 eine TaN-Schicht und über der TaN-Schicht eine Titanaluminium- (TiAl-) Schicht umfassen. Handelt es sich bei dem FinFET um einen p-FinFET, dann kann die Austrittsarbeitsschicht in den gestapelten Metallschichten 58 eine TaN-Schicht, über der TaN-Schicht eine TiN-Schicht und über der TiN-Schicht eine TiAl-Schicht umfassen. Die Austrittsarbeitsschichten können zudem TiAlC, TaSiC oder dergleichen umfassen. Die Dicke der Austrittsarbeitsschicht und der Diffusionssperrschicht kann jeweils kleiner als etwa 5 nm sein, beispielsweise zwischen etwa 1 nm und etwa 5 nm. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die gestapelten Metallschichten 58 mittels eines konformen Abscheidungsverfahrens wie beispielsweise ALD oder CVD ausgeführt, so dass die Dicke der vertikalen Abschnitte und die Dicke der horizontalen Abschnitte der gestapelten Metallschichten 58 (und jeder der Teilschichten) einander gleichen oder im Wesentlichen gleichen, wobei beispielsweise der Unterschied zwischen den Dicken horizontaler Abschnitte und vertikaler Abschnitte kleiner als etwa 20 Prozent oder 10 Prozent der Dicken der horizontalen Abschnitte ist. In den nachfolgenden Ausführungen werden die Materialien und die Verfahren zur Bildung der Schichten 58A, 58B und 58C nicht separat behandelt.
  • Gemäß 9 wird im Bauelementbereich 200 eine erste Metallschicht 58A gebildet, bei der es sich um eine Austrittsarbeitsschicht handeln kann. Der Bildungsprozess kann ein Überziehen mit der Metallschicht 58A und ein Entfernen der Metallschicht 58A aus den Bauelementbereichen 100, 300 und 400, beispielsweise durch einen Fotolithografieprozess, umfassen.
  • 10 veranschaulicht die Abscheidung der Metallschicht 58B. Die Metallschicht 58B erstreckt sich in die Öffnungen 151, 251, 351 und 451 hinein und bedeckt die Metallschicht 58A. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung bleibt in jeder der Öffnungen 151, 251, 351 und 451 ein Abschnitt unausgefüllt.
  • 11 veranschaulicht die Abscheidung der Metallschicht 58C. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die verbleibenden Öffnungen 151 und 251 vollständig ausgefüllt. Der Prozess wird so gesteuert, dass die Abscheidung der Metallschicht 58C gestoppt wird, sobald die Öffnungen 151 und 251 vollständig gefüllt sind. In dem veranschaulichten Beispiel wird, da die Öffnung 251 früher gefüllt ist als die Öffnung 151, die Abscheidung der Metallschicht 58C gestoppt, sobald die Öffnung 151 vollständig gefüllt ist. Die Überfüllung ist so gering wie möglich gewählt (unter Gewährleistung einer Prozesstoleranz, um die vollständige Füllung der Öffnungen 151 und 251 sicherzustellen). Die Öffnungen 351 und 451 weisen noch immer unausgefüllte Abschnitte auf, wenn die Abscheidung der Metallschicht 58C gestoppt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind nach dem vollständigen Füllen der Öffnung 151 weniger als 5 nm (oder weniger als 2 nm) Dicke der Metallschicht 58C als Überfüllung abgeschieden, wenn die Abscheidung gestoppt wird.
  • Gemäß 12 wird als Nächstes die Füllschicht 60 abgeschieden, um die verbleibenden Abschnitte der Öffnungen 351 und 451 (11) zu füllen. Der entsprechende Prozess ist als Prozess 514 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Füllschicht 60 aus einem dielektrischen Material gebildet, welches sich von den Materialien der Gate-Spacer 138/238/338/438 und der ILD 48 unterscheidet und sich möglicherweise auch vom Material der CESL 46 unterscheidet (oder diesem auch gleichen kann). Die Füllschicht 60 kann beispielsweise aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder dergleichen gebildet werden. Die Füllschicht 60 kann auch aus Polysilizium, amorphem Silizium oder dergleichen gebildet werden.
  • 13 veranschaulicht einen Planarisierungsprozess, um überschüssige Abschnitte der gestapelten Metallschichten 58 zu entfernen. Der entsprechende Prozess ist auch als Prozess 514 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Bei dem Planarisierungsprozess kann es sich um einen chemisch-mechanischen Polier- (CMP-) Prozess oder einen mechanischen Schleifprozess handeln. Die Planarisierung kann unter Verwendung der ILD 48 als Stoppschicht durchgeführt werden. Gemäß alternativen Ausführungsformen wird die Planarisierung unter Verwendung der horizontalen Abschnitte der High-k-Dielektrikumschichten 156/256/356/456 als Stoppschicht durchgeführt, so dass die horizontalen Abschnitte der High-k-Dielektrikumschichten nach dem Planarisierungsprozess noch einige verbleibende Abschnitte aufweisen können. Als Ergebnis der Planarisierung werden, wie in 13 gezeigt, die Ersatz- (Metall-) Gateelektroden 164, 264, 364 bzw. 464 gebildet, welche die verbleibenden Abschnitte 158, 258, 358 bzw. 458 der Metallschichten 58 in den Bauelementbereichen 100, 200, 300 bzw. 400 umfassen. In der gesamten Beschreibung werden die Ersatz-Gateelelektroden 164, 264, 364 bzw. 464 in Kombination mit den jeweiligen darunterliegenden Gatedielektrika 152, 252, 352 bzw. 452 als Ersatz-Gatestapel 166, 266, 366 bzw. 466 bezeichnet. Die verbleibenden Abschnitte der Füllschicht 60 werden als Füllbereiche 360 und 460 bezeichnet. Der Füllbereich 460 ist breiter als der Füllbereich 360, wobei die Breite W4 größer ist als die Breite W3. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der Füllbereich 360 eine Breite W3 im Bereich zwischen etwa 15 nm und etwa 40 nm auf und weist der Füllbereich 460 eine Breite W4 im Bereich zwischen etwa 70 nm und etwa 245 nm auf.
  • 14 veranschaulicht das Rückätzen der Ersatz-Gatestapel 166, 266, 366 und 466. Der entsprechende Prozess ist als Prozess 516 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Beim Rückätzen werden die High-k-Dielektrika 156, 256, 356 und 456 rückgeätzt. Zusätzlich werden die Ersatz-Gateelektroden 164, 264, 364 und 464 rückgeätzt. Entsprechend wird der jeweilige Prozess auch als das Rückätzen der Ersatz-Gateelektroden 164, 264, 364 und 464 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Rückätzen mittels einer Chemikalie durchgeführt, welche die Ersatz-Gateelektroden 164, 264, 364 und 464 (und die High-k-Dielektrika und das Metall darauf) angreift und die Gate-Spacer 138/238/338/438, die ILD 48 und die Füllbereiche 360 und 460 nicht angreift. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Rückätzen mittels Chlor-basierter Prozessgase durchgeführt. Beispielsweise kann das Rückätzen mittels eines Gemischs aus Cl2 und BCl3 durchgeführt werden. Die Chlor-basierten Gase weisen einen hohen Ätzselektivitätswert auf, wobei es sich bei der Ätzselektivität um das Verhältnis der Ätzrate der Ersatz-Gateelektroden 164/264/364/464 zur Ätzrate der Füllbereiche 360 und 460 handelt. Beispielsweise kann die Ätzselektivität höher als etwa 25 oder mehr sein, beispielsweise höher als etwa 50.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind aufgrund der Bildung der Füllbereiche 360 und 460, welche die ansonsten durch die Metallgates eingenommenen Räume einnehmen, die Gatebreiten (gemessen in den Richtungen der Kanallängen) der geätzten Bereiche über die Bauelementbereiche 100, 200, 300 und 400 hinweg gleichmäßiger. Wenn beispielsweise die Gatebreite L1 gleich L2 ist, sind die Breiten der geätzten Bereiche in den Bauelementbereichen 100, 200, 300 und 400 alle gleich oder nahe an L1, wie in 14 gezeigt. Entsprechend wird der Pattern-Loading-Effekt beim Rückätzen zumindest verringert und kann im Wesentlichen eliminiert werden. Nach dem Rückätzen können die Oberseiten der Gatestapel 166, 266, 366 und 466 auf im Wesentlichen gleichem Niveau liegen. Infolge des Rückätzens sind die Oberseiten der Gatestapel 166, 266, 366 und 466 um eine Tiefe D1 vertieft, welche größer als etwa 60 nm ist und im Bereich zwischen etwa 60 und etwa 80 nm liegen kann. Das Verhältnis D1/H1 kann zudem im Bereich zwischen etwa 0,6 und etwa 0,8 liegen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Rückätzen gestoppt, wenn die Oberseiten der verbleibenden Gatestapel 366 und 466 noch höher sind als die Böden der Füllbereiche 360 und 460. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Rückätzen gestoppt, wenn die Oberseiten der verbleibenden Gatestapel 366 und 466 im Wesentlichen auf gleichem Niveau (mit einer kleinen Prozesstoleranz) mit den Böden der Füllbereiche 360 und 460 liegen, so dass die Füllbereiche 360 und 460 nicht einfallen. Nach dem Rückätzen liegen die Oberseiten der Füllbereiche 360 und 460 auf im Wesentlichen gleichem Niveau mit der Oberseite der ILD 48.
  • 15 veranschaulicht die Abscheidung des dielektrischen Materials 68. Der entsprechende Prozess ist als Prozess 518 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Gemäß einigen Ausführungsformen, in denen die Füllbereiche 360 und 460 aus einem nicht-dielektrischen Material wie beispielsweise Polysilizium oder amorphem Silizium gebildet sind, werden vor dem Abscheiden des dielektrischen Materials 68 in einem Ätzprozess zunächst die Füllbereiche 360 und 460 entfernt. Gemäß einigen Ausführungsformen, in denen die Füllbereiche 360 und 460 aus einem dielektrischen Material gebildet sind, können die Füllbereiche 360 und 460 durch Ätzen entfernt werden, oder sie können bestehen bleiben und das dielektrische Material 68 wird auf die Füllbereiche 360 und 460 abgeschieden. Entsprechend sind die Füllbereiche 360 und 460 mit gestrichelten Linien angezeigt, um anzuzeigen, dass diese ersetzt werden können, jedoch nicht müssen. Das dielektrische Material 68 kann aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder dergleichen gebildet werden. Das Verfahren zur Bildung kann chemische Dampfabscheidung im Plasma, CVD, ALD oder dergleichen umfassen. Das dielektrische Material 68 und die Füllbereiche 360 und 460 können, müssen jedoch nicht zwingend, deutliche Grenzflächen aufweisen, ungeachtet dessen, ob diese aus demselben oder aus unterschiedlichen Materialien gebildet sind. Des Weiteren kann das dielektrische Material 68 aus einem gleichen oder auch aus einem anderen dielektrischen Material als das der Füllbereiche 360 und 460 gebildet werden.
  • Anschließend wird ein Planarisierungsprozess wie beispielsweise ein CMP-Prozess oder ein mechanischer Polierprozess durchgeführt, um überschüssige Abschnitte des dielektrischen Materials 68 zu entfernen, woraus sich die in 16 gezeigten Hartmasken 170, 270, 370 und 470 ergeben. Der entsprechende Prozess ist als Prozess 520 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Hartmasken 170 und 270 aus einem homogenen Material gebildet. In der veranschaulichten Querschnittsansicht können die Hartmasken 370 bzw. 470 gegebenenfalls die verbleibenden Abschnitte 360 bzw. 460 umfassen. Die Hartmasken 370 bzw. 470 beinhalten zudem die verbleibenden dielektrischen Abschnitte 368 bzw. 468 des dielektrischen Materials 68. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung stehen die Böden der Abschnitte 360 und 460 nach unten bis auf Niveaus hervor, die niedriger sind als die Unterseiten der dielektrischen Abschnitte 368 und 468. Zudem bilden die Metallschichten 358 und 458 Wannen, wobei sich die Abschnitte 360 und 460 in die Wannen hinein erstrecken.
  • 17 veranschaulicht die Bildung der Kontaktanschlüsse 172, 272, 372 und 472. Der entsprechende Prozess ist als Prozess 522 im in 28 gezeigten Prozessablauf 500 veranschaulicht. Der Bildungsprozess umfasst ein Ätzen der Hartmaske 170, 270, 370 und 470, um Kontaktöffnungen zu bilden, ein Füllen der Öffnungen mit einem leitfähigen Material, beispielsweise einem oder mehreren Metallen, und ein Durchführen eines Planarisierungsprozesses. Die Source-/Drain-Kontaktanschlüsse 174, 274, 374 bzw. 474 sowie die Silicidbereiche 176, 276, 376 bzw. 476 werden ebenfalls gebildet, um eine Verbindung mit den Source-/Drain-Bereichen 142, 242, 342 bzw. 442 herzustellen.
  • Die Gate-Kontaktanschlüsse 172, 272, 372 und 472 sowie die Source-/Drain-Kontaktanschlüsse 174, 274, 374 und 474 können aus einem Metall wie beispielsweise Wolfram, Cobalt, Aluminium oder dergleichen gebildet werden. Jeder der Kontaktanschlüsse kann eine Sperrschicht, die beispielsweise aus Titannitrid, Tantalnitrid, Titan, Tantal oder dergleichen gebildet ist, sowie das Metall über der Sperrschicht umfassen. Die Bildung der Silicidbereiche 176, 276, 376 und 476 sowie der Source-/Drain-Kontaktanschlüsse 174, 274, 374 und 474 kann ein Ätzen der ILD 48 sowie der CESL 46, um Kontaktöffnungen zu bilden, ein Abscheiden einer konformen Metallschicht wie beispielsweise Titan oder Cobalt, ein Bilden einer Metallnitridschicht wie beispielsweise Titannitrid und ein Durchführen eines Temperns umfassen, um die Silicidbereiche 176, 276, 376 und 476 zu bilden. Die verbleibenden Kontaktöffnungen werden mit einem Metall und möglicherweise einer weiteren Metallnitridschicht unter dem Metall gefüllt. Entsprechend werden die Kurzkanal-FinFETs 181 und 281, der Mittelkanal-FinFET 380 und der Langkanal-FinFET 480 gebildet.
  • Der Gate-Kontaktanschluss 372 umfasst den Abschnitt 372B, der höher liegt als die Oberseite der Ersatz-Gateelektrode 364, und den hervorstehenden Abschnitt 372A, der nach unten in die aus der Gateelektrode 364 gebildete Wanne hervorsteht. Der hervorstehende Abschnitt 372A ist von einem aus einem oberen Abschnitt der Gateelektrode 364 gebildeten Ring vollständig umgeben. Der Gate-Kontaktanschluss 472 umfasst den Abschnitt 472B, der höher liegt als die Oberseite der Ersatz-Gateelektrode 464, und den hervorstehenden Abschnitt 472A, der nach unten in die aus der Gateelektrode 464 gebildete Wanne hervorsteht. Der hervorstehende Abschnitt 472A ist von einem aus einem oberen Abschnitt der Gateelektrode 464 gebildeten Ring vollständig umgeben.
  • 17 veranschaulicht zudem die ILD 78 und die Kontaktanschlüsse 80. Die ILD 78 kann aus einem Material gebildet werden, das aus derselben Gruppe der für die ILD 48 zur Auswahl stehenden Materialien ausgewählt ist. Die ILD 78 kann zudem aus einem Material gebildet werden, das sich von dem der Hartmasken 170, 270, 370 und 470 unterscheidet. Die Kontaktanschlüsse 80 werden in der ILD 78 gebildet, um eine Verbindung mit den darunterliegenden Gate-Kontaktanschlüssen und den Source-/Drain-Kontaktanschlüssen herzustellen.
  • Wie in 17 gezeigt, weist der hervorstehende Abschnitt 372A eine Tiefe D2 und eine Breite W2 auf. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Tiefe D2 im Bereich zwischen etwa 10 nm und etwa 20 nm. Die Breite W2 liegt im Bereich zwischen etwa 30 nm und etwa 40 nm. Das Aspektverhältnis D2/W2 kann im Bereich zwischen etwa 0,25 und etwa 0,67 liegen. Der hervorstehende Abschnitt 472A weist eine Tiefe D3 und eine Breite W3 auf. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Tiefe D3 im Bereich zwischen etwa 10 nm und etwa 20 nm. Die Breite W3 liegt im Bereich zwischen etwa 240 nm und etwa 245 nm. Das Aspektverhältnis D3/W3 kann im Bereich zwischen etwa 0,04 und etwa 0,08 liegen. Das Aspektverhältnis D2/W2 ist größer als das Aspektverhältnis D3/W3. Des Weiteren beträgt das Verhältnis W3/W2 mehr als 1,0 und kann mehr als etwa 6 betragen. Das Verhältnis W3/W2 kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung im Bereich zwischen etwa 6 und etwa 8,2 liegen.
  • 26 veranschaulicht eine Querschnittsansicht des FinFETs 381 bzw. 481, wobei entsprechende in 17 gezeigte Merkmale veranschaulicht sind. Die Querschnittsansicht kann aus der die Linie 26A-26A oder die Linie 26B-26B in 17 kreuzenden Ebene erhalten werden. Der Kontaktanschluss 372 bzw. 472 (bezeichnet als 372/472) ist ebenfalls gezeigt. Der Kontaktanschluss 372/472 kann auf den Finnen 324'/424' oder an der mit gestrichelten Linien markierten Position gebildet werden.
  • 27 veranschaulicht eine Draufsicht des FinFETs 381 bzw. 481 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Es wird festgestellt, dass die Hartmaskenabschnitte 368/468 der Hartmasken 370 und 470 die jeweiligen Hartmaskenabschnitte 360 und 460 umgeben. Der Kontaktanschluss 372/472 erstreckt sich in die Hartmasken 370 und 470 hinein, wobei die Hartmaskenabschnitte 360/460 Abschnitte auf entgegengesetzten Seiten des Kontaktanschlusses 372/472 aufweisen. Des Weiteren sind die Ränder des hervorstehenden Abschnitts 372A/472A und die entsprechenden Ränder der verbleibenden Hartmaskenabschnitte 360/460 auf gerade Linien ausgerichtet.
  • 18 bis 25 veranschaulichen die Bildung der Kurzkanal-FinFETs 181 und 281, des Mittelkanal-FinFETs 381 und des Langkanal-FinFETs 481 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Soweit nicht anders angegeben, handelt es sich bei den Materialien und den Verfahren zur Bildung der Komponenten in diesen Ausführungsformen um im Wesentlichen dieselben wie für die entsprechenden Komponenten, welche in den in den 1 bis 17 gezeigten Ausführungsformen durch entsprechende Bezugszeichen bezeichnet sind. Die Einzelheiten zum Bildungsprozess und den Materialien der in den 18 bis 25 gezeigten Komponenten kann daher den Ausführungen zu der in den 1 bis 17 gezeigten Ausführungsform entnommen werden.
  • Die ersten Schritte des Bildungsprozesses sind gemäß einigen Ausführungsformen im Wesentlichen dieselben wie die in den 1 bis 11 gezeigten. Als Nächstes wird, wie in 18 gezeigt, die Metallschicht 82 so gebildet, dass sie sich in die Öffnungen 351 und 451 hinein erstreckt. Die Metallschicht 82 wird mittels eines konformen Abscheidungsverfahrens gebildet und kann mittels ALD, CVD oder dergleichen gebildet werden. Die Metallschicht 82 kann aus Wolfram, Cobalt oder dergleichen gebildet werden. Die Dicke der Metallschicht 82 kann kleiner sein als etwa 10 nm und kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung kleiner sein als etwa 5 nm. 19 veranschaulicht die Bildung der Füllschicht 60, welche die Öffnungen 351 und 451 (18) füllt.
  • Anschließend wird eine Planarisierung durchgeführt, um die überschüssigen Materialabschnitte über den Oberseiten der ILD 48 zu entfernen, wie in 20 veranschaulicht. Somit werden die Ersatz-Gateelektroden 164, 264, 364 bzw. 464 gebildet, welche Teil der Ersatz-Gatestapel 166, 266, 366 bzw. 466 sind. Die Metallschicht 82 weist Abschnitte 382 und 482 auf, die in den Bauelementbereichen 100 und 200 verbleiben. Die Metallschichtabschnitte 382 und 482 bilden Teile der Gateelektroden 364 und 464.
  • 21 veranschaulicht das Rückätzen der Gatestapel 166 und 266. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird in den Bauelementbereichen 300 und 400 ein strukturierter Fotolack 84 gebildet, während die Strukturen in den Bauelementbereichen 100 und 200 ungeschützt belassen werden. Das Ätzgas kann den in Bezug auf 14 genannten ähneln. Nach dem Rückätzen der Gatestapel 166 und 266 wird der Fotolack 84 entfernt und der Fotolack 86 gebildet, um den Bauelementbereich 100 und 200 zu bedecken, wie in 22 gezeigt. Anschließend werden die Gatestapel 366 und 466 rückgeätzt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet das Ätzgas das Gas (wie beispielsweise BCl3) zum Ätzen von High-k-Dielektrikumschichten, das Gas (wie beispielsweise Cl2) zum Ätzen der Metallschichten 158, 258, 358 und 458 sowie das Gas (wie beispielsweise NF3) zum Ätzen der Metallschichten 382 und 482. Hierdurch werden die Gatestapel 366 und 466 vertieft. Es versteht sich, dass jede der Oberseiten der Metallschichten 382 und 482 höher, gleichauf oder niedriger sein kann als die Oberseiten der jeweiligen Metallschichten 358 und 458. Die Füllbereiche 360 und 460 werden nicht entfernt und bleiben bestehen.
  • 23 veranschaulicht die Bildung des dielektrischen Materials 68. Das Material des dielektrischen Materials 68 kann aus den vorstehend genannten ausgewählt sein und kann dem der Füllbereiche 360 und 460 gleichen oder sich von diesem unterscheiden. Zudem können die Füllbereiche 360 und 460 durch das dielektrische Material 68 ersetzt werden, was jedoch nicht zwingend ist.
  • Anschließend wird ein Planarisierungsprozess durchgeführt, um überschüssige Abschnitte des dielektrischen Materials 68 zu entfernen, wie in 24 gezeigt, wobei die Hartmasken 170, 270, 370 und 470 verbleiben. Die Hartmaske 370 umfasst die Abschnitte 360 und 368, welche aus denselben oder aus unterschiedlichen Materialien gebildet sein können. Die Hartmaske 470 umfasst die Abschnitte 460 und 468, welche aus denselben oder aus unterschiedlichen Materialien gebildet sein können. Ungeachtet dessen, ob die Abschnitte 360 und 368 (und auch die Abschnitte 360 und 468) aus demselben Material oder aus unterschiedlichen Materialien gebildet sind, können zwischen diesen deutlichen Grenzflächen vorhanden sein, wenn die Abschnitte 460 und 468 nicht ersetzt sind.
  • Anschließend werden die Kontaktanschlüsse 172, 272, 372, 472, 174, 274, 374 und 474 sowie die Silicidbereiche 176, 276, 376 und 476 gebildet, wie in 25 gezeigt. Somit werden die Kurzkanal-FinFETs 181 und 281, der Mittelkanal-FinFET 381 und der Langkanal-FinFET 481 gebildet. Die Querschnittsansicht bzw. die Draufsicht der in 25 gezeigten Struktur sind in 26 bzw. 27 veranschaulicht, wobei die Metallschichten 382 und 482 gestrichelt gezeigt sind, um anzuzeigen, dass diese vorhanden sein können, jedoch nicht zwingend müssen. 25 veranschaulicht zudem die Bildung der übrigen Merkmale, darunter die ILD 78 und die Kontaktanschlüsse 80.
  • Wie in 25 gezeigt, weist der hervorstehende Abschnitt 372A eine Tiefe D2' und eine Breite W2' auf. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Tiefe D2' im Bereich zwischen etwa 5 nm und etwa 15 nm. Die Breite W2' liegt im Bereich zwischen etwa 20 nm und etwa 30 nm. Das Aspektverhältnis D2'/W2' kann im Bereich zwischen etwa 0,17 und etwa 0,75 liegen. Der hervorstehende Abschnitt 472A weist eine Tiefe D3' und eine Breite W3' auf. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Tiefe D3' im Bereich zwischen etwa 5 nm und etwa 15 nm. Die Breite W3' liegt im Bereich zwischen etwa 230 nm und etwa 235 nm. Das Aspektverhältnis D3'/W3' kann im Bereich zwischen etwa 0,02 und etwa 0,07 liegen. Das Aspektverhältnis D3'/W3' ist kleiner als das Aspektverhältnis D2'/W2'. Des Weiteren beträgt das Verhältnis W3'/W2' mehr als 1,0 und kann mehr als etwa 7,7 betragen. Das Verhältnis W3'/W2' kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung im Bereich zwischen etwa 7,7 und etwa 11,8 liegen.
  • In den vorstehend veranschaulichten beispielhaften Ausführungsformen können die Finnen durch jedwedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, darunter Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und Selbstausrichtungsprozesse, wodurch die Schaffung von Strukturierungen ermöglicht wird, die beispielsweise kleinere Abstandsweiten als andernfalls unter Verwendung eines einfachen direkten Fotolithografieprozesses erzielbar aufweisen. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Entlang der strukturierten Opferschicht werden unter Verwendung eines Selbstausrichtungsprozesses Spacer gebildet. Anschließend wird die Opferschicht entfernt und die verbliebenen Spacer, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch das Füllen der Ersatz-Gates mit Füllbereichen vor dem Rückätzen der Metallgates sind die Breiten der dem Ätzen ausgesetzten Abschnitte der Ersatz-Gates ungeachtet des Unterschieds der Kanallängen der FinFETs gleichmäßiger. Entsprechend wird der Pattern-Loading-Effekt beim Rückätzen der Metallgates verringert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Entfernen eines Dummy-Gates, um zwischen Gate-Spacern einen Graben zurückzulassen, Bilden eines sich in den Graben hinein erstreckenden Gatedielektrikums, Abscheiden einer Metallschicht über dem Gatedielektrikum, wobei die Metallschicht einen sich in den Graben hinein erstreckenden Abschnitt umfasst, Abscheiden eines Füllbereichs in den Graben, wobei die Metallschicht einen ersten und einen zweiten vertikalen Abschnitt auf entgegengesetzten Seiten des Füllbereichs aufweist, Rückätzen der Metallschicht, wobei der Füllbereich zumindest weniger vertieft wird als die Metallschicht und wobei verbleibende Teile des Abschnitts der Metallschicht eine Gateelektrode bilden, Abscheiden eines dielektrischen Materials in den Graben und Durchführen einer Planarisierung, um überschüssige Abschnitte des dielektrischen Materials zu entfernen. Ein Abschnitt des dielektrischen Materials in dem Graben bildet zumindest einen Abschnitt einer dielektrischen Hartmaske über der Gateelektrode. In einer Ausführungsform umfasst das Verfahren ferner ein Entfernen eines zweiten Dummy-Gates, um zwischen zweiten Gate-Spacern einen zweiten Graben zurückzulassen, und Bilden eines sich in den zweiten Graben hinein erstreckenden ersten Gatedielektrikums, wobei die Metallschicht einen den zweiten Graben vollständig ausfüllenden zweiten Abschnitt umfasst. In einer Ausführungsform weist der erste vertikale Abschnitt der Metallschicht eine Dicke auf, die im Wesentlichen einer Hälfte einer Breite des zweiten Abschnitts der Metallschicht in dem zweiten Graben gleicht. In einer Ausführungsform wird der Füllbereich aus einem nicht-dielektrischen Material gebildet und umfasst das Verfahren ferner ein Entfernen des Füllbereichs vor dem Abscheiden des dielektrischen Materials in den ersten Graben. In einer Ausführungsform umfasst der Füllbereich amorphes Silizium oder Polysilizium. In einer Ausführungsform wird das dielektrische Material auf den Füllbereich abgeschieden. In einer Ausführungsform wird der Füllbereich aus einem zusätzlichen dielektrischen Material gebildet. In einer Ausführungsform weist nach dem Rückätzen der Metallschicht die Gateelektrode eine Wannenform auf, wobei die Wanne Folgendes umfasst: einen Bodenabschnitt und Seitenwandabschnitte, welche einen Bodenabschnitt des Füllbereichs umgeben. In einer Ausführungsform umfasst die Metallschicht eine Austrittsarbeitsschicht. In einer Ausführungsform umfasst die Metallschicht über der Austrittsarbeitsschicht ferner eine Nicht-Austrittsarbeitsschicht.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Bilden eines sich in einen Graben hinein erstreckenden Gatedielektrikums, wobei der Graben zwischen entgegengesetzten Gate-Spacern liegt, Abscheiden einer Austrittsarbeitsschicht über dem Gatedielektrikum, Abscheiden eines Füllbereichs auf die Austrittsarbeitsschicht, wobei der Füllbereich den Graben vollständig ausfüllt, Durchführen einer Planarisierung, um überschüssige Abschnitte der Austrittsarbeitsschicht und des Füllbereichs zu entfernen, um ein die Austrittsarbeitsschicht umfassendes Metallgate zu bilden, Rückätzen des Metallgates, wobei der Füllbereich beim Rückätzen im Wesentlichen ungeätzt bleibt, Entfernen des Füllbereichs und Bilden einer dielektrischen Hartmaske in dem Graben und über dem rückgeätzten Metallgate. In einer Ausführungsform umfasst der Füllbereich ein dielektrisches Material. In einer Ausführungsform umfasst der Füllbereich Polysilizium oder amorphes Silizium. In einer Ausführungsform wird, wenn das Metallgate rückgeätzt wird, auch ein High-k-Gatedielektrikumabschnitt des Gatedielektrikums geätzt. In einer Ausführungsform wird das Rückätzen des Metallgates mittels eines Chlor-basierten Ätzgases durchgeführt. In einer Ausführungsform wird das Entfernen des Füllbereichs mittels eines Fluor-basierten Ätzgases durchgeführt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet ein Bauelement einen Halbleiterbereich, Gate-Spacer über dem Halbleiterbereich, ein Gatedielektrikum auf dem Halbleiterbereich, eine Gateelektrode über dem Gatedielektrikum und zwischen den Gate-Spacern, wobei die Gateelektrode eine eine Wanne bildende Metallschicht umfasst, eine dielektrische Hartmaske, die einen ersten Abschnitt über der Gateelektrode umfasst, und einen sich in die dielektrische Hartmaske hinein erstreckenden Gate-Kontaktanschluss, wobei der Gate-Kontaktanschluss Folgendes umfasst: einen ersten Abschnitt, der höher liegt als Oberseiten der Gateelektrode, und einen sich in die Gateelektrode hinein erstreckenden zweiten Abschnitt, wobei die Gateelektrode einen ersten vertikalen Abschnitt und einen zweiten vertikalen Abschnitt umfasst, die entgegengesetzte Seitenwände des zweiten Abschnitts des Gate-Kontaktanschlusses kontaktieren. In einer Ausführungsform umfasst die dielektrische Hartmaske Folgendes: ein erstes dielektrisches Material und ein zweites dielektrisches Material auf entgegengesetzten Seiten des ersten dielektrischen Materials, wobei das erste dielektrische Material und das zweite dielektrische Material eine deutliche Grenzfläche aufweisen und wobei in einer Draufsicht des Bauelements das erste dielektrische Material und der zweite Abschnitt des Gate-Kontaktanschlusses auf eine gerade Linie ausgerichtet sind. In einer Ausführungsform handelt es sich beim ersten dielektrischen Material und beim zweiten dielektrischen Material um unterschiedliche Materialien. In einer Ausführungsform umfasst die dielektrische Hartmaske ferner einen sich in die Wanne hinein erstreckenden zweiten Abschnitt, wobei der zweite Abschnitt der dielektrischen Hartmaske entgegengesetzte Seitenwände umfasst, die den ersten vertikalen Abschnitt und den zweiten vertikalen Abschnitt der Gateelektrode kontaktieren.
  • Das Vorstehende umreißt Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Modifizieren weiterer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke zu verfolgen und/oder die gleichen Vorteile zu erreichen wie die hierin vorgestellten Ausführungsformen. Der Fachmann sollte ferner erkennen, dass solche gleichwertigen Konstrukte nicht vom Grundgedanken und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Abwandlungen am hierin Beschriebenen vorgenommen werden können, ohne vom Grundgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Entfernen eines ersten Dummy-Gates, um zwischen ersten Gate-Spacern einen ersten Graben zurückzulassen, Bilden eines sich in den ersten Graben hinein erstreckenden ersten Gatedielektrikums, Abscheiden einer Metallschicht über dem ersten Gatedielektrikum, wobei die Metallschicht einen sich in den ersten Graben hinein erstreckenden ersten Abschnitt umfasst, Abscheiden eines Füllbereichs in den ersten Graben, wobei die Metallschicht einen ersten vertikalen Abschnitt und einen zweiten vertikalen Abschnitt auf entgegengesetzten Seiten des Füllbereichs aufweist, Rückätzen der Metallschicht, wobei der Füllbereich zumindest weniger vertieft wird als die Metallschicht und wobei verbleibende Teile des ersten Abschnitts der Metallschicht eine Gateelektrode bilden, Abscheiden eines dielektrischen Materials in den ersten Graben und Durchführen einer Planarisierung, um überschüssige Abschnitte des dielektrischen Materials außerhalb des ersten Grabens zu entfernen, wobei ein Abschnitt des dielektrischen Materials in dem ersten Graben zumindest einen Abschnitt einer dielektrischen Hartmaske über der Gateelektrode bildet.
  2. Verfahren nach Anspruch 1, ferner umfassend: Entfernen eines zweiten Dummy-Gates, um zwischen zweiten Gate-Spacern einen zweiten Graben zurückzulassen, und Bilden eines sich in den zweiten Graben hinein erstreckenden ersten Gatedielektrikums, wobei die Metallschicht einen den zweiten Graben vollständig ausfüllenden zweiten Abschnitt umfasst.
  3. Verfahren nach Anspruch 2, wobei der erste vertikale Abschnitt der Metallschicht eine Dicke aufweist, die im Wesentlichen einer Hälfte einer Breite des zweiten Abschnitts der Metallschicht in dem zweiten Graben gleicht.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Füllbereich aus einem nicht-dielektrischen Material gebildet wird und das Verfahren ferner ein Entfernen des Füllbereichs vor dem Abscheiden des dielektrischen Materials in den ersten Graben umfasst.
  5. Verfahren nach Anspruch 4, wobei der Füllbereich amorphes Silizium oder Polysilizium umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material auf den Füllbereich abgeschieden wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Füllbereich aus einem zusätzlichen dielektrischen Material gebildet wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Rückätzen der Metallschicht die Gateelektrode eine Wannenform aufweist und die Wanne Folgendes umfasst: einen Bodenabschnitt und Seitenwandabschnitte, die einen Bodenabschnitt des Füllbereichs umgeben.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallschicht eine Austrittsarbeitsschicht umfasst.
  10. Verfahren nach Anspruch 9, wobei die Metallschicht über der Austrittsarbeitsschicht ferner eine Nicht-Austrittsarbeitsschicht umfasst.
  11. Verfahren, umfassend: Bilden eines sich in einen Graben hinein erstreckenden Gatedielektrikums, wobei der Graben zwischen entgegengesetzten Gate-Spacern liegt, Abscheiden einer Austrittsarbeitsschicht über dem Gatedielektrikum, Abscheiden eines Füllbereichs auf die Austrittsarbeitsschicht, wobei der Füllbereich den Graben vollständig ausfüllt, Durchführen einer Planarisierung, um überschüssige Abschnitte der Austrittsarbeitsschicht und des Füllbereichs zu entfernen, um ein die Austrittsarbeitsschicht umfassendes Metallgate zu bilden, Rückätzen des Metallgates, wobei der Füllbereich beim Rückätzen im Wesentlichen ungeätzt bleibt, Entfernen des Füllbereichs und Bilden einer dielektrischen Hartmaske in dem Graben und über dem rückgeätzten Metallgate.
  12. Verfahren nach Anspruch 11, wobei der Füllbereich ein dielektrisches Material umfasst.
  13. Verfahren nach Anspruch 11 oder 12, wobei der Füllbereich Polysilizium oder amorphes Silizium umfasst.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, wobei, wenn das Metallgate rückgeätzt wird, auch ein High-k-Gatedielektrikumabschnitt des Gatedielektrikums geätzt wird.
  15. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 14, wobei das Rückätzen des Metallgates mittels eines Chlor-basierten Ätzgases durchgeführt wird.
  16. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 15, wobei das Entfernen des Füllbereichs mittels eines Fluor-basierten Ätzgases durchgeführt wird.
  17. Vorrichtung, umfassend: einen Halbleiterbereich, Gate-Spacer über dem Halbleiterbereich, ein Gatedielektrikum auf dem Halbleiterbereich, eine Gateelektrode über dem Gatedielektrikum und zwischen den Gate-Spacern, wobei die Gateelektrode eine eine Wanne bildende Metallschicht umfasst, eine dielektrische Hartmaske, die einen ersten Abschnitt über der Gateelektrode umfasst, und einen sich in die dielektrische Hartmaske hinein erstreckenden Gate-Kontaktanschluss, wobei der Gate-Kontaktanschluss Folgendes umfasst: einen ersten Abschnitt, der höher liegt als Oberseiten der Gateelektrode, und einen sich in die Gateelektrode hinein erstreckenden zweiten Abschnitt, wobei die Gateelektrode einen ersten vertikalen Abschnitt und einen zweiten vertikalen Abschnitt umfasst, die entgegengesetzte Seitenwände des zweiten Abschnitts des Gate-Kontaktanschlusses kontaktieren.
  18. Vorrichtung nach Anspruch 17, wobei die dielektrische Hartmaske Folgendes umfasst: ein erstes dielektrisches Material und ein zweites dielektrisches Material auf entgegengesetzten Seiten des ersten dielektrischen Materials, wobei das erste dielektrische Material und das zweite dielektrische Material eine deutliche Grenzfläche aufweisen und wobei in einer Draufsicht der Vorrichtung das erste dielektrische Material und der zweite Abschnitt des Gate-Kontaktanschlusses auf eine gerade Linie ausgerichtet sind.
  19. Vorrichtung nach Anspruch 17 oder 18, wobei in einer Querschnittsansicht des zweiten Abschnitts des Gate-Kontaktanschlusses der zweite Abschnitt ein Aspektverhältnis in einem Bereich zwischen etwa 0,25 und etwa 0,67 aufweist.
  20. Vorrichtung nach einem der vorhergehenden Ansprüche 17 bis 19, wobei die dielektrische Hartmaske ferner einen sich in die Wanne hinein erstreckenden zweiten Abschnitt umfasst, wobei der zweite Abschnitt der dielektrischen Hartmaske entgegengesetzte Seitenwände umfasst, die den ersten vertikalen Abschnitt und den zweiten vertikalen Abschnitt der Gateelektrode kontaktieren.
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