DE102017113479A1 - Metallgates von transistoren mit verringertem widerstand - Google Patents

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Chia-Ching Tsai
Yi-Wei Chiu
Li-Te Hsu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst das Ausbilden eines Transistors, was das Ausbilden eines Gatedielektrikums auf einem Halbleiterbereich, das Ausbilden einer Gateelektrode über dem Gatedielektrikum und das Ausbilden eines Source/Drain-Bereichs umfasst, der sich in den Halbleiterbereich erstreckt. Das Verfahren umfasst ferner das Ausbilden eines Source/Drain-Kontaktsteckers über und in elektrischer Verbindung mit dem Source/Drain-Bereich und das Ausbilden eines Gate-Kontaktsteckers über und in Kontakt mit der Gateelektrode. Das Ausbilden der Gateelektrode, das Ausbilden des Source/Drain-Kontaktsteckers und/oder das Ausbilden des Gate-Kontaktsteckers umfasst das Ausbilden einer Metallnitrid-Sperrschicht und das Abscheiden einer metallhaltigen Schicht über und in Kontakt mit der Metallnitrid-Sperrschicht. Die metallhaltige Schicht umfasst eine Kobaltschicht und/oder eine Metallsilizidschicht.

Description

  • BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufigen US-Patentanmeldung: Seriennummer 62/491 823, eingereicht am 28. April 2017, mit dem Titel „Metal Gates of Transistors Having Reduced Resistivity“, die hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Metall-Oxid-Halbleiter-(MOS)-Vorrichtungen sind grundlegende Bauelemente in integrierten Schaltungen. Eine herkömmliche MOS-Vorrichtung weist typischerweise eine Gateelektrode auf, die aus Polysilizium ausgebildet ist, das mit p- oder n-Verunreinigungen dotiert ist, wobei Dotierungsvorgänge wie Ionenimplantation oder thermische Diffusion verwendet werden. Die Austrittsarbeit der Gateelektrode kann auf die Bandkante von Silizium eingestellt werden. Für eine n-Metall-Oxid-Halbleiter-(NMOS)-Vorrichtung kann die Austrittsarbeit nahe an das Leitungsband von Silizium eingestellt werden. Für eine p-Metall-Oxid-Halbleiter-(NMOS)-Vorrichtung kann die Austrittsarbeit nahe an das Valenzband von Silizium eingestellt werden. Das Einstellen der Austrittsarbeit der Polysilizium-Gateelektrode kann durch Auswahl geeigneter Verunreinigungen erreicht werden.
  • MOS-Vorrichtungen mit Polysilizium-Gateelektrode zeigen einen Trägerverarmungseffekt, der auch als Polyverarmungseffekt bekannt ist. Der Polyverarmungseffekt tritt auf, wenn die angelegten elektrischen Felder Träger von Gatebereichen in der Nähe von Gatedielektrika absaugen, wodurch Verarmungsschichten ausgebildet werden. In einer n-dotierten Polysiliziumschicht enthält die Verarmungsschicht ionisierte nicht-mobile Donatorstellen, wogegen in einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte nicht-mobile Akzeptorstellen enthält. Der Verarmungseffekt führt zu einer höheren effektiven Dicke des Gatedielektrikums, was es schwieriger macht, dass eine Inversionsschicht an der Oberfläche des Halbleiters erzeugt wird.
  • Das Polyverarmungsproblem kann durch Ausbilden von Metallgateelektroden gelöst werden, wobei die metallischen Gates, die in NMOS-Vorrichtungen und PMOS-Vorrichtungen verwendet werden, auch Bandkanten-Austrittsarbeiten aufweisen können. Daher umfassen die resultierenden Metallgates eine Vielzahl von Schichten, um die Anforderungen der NMOS- und PMOS-Vorrichtungen zu erfüllen.
  • Das Ausbilden von Metallgates beinhaltet typischerweise das Abscheiden von Metallschichten und dann das Durchführen von chemisch-mechanischem Polieren (CMP), um überschüssige Abschnitte der Metallschichten zu entfernen. Die übrigen Abschnitte der Metallschichten bilden Metallgates. Die Metallgates werden dann vertieft. Die Metallgates können Wolfram aufweisen. Allerdings hat Wolfram keine gute Haftung mit den darunterliegenden Schichten. Deshalb wird eine Wolfram-Keimbildungsschicht ausgebildet, gefolgt von dem Abscheiden einer zusätzlichen Wolframschicht. Die Wolfram-Keimbildungsschicht weist eine verbesserte Haftung an ihrer darunterliegenden Schicht auf. Der spezifische Widerstand der Wolfram-Keimbildungsschicht ist jedoch viel höher als der des darüber liegenden abgeschiedenen Wolframs. Wenn daher die MOS-Vorrichtungen verkleinert werden und die Breite der Metallgates sehr klein ist, beeinflusst der spezifische Widerstand der Wolfram-Keimbildungsschicht die Leistung des resultierenden Transistors erheblich.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
    • Die 1 bis 18 zeigen Querschnittsansichten und Perspektivansichten von Zwischenstufen beim Ausbilden von Fin-Feldeffekttransistoren (FinFETs) in Übereinstimmung mit einigen Ausführungsformen.
    • 19 zeigt eine Querschnittsansicht eines FinFETs mit einem realen Profil, das in Übereinstimmung mit einigen Ausführungsformen gezeigt ist.
    • 20 zeigt ein Flussdiagramm eines Verfahrens zum Ausbilden eines FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend“, „unten“, „darüber liegend“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Es sind Transistoren und Verfahren zu ihrer Herstellung in Übereinstimmung mit verschiedenen beispielhaften Ausführungsformen vorgesehen. Die Zwischenstufen des Ausbildens der Transistoren sind in Übereinstimmung mit einigen Ausführungsformen gezeigt. Es werden einige Varianten einiger Ausführungsformen beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. In den gezeigten beispielhaften Ausführungsformen wird das Ausbilden von Fin-Feldeffekttransistoren (FinFETs) als Beispiel verwendet, um die Konzepte der vorliegenden Offenbarung zu erläutern. Planare Transistoren können auch das Konzept der vorliegenden Offenbarung verwenden.
  • Die 1 bis 18 zeigen Querschnittsansichten und Perspektivansichten von Zwischenstufen beim Ausbilden von FinFETs in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Die in den 1 bis 18 gezeigten Schritte sind auch schematisch in dem Verfahrensfluss in 20 wiedergegeben.
  • 1 zeigt eine Perspektivansicht einer Anfangsstruktur. Die Anfangsstruktur umfasst einen Wafer 10, der weiter ein Substrat 20 umfasst. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein Substrat sein kann, das aus anderen Halbleitermaterialien besteht. Das Substrat 20 kann mit einer p-Verunreinigung oder einer n-Verunreinigung dotiert sein. Isolationsbereiche 22 wie flache Grabenisolations-(STI)-Bereiche können so ausgebildet werden, dass sie sich von einer oberen Fläche des Substrats 20 in das Substrat 20 erstrecken, wobei die obere Fläche des Substrats 20 eine Hauptfläche 10A des Wafers 10 ist. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Bereichen 22 werden als Halbleiterstreifen 24 bezeichnet. Die oberen Flächen der Halbleiterstreifen 24 und die oberen Flächen der STI-Bereiche 22 können in Übereinstimmung in einigen beispielhaften Ausführungsformen im Wesentlichen plan zueinander sein.
  • Die STI-Bereiche 22 können ein Trennoxid (nicht gezeigt) umfassen. Das Trennoxid kann aus einem thermischen Oxid ausgebildet sein, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 20 ausgebildet wird. Das Trennoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die unter Verwendung von beispielsweise Atomlagenabscheidung (ALD), CVD in hochdichtem Plasma (HDPCVD) oder chemischer Dampfabscheidung (CVD) ausgebildet wird. Die STI-Bereiche 22 können auch ein dielektrisches Material über dem Trennoxid umfassen, wobei das dielektrische Material durch fließfähige chemische Dampfabscheidung (FCVD), Rotationsbeschichtung oder dergleichen ausgebildet werden kann.
  • Mit Bezugnahme auf 2 werden die STI-Bereiche 22 vertieft, so dass die oberen Abschnitte der Halbleiterstreifen 24 höher als die oberen Flächen der STI-Bereiche 22 herausragen, um herausragende Rippen 24' auszubilden. Das Ätzen kann unter Verwendung eines Trockenätzverfahrens durchgeführt werden, wobei HF3 und NH3 als Ätzgase verwendet werden. Während des Ätzverfahrens kann Plasma erzeugt werden. Argon kann auch verwendet werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen der STI-Bereiche 22 unter Verwendung eines Nassätzverfahrens durchgeführt. Die Ätzchemikalie kann beispielsweise verdünnte HF enthalten.
  • Mit Bezugnahme auf 3 wird ein Dummy-Gatestapel 30 auf den oberen Flächen und den Seitenwänden der vorstehenden Rippen 24' ausgebildet. Der Dummy-Gatestapel 30 kann ein Dummy-Gatedielektrikum 32 und eine Dummy-Gateelektrode 34 über dem Dummy-Gatedielektrikum 32 umfassen. Die Dummy-Gateelektrode 34 kann beispielsweise unter Verwendung von Polysilizium ausgebildet werden und auch andere Materialien können verwendet werden. Der Dummy-Gatestapel 30 kann auch eine (oder eine Vielzahl von) Hartmaskenschicht(en) 36 über der Dummy-Gateelektrode 34 umfassen. Die Hartmaskenschicht 36 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen bestehen. Der Dummy-Gatestapel 30 kann eine einzige oder mehrere vorstehende Rippen 24' und/oder STI-Bereiche 22 kreuzen. Der Dummy-Gatestapel 30 kann auch eine Längsrichtung senkrecht zu der Längsrichtung der vorstehenden Rippen 24' haben.
  • Als nächstes werden Gate-Abstandshalter 38 auf den Seitenwänden des Dummy-Gatestapels 30 ausgebildet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandshalter 38 aus einem dielektrischen Material wie Silizium-Kohlenstoff-Oxynitrid (SiCN), Siliziumnitrid oder dergleichen ausgebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen, die eine Vielzahl von dielektrischen Schichten aufweist.
  • Ein Ätzschritt (nachfolgend als Source/Drain-Vertiefen bezeichnet) wird dann durchgeführt, um die Abschnitte der vorstehenden Rippen 24' zu ätzen, die nicht von dem Dummy-Gatestapel 30 und den Gate-Abstandshaltern 38 bedeckt sind, was zu der in 4 gezeigten Struktur führt. Das Vertiefen kann anisotrop sein, so dass die Abschnitte der Rippen 24' direkt unter dem Dummy-Gatestapel 30 und den Gate-Abstandshaltern 38 geschützt sind und nicht geätzt werden. Die oberen Flächen 24A der vertieften Halbleiterstreifen 24 können in Übereinstimmung mit einigen Ausführungsformen niedriger als die oberen Flächen 22A der STI-Bereiche 22 sein. Vertiefungen 40 werden somit zwischen den STI-Bereichen 22 ausgebildet. Die Vertiefungen 40 befinden sich auf gegenüberliegenden Seiten des Dummy-Gatestapels 30.
  • Als nächstes werden Epitaxiebereiche (Source/Drain-Bereiche) durch selektives Aufwachsen eines Halbleitermaterials in den Vertiefungen 40 ausgebildet, was zu der Struktur in 5 führt. In Übereinstimmung mit einigen beispielhaften Ausführungsformen umfassen die Epitaxiebereiche 42 Silizium-Germanium oder Silizium. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Verunreinigung in situ im Verlauf der Epitaxie dotiert werden. Wenn der resultierende FinFET beispielsweise ein p-FinFET ist, kann Silizium-Germanium-Bor (SiGeB) gezüchtet werden. Umgekehrt kann, wenn der resultierende FinFET ein n-FinFET ist, Silizium-Phosphor (SiP) oder Silizium-Kohlenstoff-Phosphor (SiCP) gezüchtet werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung sind die Epitaxiebereiche 42 aus einem III-V-Verbindungshalbleiter wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, Al, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon ausgebildet. Nachdem die Vertiefungen 40 mit den Epitaxiebereichen 42 gefüllt wurden, bewirkt das weitere epitaktische Wachstum der Epitaxiebereiche 42, dass sich die Epitaxiebereiche 42 horizontal ausdehnen und Facetten ausgebildet werden können.
  • Nach dem Epitaxieschritt können die Epitaxiebereiche 42 weiter mit einer p- oder einer n-Verunreinigung implantiert werden, um Source- und Drain-Bereiche auszubilden, die ebenfalls mit dem Bezugszeichen 42 bezeichnet sind. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn die Epitaxiebereiche 42 in situ mit der p- oder der n-Verunreinigung während der Epitaxie dotiert werden. Die Epitaxiebereiche 42 umfassen untere Abschnitte 42A, die in den STI-Bereichen 22 ausgebildet sind, und obere Abschnitte 42B, die über den oberen Flächen 22A der STI-Bereiche 22 ausgebildet sind. Die unteren Abschnitte 42A, deren Seitenwände durch die Form der Vertiefungen 40 (4) geformt sind, können (im Wesentlichen) gerade Kanten aufweisen, die auch im Wesentlichen vertikale Kanten sein können, die im Wesentlichen senkrecht zu den Hauptflächen (wie etwa der unteren Fläche) des Substrats 20 sein können.
  • 6A zeigt eine Perspektivansicht der Struktur, bei der ein Zwischenschicht-Dielektrikum (ILD) 46 ausgebildet wurde. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden eine Pufferoxidschicht (nicht gezeigt) und eine Kontakt-Ätzstoppschicht (CESL) 47 auf den Source- und Drainbereichen 42 vor dem Ausbilden des ILDs 46 ausgebildet. Die Pufferoxidschicht kann aus Siliziumoxid und die CESL 47 aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen ausgebildet sein. Die Pufferoxidschicht und die CESL 47 können unter Verwendung eines konformen Abscheidungsverfahrens, wie beispielsweise ALD, ausgebildet werden. Das ILD 46 kann ein dielektrisches Material umfassen, das unter Verwendung von beispielsweise FCVD, Rotationsbeschichtung, CVD oder anderen Abscheidungsverfahren ausgebildet wird. Das ILD 46 kann auch aus Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG), Tetraethylorthosilikat-(TEOS)-Oxid oder dergleichen ausgebildet sein. Eine Planarisierung, wie z. B. chemisch-mechanisches Polieren (CMP) oder mechanisches Schleifen, kann durchgeführt werden, um die oberen Flächen des ILDs 46, des Dummy-Gatestapels 30 und der Gate-Abstandshalter 38 aneinander anzugleichen.
  • Eine Querschnittsansicht der in 6A gezeigten Struktur ist in 6B gezeigt, wobei die Querschnittsansicht aus der vertikalen Ebene erhalten wird, die die Linie A-A in 6A enthält. Als nächstes wird der Dummy-Gatestapel 30, der die Hartmaskenschicht 36, die Dummy-Gateelektrode 34 und das Dummy-Gatedielektrikum 32 umfasst, durch ein Metallgate und ein Ersatz-Gatedielektrikum ersetzt. Die in den 7 bis 18 gezeigten Querschnittsansichten werden aus der gleichen vertikalen Ebene erhalten, die die Linie A-A in 6A enthält. In den 7 bis 18 ist das Niveau 22A der oberen Flächen der STI-Bereiche 22 gezeigt und die Halbleiterrippen 24' liegen über dem Niveau 22A.
  • Die Hartmaskenschicht 36, die Dummy-Gateelektrode 34 und das Dummy-Gatedielektrikum 32, wie in den 6A und 6B gezeigt, werden entfernt, was zum Ausbilden einer Öffnung 48 führt, wie in 7 gezeigt ist. Der entsprechende Schritt ist als Schritt 202 in dem in 20 gezeigten Verfahrensfluss gezeigt. Die oberen Flächen und die Seitenwände der vorstehenden Rippen 24' sind gegenüber der Öffnung 48 freiliegend.
  • 7 zeigt weiter das Ausbilden von Gate-Abstandshaltern 50 in Übereinstimmung mit einigen Ausführungsformen. In Übereinstimmung mit alternativen Ausführungsformen werden die Gate-Abstandshalter 50 nicht ausgebildet. Um die Gate-Abstandshalter 50 auszubilden, kann eine deckende Gate-Abstandshalterschicht ausgebildet werden, beispielsweise unter Verwendung eines Abscheidungsverfahrens wie ALD oder CVD. Die deckende Gate-Abstandshalterschicht ist konform. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ist die Gate-Abstandshalterschicht aus Siliziumnitrid (SiN), SiC, SiON oder einem anderen dielektrischen Material ausgebildet, das gleich oder verschieden von sowohl den Materialien der Gate-Abstandshalter 38 als auch den Materialien der CESL 47 und des ILDs 46 sein können. Die Gate-Abstandshalter 50 trennen die nachfolgend ausgebildeten Metallgates noch weiter von den Source/Drain-Bereichen 42 und die Möglichkeit von Leckströmen und elektrischen Kurzschlüssen zwischen ihnen wird verringert.
  • Als nächstes wird unter Bezugnahme auf 8 ein Gatedielektrikum 52 ausgebildet, das sich in die Öffnung 48 erstreckt. Der entsprechende Schritt ist als Schritt 204 in dem in 20 gezeigten Verfahrensfluss gezeigt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Gatedielektrikum 52 eine Grenzschicht (IL) 54 als seinen unteren Teil. Die IL 54 wird auf den freiliegenden Oberflächen der vorstehenden Rippen 24' ausgebildet. Die IL 54 kann eine Oxidschicht wie eine Siliziumoxidschicht umfassen, die durch thermische Oxidation der vorstehenden Rippen 24', ein chemisches Oxidationsverfahren oder ein Abscheidungsverfahren ausgebildet wird. Das Gatedielektrikum 52 kann auch eine high-k-dielektrische Schicht 56 umfassen, die der IL 54 ausgebildet ist. Die high-k-dielektrische Schicht 56 umfasst ein high-k-dielektrisches Material wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen. Die Dielektrizitätskonstante (k-Wert) des high-k-dielektrischen Materials ist höher als 3,9 und kann höher als etwa 7,0 sein. Die high-k-dielektrische Schicht 56 liegt über der IL 54 und kann sie berühren. Die high-k-dielektrische Schicht 56 wird als eine konforme Schicht ausgebildet und erstreckt sich auf den Seitenwänden der vorstehenden Rippen 24' und der oberen Fläche und den Seitenwänden der Gate-Abstandshalter 38/50. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird die high-k-dielektrische Schicht 56 unter Verwendung von ALD oder CVD ausgebildet.
  • Unter weiterer Bezugnahme auf 8 werden gestapelte Schichten 58 abgeschieden. Der entsprechende Schritt ist als Schritt 206 in dem in 20 gezeigten Verfahrensfluss gezeigt. Die Teilschichten in den gestapelten Schichten 58 sind nicht separat gezeigt, während in Wirklichkeit die Teilschichten unterscheidbar sind, da die Teilschichten aus unterschiedlichen Materialien ausgebildet sind und/oder unterschiedliche Anteile von Elementen aufweisen. Das Abscheiden kann unter Verwendung eines konformen Abscheidungsverfahrens wie ALD oder CVD so durchgeführt werden, dass die Dicke T1 der vertikalen Abschnitte und die Dicke T2 der horizontalen Abschnitte der gestapelten Schichten 58 (und jeder der Teilschichten) im Wesentlichen gleich sind. Die gestapelten Schichten 58 erstrecken sich in die Öffnungen 48 und umfassen einige Abschnitte über dem ILD 46.
  • Die gestapelten Schichten 58 können eine Diffusionssperrschicht und eine oder mehrere Austrittsarbeitsschichten über der Diffusionssperrschicht aufweisen. Die Diffusionssperrschicht kann aus Titannitrid bestehen, das mit Silizium dotiert sein kann. Titannitrid wird, wenn es mit Silizium dotiert ist, manchmal auch als Titansiliziumnitrid (Ti-Si-N oder TSN) bezeichnet. Titannitrid oder Titansiliziumnitrid sind leitfähige Materialien. Die Austrittsarbeitsschicht bestimmt die Austrittsarbeit der Gateelektrode und umfasst mindestens eine Schicht oder mehrere Schichten aus unterschiedlichen Materialien. Das spezifische Material der Austrittsarbeitsschicht kann danach ausgewählt werden, ob der jeweilige FinFET ein n-FinFET oder ein p-FinFET ist. Wenn der FinFET beispielsweise ein n-FinFET ist, kann die Austrittsarbeitsschicht eine TaN-Schicht und eine Titan-Aluminium-(TiAl)-Schicht über der TaN-Schicht umfassen. Wenn der FinFET ein p-FinFET ist, kann die Austrittsarbeitsschicht eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl- Schicht über der TiN-Schicht umfassen. Nach dem Abscheiden der gestapelten Schichten 58 wird eine Sperrschicht 60 ausgebildet, die eine weitere TiN-Schicht sein kann. Die TiN-Schicht 60 kann unter Verwendung von CVD ausgebildet werden und kann als Sperrschicht wirken. Der entsprechende Schritt ist auch als Schritt 206 in dem in 20 gezeigten Verfahrensfluss gezeigt. Die TiN-Schicht 60 kann gemäß einigen Ausführungsformen siliziumfrei sein.
  • Als nächstes wird ein metallhaltiges Material 62 abgeschieden, das eine untere Fläche in körperlichem Kontakt mit der oberen Fläche der TiN-Schicht 60 aufweist. Der entsprechende Schritt ist als Schritt 208 in dem in 20 gezeigten Verfahrensfluss gezeigt. Das Ausbilden des metallhaltigen Materials 62 kann durch CVD, ALD oder PVD erreicht werden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird physikalische Dampfabscheidung (PVD) verwendet, die unter Verwendung eines Kobalttargets durchgeführt wird, das über dem jeweiligen Wafer 10 angeordnet ist. Darüber hinaus werden Vorläufer auch während der PVD eingeführt. Das Abscheiden umfasst also sowohl die PVD als auch die CVD. In Übereinstimmung mit einigen Ausführungsformen umfassen die Vorläufer zum Abscheiden des metallhaltigen Materials 62 einen kobalthaltigen Vorläufer, einen siliziumhaltigen Vorläufer und möglicherweise andere Gase. Beispielsweise können die Vorläufer zum Ausbilden des metallhaltigen Materials 62 Tetraethoxysilan (TEOS), SiHCl3 und einen kobalthaltigen Vorläufer wie Dikobaltoctacarbonyl, Kobaltnitrosylkomplexe oder β-Diketonate von Kobalt (II) und Kobalt (III) und dergleichen umfassen.
  • Gemäß einigen Ausführungsformen umfasst das metallhaltige Material 62 eine Schicht 62A und eine Schicht 62B über der Schicht 62A. In Übereinstimmung mit einigen Ausführungsformen ist die Schicht 62A ein Kobaltsilizid (CoxSiy, wobei x und y atomare Anteile sind und Werte zwischen 0 und 1,0 haben). Die Schicht 62B ist eine Kobaltschicht, die frei oder im Wesentlichen frei von Silizium oder anderen Elementen ist (z. B. mit einem atomaren Anteil von weniger als etwa 1%). Wenn beide Schichten 62A und 62B kobalthaltige Schichten sind, können die Herstellungskosten reduziert werden. Beispielsweise können der gleiche siliziumhaltige Vorläufer und kobalthaltige Vorläufer (und möglicherweise ein zusätzliches Co-Target) zum Abscheiden der beiden Schichten 62A und 62B verwendet werden. In Übereinstimmung mit einem beispielhaften Abscheidungsverfahren kann, wenn die Schicht 62A (CoxSiy) abgeschieden wird, die Temperatur des Wafers 10 im Bereich zwischen etwa 85°C und etwa 120°C liegen. Nachdem die Abscheidung der Schicht 62A abgeschlossen ist, wird die Temperatur des Wafers 10 beispielsweise auf etwa 25 °C gesenkt und mit denselben Vorläufern (mit oder ohne Verwendung des zusätzlichen Co-Targets) die Kobaltschicht 62B ausgebildet, die frei oder im Wesentlichen frei von Silizium ist. In Übereinstimmung mit einigen Ausführungsformen wird der Übergang von der Abscheidung der Schicht 62A zu der Abscheidung der Schicht 62B durch Absenken der Temperatur des Wafers 10 erreicht, während andere Verfahrensbedingungen (wie die Durchflussrate der Vorläufer, Partialdruck, Leistung usw.) unverändert gehalten werden. Das Ausbilden des metallhaltigen Materials 62 kann auch durch allmähliches Reduzieren der Temperatur des Wafers 10 erreicht werden, so dass die Schicht 62A einen allmählich reduzierten Siliziumgehalt aufweist, wobei obere Abschnitte der Schicht 62A weniger Silizium als die jeweiligen unteren Abschnitte aufweisen. Die allmähliche Verringerung der Temperatur kann kontinuierlich erfolgen. Die allmähliche Verringerung der Temperatur kann auch durch abrupte Schritte erfolgen, was bedeutet, dass die Temperatur plötzlich auf eine niedrigere Stufe fällt und für eine Weile unverändert bleibt, bevor sie auf eine noch niedrigere Stufe fällt. Der allmähliche Übergang wird fortgesetzt, bis die jeweilige ausgebildete Schicht frei oder im Wesentlichen frei von Silizium ist, wobei zu diesem Zeitpunkt die Schicht 62B sich zu bilden beginnt. Die Temperatur kann dann stabil sein, wenn die resultierende Schicht eine Kobaltschicht ist. So kann die gesamte Schicht 62B eine Kobaltschicht sein, die frei oder im Wesentlichen frei von Silizium und anderen Elementen ist, während die Schicht 62A einen graduell (abrupt oder kontinuierlich) reduzierten Siliziumanteil aufweist.
  • In Übereinstimmung mit alternativen Ausführungsformen ist die untere Schicht 62A eine Kobaltschicht und die obere Schicht 62B eine Kobaltsilizidschicht. Das Ausbildungsverfahren kann gegenüber dem oben beschriebenen umgekehrt werden, um die Schichten 62A und 62B auszubilden.
  • In Übereinstimmung mit einigen Ausführungsformen ist die Schicht 62A aus einem Metallsilizid (unter Verwendung eines anderen Metalls als Kobalt) ausgebildet, das aus TixSiy, NixSiy, WxSiy, MoxSiy, TaxSiy bestehen kann, und die Schicht 62B ist eine Kobaltschicht, die frei oder im Wesentlichen frei von Silizium und anderen Elementen ist.
  • Gemäß einigen Ausführungsformen ist die gesamte Schicht 62 aus einem homogenen Material ausgebildet, das Kobalt (frei oder im Wesentlichen frei von Silizium und anderen Elementen) oder ein Metallsilizid wie TixSiy, NixSiy, WxSiy, MoxSiy oder TaxSiy sein kann. Die gesamte Schicht 62 hat einen einheitlichen spezifischen Widerstand. Wenn sie aus der Silizidschicht gebildet wird, kann die gesamte Schicht 62 konstante Anteile x und y aufweisen und den einheitlichen spezifischen Widerstand haben oder kann sich graduell ändernde (etwa graduell sinkende oder graduell steigende) Anteile x und y von unten nach oben aufweisen. Das Ausbildungsverfahren kann somit während des Ausbildens der gesamten Schicht 62 gleiche Verfahrensbedingungen (wie Temperatur, Druck, Durchflussrate oder dergleichen) aufweisen.
  • Als nächstes wird ein Planarisieren wie ein chemisch-mechanisches Polieren (CMP) oder ein mechanisches Schleifen durchgeführt, so dass die Abschnitte der Schichten 56, 58, 60 und 62 über dem ILD 46 entfernt werden. Der entsprechende Schritt ist als Schritt 210 in dem in 20 gezeigten Verfahrensfluss gezeigt. Als nächstes werden, wie in 9 gezeigt, die Schichten 56, 58, 60 und 62 zurückgeätzt, wodurch eine Vertiefung 63 ausgebildet wird. Der entsprechende Schritt ist als Schritt 212 in dem in 20 gezeigten Verfahrensfluss gezeigt. Der verbleibende Teil der Schichten 54, 56, 58, 60 und 62 wird nachfolgend als Ersatz-Gatestapel 64 bezeichnet.
  • Eine Hartmaske 66 wird über dem Ersatz-Gatestapel 64 ausgebildet, wie in 10 gezeigt ist. Der entsprechende Schritt ist auch als Schritt 212 in dem in 20 gezeigten Verfahrensfluss gezeigt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der Hartmaske 66 einen Abscheidungsschritt, um ein deckendes dielektrisches Material auszubilden, und einen Planarisierungsschritt, um das überschüssige dielektrische Material über den Gate-Abstandshaltern 38 und dem ILD 46 zu entfernen. Die Hartmaske 66 kann beispielsweise aus Siliziumnitrid bestehen.
  • Die 11 bis 14 zeigen das Ausbilden von unteren Source/Drain-Kontaktsteckern. Unter Bezugnahme auf 11 wird eine dielektrische Schicht 67 über der in 10 gezeigten Struktur ausgebildet, gefolgt von dem Aufbringen eines strukturierten Photoresists (nicht gezeigt). Als nächstes werden die dielektrische Schicht 67, das ILD 46 und die CESL 47 geätzt, um Kontaktöffnungen 68 auszubilden. Der entsprechende Schritt ist als Schritt 214 in dem in 20 gezeigten Verfahrensfluss gezeigt.
  • Unter weiterer Bezugnahme auf 11 wird eine Metallschicht 72 (wie etwa eine Titanschicht oder eine Tantalschicht) beispielsweise unter Verwendung von PVD abgeschieden. Eine Sperrschicht 74, die eine Metallnitridschicht wie beispielsweise eine Titannitridschicht oder eine Tantalnitridschicht sein kann, wird dann über der Metallschicht 72 ausgebildet. Der entsprechende Schritt ist als Schritt 216 in dem in 20 gezeigten Verfahrensfluss gezeigt. Die Sperrschicht 74 kann unter von Verwendung von CVD ausgebildet werden. Die Schichten 72 und 74 sind beide konform und erstrecken sich in die Öffnungen 68.
  • Anschließend wird ein Glühen durchgeführt, um einen Source/Drain-Silizidbereich 76 auszubilden, wie in 12 gezeigt ist. Der entsprechende Schritt ist als Schritt 218 in dem in 20 gezeigten Verfahrensfluss gezeigt. Das Glühen kann durch Rapid Thermal Annealing (RTA), Ofenglühen oder dergleichen durchgeführt werden. Dort reagiert der untere Abschnitt der Metallschicht 72 mit dem Source/Drain-Bereich 42, um die Silizidbereiche 76 auszubilden. Die Seitenwandabschnitte der Metallschicht 72 verbleiben nach dem Silizidierungsverfahren. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung steht die obere Fläche der Silizidbereiche 76 in Kontakt mit der unteren Fläche der Sperrschicht 74.
  • Als nächstes wird, wie in 13 gezeigt, eine metallhaltige Schicht 78 über und in Kontakt mit der Sperrschicht 74 abgeschieden. Der entsprechende Schritt ist als Schritt 220 in dem in 20 gezeigten Verfahrensfluss gezeigt. Die metallhaltige Schicht 78 kann aus einem Material ausgebildet werden, das aus der gleichen Gruppe von Kandidatenmaterialien wie das metallhaltige Materials 62 ausgewählt ist. Weiterhin können das Ausbildungsverfahren, das Material und die Struktur der metallhaltigen Schicht 78 auch aus den Kandidaten-Ausbildungsverfahren, den Kandidatenmaterialien und den Kandidatenstrukturen des metallhaltigen Materials 62 ausgewählt werden. Beispielsweise kann die metallhaltige Schicht 78 eine homogene Kobaltschicht oder eine homogene Metallsilizidschicht sein oder kann eine untere Schicht 78A und eine obere Schicht 78B umfassen, wobei die Ausbildungsverfahren, die Materialien und die Materialien der Schichten 78A und 78B mit Bezug auf die oben beschriebenen Schichten 62A bzw. 62B in jeder Kombination erhalten werden können.
  • Ein Planarisieren, wie z. B. CMP, wird dann durchgeführt, um die Abschnitte der Schichten 72 und 74 über der Schicht 67 zu entfernen. Der entsprechende Schritt ist als Schritt 222 in dem in 20 gezeigten Verfahrensfluss gezeigt. Die resultierende Struktur ist in 14 gezeigt, die Source/Drain-Kontaktstecker 79 zeigt. Jeder der Source/Drain-Kontaktstecker 79 umfasst eine metallhaltige Schicht 78, eine Sperrschicht 74 und eine Metallschicht 72.
  • Die 15 bis 17 zeigen das Ausbilden eines Gate-Kontaktsteckers. Der entsprechende Schritt ist als Schritt 224 in dem in 20 gezeigten Verfahrensfluss gezeigt. Unter Bezugnahme auf 15 wird ein Photolithographieverfahren unter Verwendung einer Lithographiemaske (nicht gezeigt) durchgeführt, um die dielektrische Schicht 67 zu durchätzen. Die Hartmaske 66 (14) wird dann entfernt, wodurch eine Öffnung 80 ausgebildet wird. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der Öffnung 80 ein anisotropes Ätzen zum Durchätzen der dielektrischen Schicht 67 und ein isotropes Ätzen (trocken oder nass) oder ein anisotropes Ätzen zum Entfernen der Hartmaske 66. Die Seitenwände der Gate-Abstandshalter 50 (falls vorhanden) werden so freigelegt. Bei den Ausfiihrungsformen, in denen die Gate-Abstandshalter 50 nicht ausgebildet sind, sind die Seitenwände der Gate-Abstandshalter 38 der Öffnung 80 ausgesetzt. Das Ätzmittel zum Ätzen der dielektrischen Schicht 67 und der Hartmaske 66 wird so ausgewählt, dass die Gate-Abstandshalter 50 und 38 im Wesentlichen nicht geätzt werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung ist die Öffnung 80 schmaler als die Hartmaske 66 und daher werden nach dem Ätzen ein Teil der Randabschnitte der Hartmaske 66 zurückgelassen.
  • Unter Bezugnahme auf 16 werden eine Sperrschicht 82 und metallhaltiges Material 84 abgeschieden. Die Sperrschicht 82 kann aus Titannitrid oder Tantalnitrid bestehen. Das Material, die Struktur und das Ausbildungsverfahren des metallhaltigen Materials 84 können aus den Kandidatenmaterialien, Kandidatenstrukturen bzw. Kandidaten-Ausbildungsverfahren des metallhaltigen Materials 62 ausgewählt werden und daher werden die Details hier nicht wiederholt und können mit Bezug auf die Beschreibung des metallhaltigen Materials 62 erhalten werden. Dementsprechend kann das metallhaltige Material 84, ähnlich dem metallhaltigen Material 62, auch aus Kobalt, einem Metallsilizid oder Verbundschichten davon bestehen. In einem nachfolgenden Schritt wird ein Planarisieren wie ein CMP durchgeführt. Das Planarisieren kann durchgeführt werden, bis die gesamte Schicht 67 entfernt und das ILD 46 freigelegt ist. Dementsprechend wirkt die Schicht 67 als Opferschicht. Die resultierende Struktur ist in 17 gezeigt, die einen Kontaktstecker 86 zeigt, der aus den verbleibenden Abschnitten der Schichten 82 und 84 gebildet ist. Es wurde somit ein FinFET 300 ausgebildet.
  • 18 zeigt das Ausbilden einer Ätzstoppschicht 88, eines ILDs 90 und von Source/Drain-Kontaktsteckern (Durchkontaktierungen) 92 in der Ätzstoppschicht 88 und dem ILD 90. Die Ätzstoppschicht 88 kann aus Siliziumcarbid, Siliziumoxynitrid, Siliziumcarbonitrid oder dergleichen bestehen und kann unter Verwendung eines Abscheidungsverfahrens wie CVD ausgebildet werden. Das ILD 90 kann ein Material umfassen, das aus PSG, BSG, BPSG, Fluorsilikatglas (FSG), TEOS-Oxid oder anderen nichtporösen low-k-dielektrischen Materialien ausgewählt ist. Das ILD 90 kann unter Verwendung von Rotationsbeschichtung, fließfähiger chemischer Dampfabscheidung (FCVD) oder dergleichen oder unter Verwendung eines Abscheidungsverfahrens wie plasmaverstärkter chemischer Dampfabscheidung (PECVD), Niederdruck-chemischer Dampfabscheidung (LPCVD) oder dergleichen ausgebildet werden.
  • Das ILD 90 und die Ätzstoppschicht 88 werden geätzt, um Öffnungen auszubilden (die von den Durchkontaktierungen 92 belegt sind). Das Ätzen kann unter Verwendung von beispielsweise reaktivem Ionenätzen (RIE) durchgeführt werden In einem nachfolgenden Schritt werden Durchkontaktierungen 92 ausgebildet. In Übereinstimmung mit einigen Ausführungsformen umfassen die Durchkontaktierungen 92 eine Sperrschicht 94 und metallhaltiges Material 96 über der Sperrschichten 94. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der Durchkontaktierungen 92 das Ätzen der Schichten 88 und 90, um Kontaktöffnungen auszubilden, das Ausbilden einer deckenden Sperrschicht und eines metallhaltigen Materials über der deckenden Sperrschicht und das Durchführen eines Planarisierens, um überschüssige Anteile der deckenden Sperrschicht und des metallhaltigen Materials zu entfernen. Die Sperrschicht 94 kann aus einem Metallnitrid wie Titannitrid oder Tantalnitrid ausgebildet sein. Das Material, die Struktur und das Ausbildungsverfahren des metallhaltigen Materials 96 können aus den Kandidatenmaterialien, Kandidatenstrukturen bzw. Kandidaten-Ausbildungsverfahren des metallhaltigen Materials 62 ausgewählt werden, und daher werden die Details hier nicht wiederholt.
  • Die Durchkontaktierungen 92 haben Seitenwände mit einem schrägen Winkel im Bereich zwischen etwa 80 Grad und etwa 90 Grad. Die Durchkontaktierungen 92 haben auch obere Breiten Wtop, die größer als die jeweilige untere Breite Wbottom sind. Beispielsweise kann das Verhältnis Wtop/Wbottom im Bereich zwischen etwa 1,2 und etwa 1,5 liegen. Ein solches Profil ist gut für die Spaltfüllung.
  • 19 zeigt eine Querschnittsansicht eines FinFETs in Übereinstimmung mit einigen Ausführungsformen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung haben die Seitenwände der Kontaktstecker 92, wie in 19 gezeigt, im Wesentlichen gerade und schräge untere Abschnitte und gekrümmte obere Abschnitte und die Linie 93 ist gezeichnet, um das Übergangsniveau zwischen dem oberen Abschnitt und dem unteren Abschnitt zu zeigen. Die oberen Abschnitte der Seitenwände können eine im Wesentlichen abrupte Änderung der Neigung verglichen mit den jeweiligen unteren Abschnitten aufweisen. Die Höhe des Kontaktsteckers 92 ist als H1 gekennzeichnet. Die Höhe des oberen Teils des Kontaktsteckers 92 ist als H2 gekennzeichnet. Die obere Breite und die untere Breite sind als Wtop bzw. Wbottom gekennzeichnet. Die Breite Wbottom wird bei 95% der Tiefe H1 des Kontaktsteckers 92 gemessen. Die Breite des Kontaktsteckers 92 am Übergangspunkt ist Wtran. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung kann das Verhältnis Wtran/Wbottom zwischen etwa 1,2 und etwa 1,5 liegen. Das Verhältnis H2/H1 kann zwischen etwa 0,1 und etwa 0,2 liegen. Der Neigungswinkel α kann zwischen etwa 80 Grad und etwa 90 Grad liegen und kann etwa 85 Grad betragen. Obwohl die Abmessungen und Neigungswinkel der Kontaktstecker 79 nicht im Detail gezeigt sind, können die Kontaktstecker 79 ähnliche Profile aufweisen.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Beim Ätzen von dielektrischen Schichten können Polymere erzeugt werden. Um das durch das Ätzen von dielektrischen Schichten ausgebildete Rückstandspolymer zu entfernen, kann eine saure Lösung (wie H2O2) verwendet werden. Kobalt hat eine gute Säurebeständigkeit. Die saure Lösung verursacht die Korrosion des freiliegenden Metalls. Wenn Wolfram verwendet wird, wird es eher korrodiert. Kobalt ist dagegen widerstandsfähiger gegenüber Korrosion, und das Problem, das durch die Korrosion des Metalls verursacht wird, wie z.B. Metallgate-Verlust, kann verringert werden. Cobalt hat auch eine geringere Rauheit als Wolfram, was es zu einem besseren Material für die Herstellung von qualitativ hochwertigen Filmen macht.
  • Darüber hinaus haben Kobalt- und Metallsilizide aufgrund von Streueffekten in sehr geringen Abmessungen niedrigere spezifische Widerstandswerte als Wolfram. Außerdem hat Wolfram keine gute Haftung gegenüber einigen Barrierematerialien wie TiN. Dementsprechend wurde herkömmlicherweise eine Wolfram-Keimbildungsschicht ausgebildet, gefolgt von dem Abscheiden von Wolfram unter Verwendung von CVD. Die Wolfram-Keimbildungsschicht hat einen spezifischen Widerstand im Bereich zwischen etwa 200 µOhm * cm und etwa 250 µOhm * cm, was viel höher ist als der spezifische Widerstand von CVD-Wolfram (etwa 5,7 µOhm * cm) ist. Dementsprechend verschlechtert der spezifische Widerstand der Wolfram-Keimbildungsschicht die Leistungsfähigkeit des resultierenden Transistors signifikant. Kobalt (oder Metallsilizid) hat andererseits einen sehr niedrigen spezifischen Widerstand (etwa 5,8 µOhm * cm für Kobaltsilizid) und hat eine gute Haftung an TiN. Dementsprechend ist die Haftung an der darunterliegenden Sperrschicht bei Verwendung von Kobalt und/oder Metallsilizid gut und der spezifische Widerstand des Metallgates niedrig.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden eines Transistors, was das Ausbilden eines Gatedielektrikums auf einem Halbleiterbereich, das Ausbilden einer Gateelektrode über dem Gatedielektrikum und das Ausbilden eines Source/Drain-Bereichs umfasst, der sich in den Halbleiterbereich erstreckt. Das Verfahren umfasst ferner das Ausbilden eines Source/Drain-Kontaktsteckers über und in elektrischer Verbindung mit dem Source/Drain-Bereich und das Ausbilden eines Gate-Kontaktsteckers über und in Kontakt mit der Gateelektrode. Das Ausbilden der Gateelektrode, das Ausbilden des Source/Drain-Kontaktsteckers und/oder das Ausbilden des Gate-Kontaktsteckers umfasst das Ausbilden einer Metallnitrid-Sperrschicht und das Abscheiden einer metallhaltigen Schicht über und in Kontakt mit der Metallnitrid-Sperrschicht. Die metallhaltige Schicht umfasst eine Kobaltschicht und/oder eine Metallsilizidschicht.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden eines Transistors, was das Ausbilden eines Dummy-Gatestapels über einem Halbleiterbereich, das Ausbilden eines ILDs, wobei der Dummy-Gatestapel in dem ILD liegt, das Entfernen des Dummy-Gatestapels, um eine Öffnung in dem ILD auszubilden, das Ausbilden eines Ersatz-Gatedielektrikums, das sich in die Öffnung erstreckt, das Ausbilden einer Austrittsarbeits-Metallschicht über dem Ersatz-Gatedielektrikum, das Ausbilden einer Sperrschicht, die Titannitrid aufweist, über dem Ersatz-Gatedielektrikum und das Abscheiden einer kobalthaltigen Schicht umfasst, die sich in die Öffnung erstreckt. Die kobalthaltige Schicht ist über und in Kontakt mit der Sperrschicht angeordnet. Ein Planarisieren wird durchgeführt, um überschüssige Abschnitte des Ersatz-Gatedielektrikums, der Austrittsarbeits-Metallschicht, der Sperrschicht und der kobalthaltigen Schicht zu entfernen, um einen Ersatz-Gatestapel auszubilden. Ein Sourcebereich und ein Drainbereich werden dann auf entgegengesetzten Seiten des Ersatz-Gatestapels ausgebildet.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung Gate-Abstandshalter, ein Gatedielektrikum und eine Gateelektrode. Die Gateelektrode umfasst eine erste Metallnitridschicht über dem Gatedielektrikum und eine Austrittsarbeits-Metallschicht über der ersten Metallnitridschicht. Das Gatedielektrikum und die Gateelektrode erstrecken sich zwischen den Gate-Abstandshaltern. Ein Gate-Kontaktstecker ist über und in Kontakt mit der Gateelektrode angeordnet. Ein Source/Drain-Bereich liegt benachbart zu der Gateelektrode. Ein Source/Drain-Kontaktstecker ist über und in elektrischer Verbindung mit dem Source/Drain-Bereich angeordnet. Die Gateelektrode, der Source/Drain-Kontaktstecker und/oder der Gate-Kontaktstecker weisen eine zweite Metallnitridschicht und eine metallhaltige Schicht über und in Kontakt mit der zweiten Metallnitridschicht auf. Die metallhaltige Schicht umfasst eine Kobaltschicht und/oder eine Metallsilizidschicht.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden eines Transistors mit folgenden Schritten: Ausbilden eines Gatedielektrikums auf einem Halbleiterbereich; Ausbilden einer Gateelektrode über dem Gatedielektrikum; und Ausbilden eines Source/Drain-Bereichs, der sich in den Halbleiterbereich erstreckt; Ausbilden eines Source/Drain-Kontaktsteckers über und in elektrischer Verbindung mit dem Source/Drain-Bereich; und Ausbilden eines Gate-Kontaktsteckers über und in Kontakt mit der Gateelektrode, wobei das Ausbilden der Gateelektrode, das Ausbilden des Source/Drain-Kontaktsteckers und/oder das Ausbilden des Gate-Kontaktsteckers umfasst: Ausbilden einer Metallnitrid-Sperrschicht; und Abscheiden einer metallhaltigen Schicht über und in Kontakt mit der Metallnitrid-Sperrschicht, wobei die metallhaltige Schicht eine Kobaltschicht und/oder eine Metallsilizidschicht umfasst.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der Gateelektrode umfasst: Abscheiden einer titannitridhaltigen Schicht; Abscheiden einer Austrittsarbeitsschicht über der titannitridhaltigen Schicht, wobei die Metallnitrid-Sperrschicht über der Austrittsarbeitsschicht liegt; und Durchführen eines Planarisierens, um überschüssige Abschnitte der titannitridhaltigen Schicht und der Austrittsarbeitsschicht zu entfernen.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden des Source/Drain-Kontaktsteckers umfasst: Ätzen eines Zwischenschicht-Dielektrikums, um eine Source/Drain-Kontaktöffnung auszubilden, wobei der Source/Drain-Bereich der Source/Drain-Kontaktöffnung ausgesetzt ist; Abscheiden einer Metallschicht mit einem Abschnitt, der sich in die Source/Drain-Kontaktöffnung erstreckt, wobei die Metallnitrid-Sperrschicht über der Metallschicht abgeschieden wird; Durchführen eines Glühens, um ein Source/Drain-Silizid auszubilden; und Durchführen eines Planarisierens, um überschüssige Abschnitte der Metallschicht und der Metallnitrid-Sperrschicht zu entfernen.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des Gate-Kontaktsteckers umfasst: Entfernen einer Hartmaske zwischen entgegengesetzten Abschnitten von Gate-Abstandshalter, wobei die Metallnitrid-Sperrschicht und die metallhaltige Schicht sich in eine Öffnung erstrecken, die durch die entfernte Hartmaske übriggeblieben ist; und Durchführen eines Planarisierens, um überschüssige Abschnitte der Metallnitrid-Sperrschicht und der metallhaltigen Schicht zu entfernen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der metallhaltigen Schicht umfasst: Abscheiden einer Metallsilizidschicht; und Abscheiden einer Kobaltschicht, die im Wesentlichen frei von Silizium ist, über der Metallsilizidschicht.
  6. Verfahren nach Anspruch 5, wobei obere Abschnitte der Metallsilizidschicht einen zunehmend niedrigeren Siliziumgehalt als jeweilige untere Abschnitte der Metallsilizidschicht aufweisen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem eine Gesamtheit der metallhaltigen Schicht aus Kobalt mit einem einheitlichen spezifischen Widerstand besteht und die metallhaltige Schicht im Wesentlichen frei von anderen Elementen als Kobalt ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Gesamtheit der metallhaltigen Schicht aus der Metallsilizidschicht mit einem einheitlichen spezifischen Widerstand besteht.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der metallhaltigen Schicht das Abscheiden der Metallsilizidschicht umfasst und, wenn die Metallsilizidschicht abgeschieden wird, eine Temperatur eines jeweiligen Wafers verändert wird.
  10. Verfahren, umfassend: Ausbilden eines Dummy-Gatestapels über einen Halbleiterbereich; Ausbilden eines Zwischenschicht-Dielektrikums (ILD), wobei der Dummy-Gatestapel in dem ILD liegt; Entfernen des Dummy-Gatestapels, um eine Öffnung in dem ILD auszubilden; Ausbilden eines Ersatz-Gatedielektrikums, das sich in die Öffnung erstreckt; Ausbilden einer Austrittsarbeits-Metallschicht über dem Ersatz-Gatedielektrikum; Ausbilden einer Sperrschicht, die Titannitrid aufweist, über dem Ersatz-Gatedielektrikum; Abscheiden einer kobalthaltigen Schicht, die sich in die Öffnung erstreckt, wobei die kobalthaltige Schicht über und in Kontakt mit der Sperrschicht angeordnet ist; Durchführen eines Planarisierens, um überschüssige Abschnitte des Ersatz-Gatedielektrikums, der Austrittsarbeits-Metallschicht, der Sperrschicht und der kobalthaltigen Schicht zu entfernen, um einen Ersatz-Gatestapel auszubilden; und Ausbilden eines Sourcebereichs und eines Drainbereichs, wobei der Sourcebereich und der Drainbereich auf entgegengesetzten Seiten des Ersatz-Gatestapels liegen.
  11. Verfahren nach Anspruch 10, wobei die kobalthaltige Schicht Kobalt umfasst, das im Wesentlichen frei von anderen Elementen als Kobalt ist.
  12. Verfahren nach Anspruch 10 oder 11, wobei die kobalthaltige Schicht eine Kobaltsilizidschicht umfasst.
  13. Verfahren nach Anspruch 12, wobei die kobalthaltige Schicht ferner eine Kobaltschicht, die frei von Silizium ist, über der Kobaltsilizidschicht umfasst.
  14. Verfahren nach Anspruch 13, wobei die Kobaltsilizidschicht und die Kobaltschicht unter Verwendung von gleichen Vorläufern ausgebildet werden, wobei die Kobaltschicht bei einer niedrigeren Temperatur als die für das Abscheiden der Kobaltsilizidschicht verwendeten Temperaturen abgeschieden wird.
  15. Verfahren nach Anspruch 12, 13 oder 14, wobei das Abscheiden der kobalthaltigen Schicht mit kontinuierlich veränderten Temperaturen durchgeführt wird und die Kobaltsilizidschicht einen sich kontinuierlich ändernden Siliziumgehalt hat.
  16. Vorrichtung, umfassend: Gate-Abstandshalter, ein Gatedielektrikum, das sich in einen Raum zwischen den Gate-Abstandshaltern erstreckt; eine Gateelektrode, umfassend: eine erste Metallnitridschicht über dem Gatedielektrikum; und eine Austrittsarbeits-Metallschicht über der ersten Metallnitridschicht, wobei die erste Metallnitridschicht und die Austrittsarbeits-Metallschicht sich zwischen den Gate-Abstandshaltern erstrecken; einen Gate-Kontaktstecker über und in Kontakt mit der Gateelektrode; und einen Source/Drain-Bereich benachbart zu der Gateelektrode; und einen Source/Drain-Kontaktstecker über und in elektrischer Verbindung mit dem Source/Drain-Bereich, wobei die Gateelektrode, der Source/Drain-Kontaktstecker und/oder der Gate-Kontaktstecker Folgendes umfassen: eine zweite Metallnitridschicht; und eine metallhaltige Schicht über und in Kontakt mit der zweiten Metallnitridschicht, wobei die metallhaltige Schicht eine Kobaltschicht und/oder eine Metallsilizidschicht umfasst.
  17. Vorrichtung nach Anspruch 16, wobei eine Gesamtheit der metallhaltigen Schicht aus Kobalt besteht und einen einheitlichen spezifischen Widerstand aufweist und die metallhaltige Schicht frei von anderen Elementen als Kobalt ist.
  18. Vorrichtung nach Anspruch 16 oder 17, wobei eine Gesamtheit der metallhaltigen Schicht aus Kobaltsilizid besteht.
  19. Vorrichtung nach einem der vorhergehenden Ansprüche 16 bis 18, wobei die metallhaltige Schicht umfasst: eine Metallsilizidschicht; und eine Kobaltschicht, die im Wesentlichen frei von Silizium ist, über der Metallsilizidschicht.
  20. Vorrichtung nach Anspruch 19, wobei die Metallsilizidschicht Kobaltsilizid umfasst und obere Abschnitte des Kobaltsilizids einen zunehmend niedrigeren Kobaltgehalt als entsprechende untere Abschnitte des Kobaltsilizids aufweisen.
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