KR102001302B1 - 저항이 감소된 트랜지스터들의 금속 게이트들 - Google Patents

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Abstract

방법은 트랜지스터를 형성하는 단계를 포함하며, 트랜지스터를 형성하는 단계는, 반도체 영역 상에 게이트 유전체를 형성하는 단계, 게이트 유전체 위에 게이트 전극을 형성하는 단계, 및 반도체 영역 내로 연장되는 소스/드레인 영역을 형성하는 단계를 포함한다. 방법은, 소스/드레인 영역 위에 있고 소스/드레인 영역에 전기적으로 결합되는 소스/드레인 콘택 플러그를 형성하는 단계, 및 게이트 전극 위에 있고 게이트 전극과 접촉하는 게이트 콘택 플러그를 형성하는 단계를 더 포함한다. 게이트 전극을 형성하는 단계, 소스/드레인 콘택 플러그를 형성하는 단계, 또는 게이트 콘택 플러그를 형성하는 단계 중 적어도 하나는, 금속 질화물 배리어 층을 형성하는 단계, 및 금속 질화물 배리어 층 위에 있고 금속 질화물 배리어 층과 접촉하는 금속 함유 층을 성막하는 단계를 포함한다. 금속 함유 층은 코발트 층 또는 금속 실리사이드 층 중 적어도 하나를 포함한다.

Description

저항이 감소된 트랜지스터들의 금속 게이트들{METAL GATES OF TRANSISTORS HAVING REDUCED RESISTIVITY}
이 출원은 다음의 가출원된 미국 특허 출원의 우선권을 주장한다: "Metal Gates of Transistors Having Reduced Resistivity"라는 제목으로 2017년 4월 28일자로 출원된 출원 번호 제62/491,823호(이 출원은 인용에 의해 본 명세서에 포함됨)
금속-산화물-반도체(MOS, Metal-Oxide-Semiconductor) 디바이스들은 집적 회로들의 기본 구성 요소들이다. 기존의 MOS 디바이스는 통상적으로 이온 주입 또는 열확산과 같은 도핑 작용을 사용하여 p-타입 또는 n-타입 불순물이 도핑된 폴리실리콘으로 형성된 게이트 전극을 갖는다. 게이트 전극의 일함수는 실리콘의 밴드-에지(band-edge)로 조정될 수 있다. n-타입 금속-산화물 반도체(NMOS) 디바이스의 경우, 일함수는 실리콘의 전도대(conduction band)에 가깝게 조정될 수 있다. p-타입 금속-산화물 반도체(NMOS) 디바이스의 경우, 일함수는 실리콘의 원자가 전자대(valence band)에 가깝게 조정될 수 있다. 적절한 불순물들을 선택함으로써 폴리실리콘 게이트 전극의 일함수의 조정이 달성될 수 있다.
폴리실리콘 게이트 전극들을 갖는 MOS 디바이스들은 캐리어 공핍 효과(carrier depletion effect)를 나타내며, 이는 폴리 공핍 효과(poly depletion effect)로도 또한 알려져 있다. 폴리 공핍 효과는 인가된 전기장이 게이트 유전체들에 가까운 게이트 영역들로부터 캐리어들을 제거하여(sweep away) 공핍 층들을 형성할 때 발생한다. n-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비-모바일 도너 사이트(site)들을 포함하며, p-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비-모바일 억셉터 사이트들을 포함한다. 공핍 효과는 실효 게이트 유전체 두께의 증가를 초래하며, 이는 반도체의 표면에서 반전 층이 생성되는 것을 더욱 어렵게 만든다.
폴리 공핍 문제는 금속성 게이트 전극들을 형성함으로써 해결될 수 있으며, 여기서 NMOS 디바이스들 및 PMOS 디바이스들에 사용되는 금속성 게이트들은 또한 밴드 에지 일함수들을 가질 수 있다. 따라서, 결과적인 금속 게이트들은 NMOS 디바이스들 및 PMOS 디바이스들의 요건들을 충족하기 위해 복수의 층들을 포함한다.
금속 게이트들의 형성은 통상적로 금속 층들을 증착하는 것 및 그 후 화학 기계적 연마(CMP)를 수행하여 금속 층들의 초과 부분들을 제거하는 것을 수반한다. 금속 층들의 나머지 부분들은 금속 게이트들을 형성한다. 금속 게이트들은 그 후 리세스된다. 금속 게이트들은 텅스텐을 포함할 수 있다. 그러나 텅스텐은 아래 놓인 층들에 대해 우수한 접착력을 갖지 않는다. 따라서, 텅스텐 핵형성 층이 형성되고, 이어서 추가의 텅스텐 층이 증착된다. 텅스텐 핵형성 층은 그 아래 놓인 층에 대한 향상된 접착력을 갖는다. 그러나 텅스텐 핵형성 층의 비저항은 위에 놓인 성막된 텅스텐보다 훨씬 더 높다. 따라서, MOS 디바이스들이 스케일링 다운되고 금속 게이트들의 폭이 매우 작은 경우, 텅스텐 핵형성 층의 비저항은 결과적인 트랜지스터의 성능에 상당히 영향을 미친다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 설명의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 18은 몇몇 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)들의 형성에 있어서의 중간 스테이지들의 단면도들 및 사시도들을 예시한다.
도 19는 몇몇의 실시예들에 따라 예시된 실제 프로파일을 갖는 FinFET의 단면도를 예시한다.
도 20은 몇몇 실시예들에 따른 FinFET을 형성하기 위한 프로세스의 흐름도를 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략화 및 명료화를 위한 것이며, 개시된 여러 실시예들 및/또는 구성 사이의 관계 자체를 설명하지 않는다.
또한, "아래 놓인", "아래에", "하부에", "위에 놓인", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 예시적인 실시예들에 따른 트랜지스터 및 그 형성 방법이 제공된다. 트랜지스터들을 형성하는 중간 스테이지들이 몇몇 실시예들에 따라 예시된다. 몇몇 실시예들의 몇몇 변형들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다. 예시된 예시적인 실시예들에서, 핀 전계-효과 트랜지스터(FinFET)의 형성은 본 개시물의 개념을 설명하기 위한 예로서 사용된다. 평면형 트랜지스터들은 또한 본 개시물의 개념을 채택할 수 있다.
도 1 내지 도 18은 본 개시물의 몇몇 실시예들에 FinFET들의 형성에 있어서의 중간 스테이지들의 단면도들 및 사시도들을 예시한다. 도 1 내지 도 18에 도시된 단계들은 또한 도 20에 도시된 프로세스 흐름에 개략적으로 반영된다.
도 1은 초기 구조의 사시도를 예시한다. 초기 구조는 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료들로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p-타입 또는 n-타입 불순물로 도핑될 수 있다. 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역들과 같은 격리 영역들(22)은 기판(20)의 상부면으로부터 기판(20)으로 연장하도록 형성될 수 있으며, 기판(20)의 상부면은 웨이퍼(10)의 주 표면(10A)이다. 이웃 STI 영역들(22) 사이의 기판(20)의 부분들은 반도체 스트립들(24)로 언급된다. 반도체 스트립들(24)의 상부면들 및 STI 영역들(22)의 상부면들은 몇몇 예시적인 실시예들에 따라 서로 실질적으로 동일한 높이일 수 있다.
STI 영역들(22)은 라이너 산화물(미도시)을 포함할 수 있다. 라이너 산화물은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물로 형성될 수 있다. 라이너 산화물은 또한 예를 들어 원자 층 증착(ALD, Atomic Layer Deposition), 고밀도 플라즈마 화학 기상 증착(HDPCVD, High-Density Plasma Chemical Vapor Deposition) 또는 화학 기상 증착(CVD, Chemical Vapor Deposition)을 사용하여 형성된 성막된 실리콘 산화물 층일 수 있다. STI 영역들(22)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 유전체 재료는 유동성 화학 기상 증착(FCVD, Flowable Chemical Vapor Deposition), 스핀-온(spin-on) 등으로 형성될 수 있다.
도 2를 참조하면, 반도체 스트립들(24)의 상단 부분들이 STI 영역들(22)의 상부면보다 높게 돌출되어 돌출 핀들(24')을 형성하도록, STI 영역들(22)은 리세스된다. 에칭은 HF3 및 NH3가 에칭 가스들로서 사용되는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤도 또한 포함될 수 있다. 본 개시물의 대안적 실시예들에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학제는 예를 들어 희석된 HF를 포함할 수 있다.
도 3을 참조하면, 더미 게이트 스택(30)은 돌출 핀들(24')의 상부면들 및 측벽들 상에 형성된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예를 들어 폴리실리콘을 사용하여 형성될 수 있으며, 다른 재료들이 또한 사용될 수 있다. 더미 게이트 스택(30)은 또한 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크 층(36)을 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. 더미 게이트 스택(30)은 단일의 하나 또는 복수의 돌출 핀들(24') 및/또는 STI 영역들(22) 위를 가로지를(cross over) 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀들(24')의 길이 방향에 수직인 길이 방향을 가질 수 있다.
다음으로, 게이트 스페이서들(38)은 더미 게이트 스택(30)의 측벽들 상에 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 게이트 스페이서들(38)은 실리콘 탄소-산질화물(SiCN), 실리콘 질화물 등과 같은 유전체 재료로 형성되며, 단일 층 구조 또는 복수의 유전체 층들을 포함하는 다층 구조를 가질 수 있다.
더미 게이트 스택(30) 및 게이트 스페이서들(38)에 의해 커버되지 않은 돌출된 핀들(24')의 부분들을 에칭하기 위해 그 후 에칭 단계(이하에서 소스/드레인 리세싱으로 지칭됨)가 수행되어, 도 4에 도시된 구조를 초래한다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택(30) 및 게이트 스페이서들(38) 바로 아래에 있는 핀들(24')의 부분들은 보호되며 에칭되지 않는다. 리세스된 반도체 스트립들(24)의 상부면들(24A)은 몇몇 실시예들에 따라 STI 영역들(22)의 상부면들(22A)보다 낮을 수 있다. 따라서, 리세스들(40)은 STI 영역들(22) 사이에 형성된다. 리세스들(40)은 더미 게이트 스택(30)의 대향 측부들 상에 위치된다.
다음으로, 리세스(40) 내에 반도체 재료를 선택적으로 성장시킴으로써 에피택시 영역들(소스/드레인 영역들)이 형성되어, 도 5의 구조를 초래한다. 몇몇 예시적인 실시예들에 따르면, 에피택시 영역들(42)은 실리콘 게르마늄 또는 실리콘을 포함한다. 결과적인 FinFET이 p-타입 FinFET인지 또는 n-타입 FinFET인지 여부에 따라, p-타입 또는 n-타입 불순물이 에피택시의 진행과 더불어 인시츄로(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p-타입 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB)가 성장될 수 있다. 반대로, 결과적인 FinFET이 n-타입 FinFET일 때, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP)이 성장될 수 있다. 본 개시물의 대안적 실시예들에 따르면, 에피택시 영역들(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합물들, 또는 이들의 다중 층들과 같은 Ⅲ-V족 화합물 반도체로 형성된다. 리세스들(40)이 에피택시 영역들(42)로 채워진 후에, 에피택시 영역들(42)의 추가 에피택셜 성장은 에피택시 영역들(42)로 하여금 수평으로 확장되게 하고, 패싯(facet)들이 형성될 수 있다.
에피택시 단계 후, 에피택시 영역들(42)은 p-타입 또는 n-타입 불순물이 더 주입되어 소스 및 드레인 영역들을 형성할 수 있으며, 이는 또한 참조 번호 42를 사용하여 표시된다. 본 개시물의 대안적인 실시예들에 따르면, 에피택시 영역들(42)이 에피택시 동안 p-타입 또는 n-타입 불순물로 인시츄 도핑될 때 주입 단계는 생략된다. 에피택시 영역들(42)은 STI 영역들(22)에 형성된 하부 부분들(42A) 및 STI 영역들(22)의 상부면들(22A) 위에 형성된 상부 부분들(42B)을 포함한다. 측벽들이 리세스들(40)(도 4)의 형상에 의해 형상화되는 하부 부분들(42A)은 기판(20)의 주 표면들(예를 들어 바닥 표면)에 실질적으로 직각인 실질적인 수직 에지들일 수 있는 (실질적으로) 직선 에지들을 가질 수 있다.
도 6a는 층간 유전체(ILD)(46)가 형성된 구조의 사시도를 예시한다. 본 개시물의 몇몇 실시예들에 따라, ILD(46)의 형성 이전에 소스 및 드레인 영역들(42) 상에 버퍼 산화물 층(미도시) 및 콘택 에칭 스탑 층(CESL, Contact Etch Stop Layer)(47)이 형성된다. 버퍼 산화물 막은 실리콘 산화물로 형성될 수 있으며, CESL(47)은 실리콘 질화물, 실리콘 카보-나이트라이드(silicon carbo-nitride) 등으로 형성될 수 있다. 버퍼 산화물 층 및 CESL(47)은 예를 들어 ALD와 같은 컨포멀한 성막 방법을 사용하여 형성될 수 있다. ILD(46)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 다른 성막 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(46)는 또한 포스포-실리케이트 유리(PSG, Phospho-Silicate Glass), 보로-실리케이트 유리(BSG, Boro-Silicate Glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 테트라 에틸 오르소 실리케이트(TEOS, Tetra Ethyl Ortho Silicate) 산화물 등으로 형성될 수 있다. ILD(46), 더미 게이트 스택(30) 및 게이트 스페이서들(38)의 상부면들을 동일한 높이로 만들기 위해 화학 기계적 연마(CMP, Chemical Mechanical Polish) 또는 기계적 연삭과 같은 평탄화가 수행될 수 있다.
도 6b에 도시된 구조물의 단면도가 도 6b에서 예시되며, 단면도는 도 6a의 라인 A-A를 포함하는 수직 평면으로부터 얻어진다. 다음으로, 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)를 포함하는 더미 게이트 스택(30)은 금속 게이트 및 대체 게이트 유전체로 대체된다. 도 7 내지 도 18에 도시된 단면도들은 도 6a의 라인 A-A를 포함하는 동일한 수직 평면으로부터 얻어진다. 도 7 내지 도 18에서, STI 영역들(22)의 상부면들의 레벨(22A)이 예시되고, 반도체 핀들(24')은 레벨(22A) 위에 있다.
도 6a 및 도 6b에 도시된 바와 같은 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)가 제거되어, 도 7에 도시된 바와 같은 개구(48)가 형성된다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(202)로서 예시된다. 돌출 핀들(24')의 상부면들 및 측벽들은 개구(48)에 노출된다.
도 7은 또한 몇몇 실시예들에 따른 게이트 스페이서들(50)의 형성을 예시한다. 대안적인 실시예들에 따르면, 게이트 스페이서들(50)은 형성되지 않는다. 게이트 스페이서들(50)을 형성하기 위하여, 블랭킷 게이트 스페이서 층은 예를 들어 ALD 및 CVD와 같은 성막 방법을 사용하여 형성될 수 있다. 블랭킷 게이트 스페이서 층은 컨포멀하다. 본 개시물의 몇몇 실시예들에 따르면, 게이트 스페이서 층은 실리콘 질화물(SiN), SiC, SiON, 또는 게이트 스페이서들(38 및 48)의 재료들 및 CESL(47) 및 ILD(46)의 재료들중 어느 하나와 동일하거나 상이할 수 있는 또 다른 유전체 재료로 형성된다. 게이트 스페이서들(50)은 후속하여 형성되는 금속 게이트를 소스/드레인 영역들(42)로부터 멀리 떨어지게 하고, 그들 사이의 누설 및 전기적 단락의 가능성은 감소된다.
다음으로, 도 8을 참조하면, 개구(48) 내로 연장되는 게이트 유전체(52)가 형성된다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(204)로서 예시된다. 본 개시물의 몇몇 실시예들에 따르면, 게이트 유전체(52)는 그 하부 부분으로서 계면 층(IL, Interfacial Layer)(54)을 포함한다. IL(54)은 돌출된 핀들(24')의 노출된 표면들 상에 형성된다. IL(54)은 돌출 핀들(24')의 열 산화, 화학적 산화 프로세스 또는 증착 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체(52)는 또한 IL(54) 위에 형성된 하이-k 유전체 층(56)을 포함할 수 있다. 하이-k 유전체 층(56)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료의 유전 상수(k 값)는 약 3.9보다 높을 수 있고, 약 7.0보다 높을 수 있다. 하이-k 유전체 층(56)은 IL(54) 위에 놓이고, IL(54)과 접촉할 수 있다. 하이-k 유전체 층(56)은 컨포멀한 층으로서 형성되고, 돌출 핀들(24')의 측벽들과 게이트 스페이서들(38/50)의 상부면 및 측벽들 상으로 연장된다. 본 개시물의 몇몇 실시예들에 따르면, 하이-k 유전체 층(56)은 ALD 또는 CVD를 사용하여 형성된다.
도 8을 더 참조하면, 적층된 층들(58)이 성막된다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(206)로서 예시된다. 적층된 층들(58) 내의 서브-층들은 개별적으로 도시되지 않았지만, 실제로, 서브-층들이 상이한 재료들로 형성되고 그리고/또는 상이한 퍼센트의 원소들을 갖기 때문에 서브-층들은 구분가능하다. 수직 부분들의 두께(T1) 및 적층된 층들(58)(및 서브-층들 각각)의 수평 부분들의 두께(T2)가 실질적으로 서로 동일한 두께를 갖도록, 성막은 ALD 또는 CVD와 같은 컨포멀한 성막 방법을 사용하여 수행될 수 있다. 적층된 층들(58)은 개구(48) 내로 연장되고, ILD(46) 위에 일부 부분들을 포함한다.
적층된 층들(58)은 확산 배리어 층 및 확산 배리어 층 위의 하나 이상의 일함수 층을 포함할 수 있다. 확산 배리어 층은 실리콘으로 도핑될 수 있는(또는 도핑되지 않을 수 있는), 티타늄 질화물로 형성될 수 있다. 실리콘으로 도핑될 때, 티타늄 질화물은 때때로 티타늄 실리콘 질화물(Ti-Si-N 또는 TSN)로도 또한 지칭된다. 티타늄 질화물 또는 티타늄 실리콘 질화물은 도전성 재료이다. 일함수 층은 게이트 전극의 일함수를 결정하고, 적어도 하나의 층 또는 상이한 재료들로 형성된 복수의 층들을 포함한다. 일함수 층의 특정 재료는 각각의 FinFET이 n-타입 FinFET인지 또는 p-타입 FinFET인지 여부에 따라 선택될 수 있다. 예를 들어, FinFET이 n-타입 FinFET인 경우, 일함수 층은 TaN 층, 및 TaN 층 위에 티타늄 알루미늄(TiAl) 층을 포함할 수 있다. FinFET이 p-타입 FinFET인 경우, 일함수 층은 TaN 층, TaN 층 위에 TiN 층, 및 TiN 층 위에 TiAl 층을 포함할 수 있다. 적층된 층들(58)의 성막 후에, 또 다른 TiN 층일 수 있는 배리어 층(60)이 형성된다. TiN 층(60)은 CVD를 사용하여 형성될 수 있으며, 차단 층으로서 작용할 수 있다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(206)로서 또한 예시된다. TiN 층(60)은 몇몇 실시예들에 따라 실리콘이 없을 수 있다.
다음으로, TiN 층(60)의 상부면과 물리적으로 접촉하는 하부면을 갖는 금속-함유 재료(62)가 성막된다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(208)로서 예시된다. 금속-함유 재료(62)의 형성은 CVD, ALD, 또는 PVD를 통해 달성될 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 각각의 웨이퍼(10) 위에 배치된 코발트 타겟을 사용하여 수행되는 물리 기상 증착(PVD)이 사용된다. 게다가, PVD 동안에 전구체들이 또한 도입된다. 따라서, 성막은 PVD 및 CVD 모두를 포함한다. 몇몇 실시예들에 따라, 금속 함유 재료(62)를 성막하기 위한 전구체들은 코발트 함유 전구체, 실리콘 함유 전구체, 및 가능하게는 다른 가스들을 포함한다. 예를 들어, 금속 함유 재료(62)를 형성하기 위한 전구체들은 테트라에톡시실란(TEOS), SiHCl3, 및 코발트(II) 및 코발트(Ⅲ)의 디-코발트 옥타카보닐, 코발트 니트로실 착물들, 또는 β-디케토네이트들와 같은 코발트 함유 전구체 등을 포함할 수 있다.
몇몇 실시예들에 따르면, 금속 함유 재료(62)는 층(62A) 및 층(62A) 위의 층(62B)을 포함한다. 몇몇 실시예들에 따르면, 층(62A)은 코발트 실리사이드(CoxSiy, x 및 y는 원자 퍼센트이고 0 내지 1.0의 값들을 가짐) 층이다. 층(62B)은 실리콘 또는 다른 원소들이 없거나 또는 실질적으로 없는(예를 들어, 원자 퍼센트가 약 1% 미만인) 코발트 층이다. 두 층들(62A 및 62B) 모두가 코발트 함유 층인 경우, 제조 비용이 감소될 수 있다. 예를 들어, 동일한 실리콘 함유 전구체 및 코발트 함유 전구체(및 가능하게 추가의 Co 타겟)는 층들(62A 및 62B) 모두를 성막하기 위해 사용될 수 있다. 예시적인 성막 프로세스에 따라, 층(62A)(CoxSiy)이 성막될 때, 웨이퍼(10)의 온도는 약 85 ℃ 내지 약 120 ℃의 범위일 수 있다. 층(62A)의 성막이 종결된 후에, 웨이퍼(10)의 온도는 예를 들어 약 25 ℃로 낮춰지고, 동일한 전구체들(추가의 Co 타겟을 사용하거나 사용하지 않은)로, 실리콘이 없거나 실질적으로 없는 코발트 층(62B)이 형성된다. 몇몇 실시예들에 따르면, 층(62A)의 성막으로부터 층(62B)의 성막으로의 전이(transition)는 다른 프로세스 조건들(예를 들어, 전구체의 유량들, 분압들, 전력 등)을 변경되지 않은 채로 유지하면서 웨이퍼(10)의 온도를 낮춤으로써 달성된다. 층(62A)은 점진적으로 감소된 실리콘 함량을 갖고, 층(62A)의 상부 부분들은 각각의 하부 부분들보다 적은 실리콘을 갖도록, 금속 함유 재료(62)의 형성은 또한 웨이퍼(10)의 온도를 점진적으로 감소시킴으로써 달성될 수 있다. 점진적인 온도 감소는 연속적일 수 있다. 온도가 점진적으로 낮아지는 것은 급격한 스텝들을 통할 수 있는데, 이는 온도가 낮은 스텝으로 급격히 떨어지고 또 다른 낮은 스테이지로 떨어지기 전에 잠시 동안 변하지 않은 채로 머무르는 것을 의미한다. 점진적 전이는 각각의 형성된 층이 실리콘이 없거나 실질적으로 없을 때까지 계속되며, 이때 층(62)은 형성되기 시작한다. 결과적인 층이 코발트 층일 때 온도는 그 후 안정될 수 있다. 따라서, 전체 층(62B)은 실리콘 및 다른 원소가 없거나 실질적으로 없는 코발트 층일 수 있는 반면, 층(62A)은 점진적으로(갑자기 또는 연속적으로) 감소된 실리콘 퍼센트를 갖는다.
대안적 실시예들에 따르면, 하부 층(62A)은 코발트 층이고, 상부 층(62B)은 코발트 실리사이드 층이다. 형성 프로세스는 층들(62A 및 62B)을 형성하기 위해 상기 논의된 것에 대해 반전될 수 있다.
몇몇 실시예들에 따르면, 층(62A)은 (코발트 이외의 금속을 사용하여) TixSiy, NixSiy, WxSiy, MoxSiy, TaxSiy일 수 있는 금속 실리사이드로 형성되고, 층(62B)은 실리콘 및 다른 원소들이 없거나 실질적으로 없는 코발트 층이다.
몇몇 실시예들에 따르면, 전체 층(62)은 코발트(실리콘 및 다른 원소들이 없거나 실질적으로 없는), 또는 TixSiy, NixSiy, WxSiy, MoxSiy 또는 TaxSiy와 같은 금속 실리사이드일 수 있는 균질 재료로 형성된다. 전체 층(62)은 균일한 비저항을 갖는다. 실리사이드 층으로 형성될 때, 전체 층(62)은 일정한 퍼센트 x 및 y를 가질 수 있고, 균일한 비저항을 가질 수 있거나, 또는 바닥부터 상단까지 점진적으로 변화된(예컨대, 점진적으로 감소되거나 또는 점진적으로 증가된) 퍼센트 x 및 y를 가질 수 있다. 따라서, 형성 프로세스는 전체 층(62)의 형성 전반에 걸쳐 일정한 프로세스 조건들(예컨대, 온도, 압력, 유량 등)을 가질 수 있다.
다음에, ILD(46) 위의 층들(56, 58, 60 및 62)의 부분들이 제거되도록, 화학 기계적 연마(CMP) 또는 기계적 연삭과 같은 평탄화가 수행된다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(210)로서 예시된다. 다음으로, 도 9에 도시된 바와 같이, 층들(56, 58, 60, 및 62)은 에치백되어, 리세스(63)를 형성한다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(212)로서 예시된다. 층들(54, 56, 58, 60 및 62)의 나머지 부분은 이하에서 대체 게이트 스택(64)으로 지칭된다.
도 10에 도시된 바와 같이, 하드 마스크(66)가 대체 게이트 스택(64) 위에 형성된다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(212)로서 또한 예시된다. 본 발명의 몇몇 실시예들에 따르면, 하드 마스크(66)의 형성은 블랭킷 유전체 재료를 형성하기 위한 성막 단계 및 게이트 스페이서들(38) 및 ILD(46) 위의 초과 유전체 재료를 제거하기 위한 평탄화 단계를 포함한다. 하드 마스크(66)는 예를 들어 실리콘 질화물로 형성될 수 있다.
도 11 내지 도 14는 하부 소스/드레인 콘택 플러그들의 형성을 예시한다. 도 11을 참조하면, 유전체 층(67)은 도 10에 도시된 구조물 위에 형성되고, 이어서 패터닝된 포토 레지스트(미도시)가 도포된다. 다음으로, 유전체 층(67), ILD(46) 및 CESL(47)이 에칭되어 콘택 개구들(68)을 형성한다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(214)로서 예시된다.
도 11을 더 참조하면, 금속 층(72)(예컨대, 티타늄 층 또는 탄탈룸 층)이 예를 들어 PVD를 사용하여 성막된다. 티타늄 질화물 층 또는 탄탈룸 질화물 층 같은 금속 질화물 층일 수 있는 배리어 층(74)이 그 후 금속 층(72) 위에 형성된다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(216)로서 예시된다. 배리어 층(74)은 CVD를 사용하여 형성될 수 있다. 층들(72 및 74)은 모두 컨포멀하며, 개구들(68) 내로 연장된다.
도 12에 도시된 바와 같이, 그 후 어닐링이 수행되어 소스/드레인 실리사이드 영역들(76)을 형성한다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(218)로서 예시된다. 어닐링은 급속 열 어닐링(RTA, Rapid Thermal Anneal), 퍼니스 어닐링(furnace anneal) 등을 통해 수행될 수 있다. 따라서, 금속 층(72)의 하단 부분은 소스/드레인 영역(42)과 반응하여 실리사이드 영역들(76)을 형성한다. 금속 층(72)의 측벽 부분들은 실리사이드화 프로세스 후에 남아있다. 본 개시물의 몇몇 실시예들에 따르면, 실리사이드 영역들(76)의 상부면은 배리어 층(74)의 하부면과 접촉한다.
다음에, 도 13에 도시된 바와 같이, 금속 함유 층(78)이 배리어 층(74) 위에 접촉하여 성막된다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(220)로서 예시된다. 금속 함유 층(78)은 금속 함유 재료(62)의 후보 재료들의 동일한 그룹으로부터 선택된 재료로 형성될 수 있다. 또한, 금속 함유 층(78)의 형성 방법, 재료 및 구조는 또한 후보 형성 방법들, 후보 재료들, 및 금속 함유 재료(62)의 후보 구조들로부터 선택될 수 있다. 예를 들어, 금속 함유 층(78)은 균질한 코발트 층 또는 균질한 금속 실리사이드 층일 수 있거나, 또는 하부 층(78A) 및 상부 층(78B)을 포함할 수 있으며, 층들(78A 및 78B)의 형성 방법들, 재료들 및 재료의 후보 구조들은 임의의 조합으로 상기 논의된 층들(62A 및 62B)을 각각 참조하여 발견될 수 있다.
이어서 CMP와 같은 평탄화가 수행되어 층(67) 위의 층들(72 및 74)의 부분을 제거한다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(222)로서 예시된다. 결과적인 구조는 소스/드레인 콘택 플러그들(79)을 예시하는 도 14에 도시된다. 소스/드레인 콘택 플러그들(79) 각각은 금속 함유 층(78), 배리어 층(74) 및 금속 층(72)을 포함한다.
도 15 내지 도 17은 게이트 콘택 플러그의 형성을 예시한다. 각각의 단계는 도 20에 도시된 프로세스 흐름에서 단계(224)로서 예시된다. 도 15를 참조하면, 유전체 층(67)을 관통 에칭하기 위해 리소그래피 마스크(미도시)를 사용하여 포토 리소그래피 프로세스가 수행된다. 그 후, 하드 마스크(66)(도 14)가 제거되어 개구(80)를 형성한다. 본 개시물의 몇몇 실시예들에 따르면, 개구(80)의 형성은 유전체 층(67)을 관통 에칭하기 위한 이방성 에칭 및 하드 마스크(66)를 제거하기 위한 등방성 에칭(건식 또는 습식) 또는 이방성 에칭을 포함한다. 따라서, 게이트 스페이서들(50)(존재한다면)의 측벽들이 노출된다. 게이트 스페이서들(50)이 형성되지 않은 실시예들에서, 게이트 스페이서들(38)의 측벽들은 개구(80)에 노출된다. 게이트 스페이서들(50, 38)이 실질적으로 에칭되지 않도록, 유전체 층(67) 및 하드 마스크(66)를 에칭하기 위한 에칭제가 선택된다. 본 개시물의 대안적 실시예들에 따르면, 개구(80)는 하드 마스크(66)보다 더 좁고, 따라서 에칭 후에 하드 마스크(66)의 일부 에지 부분들이 남겨진다.
도 16을 참조하면, 배리어 층(82) 및 금속 함유 재료(84)가 성막된다. 배리어 층(82)은 티타늄 질화물 또는 탄탈륨 질화물로 형성될 수 있다. 금속 함유 재료(84)의 재료, 구조 및 형성 방법은 각각 금속 함유 재료(62)의 후보 재료들, 후보 구조들 및 후보 형성 방법들로부터 선택될 수 있고, 따라서 세부사항들은 여기서 반복되지 않으며, 금속 함유 재료(62)에 대한 논의를 참조하여 발견될 수 있다. 따라서, 금속 함유 재료(62)와 유사하게, 금속 함유 재료(84)는 또한 코발트, 금속 실리사이드, 또는 이들의 복합 층들로 형성될 수 있다. 후속 단계에서, CMP와 같은 평탄화가 수행된다. 평탄화는 모든 층(67)이 제거되고 ILD(46)가 노출될 때까지 수행될 수 있다. 따라서, 층(67)은 희생 층으로서의 역할을 한다. 결과적인 구조는 도 17에 도시되며, 도 17은 층들(82 및 84)의 나머지 부분들로 형성된 콘택 플러그(86)를 예시한다. 따라서, FinFET(300)이 형성된다.
도 18은 에칭 스탑 층(88), ILD(90), 및 에칭 스탑 층(88) 및 ILD(90) 내의 소스/드레인 콘택 플러그들(비아들)(92)의 형성을 예시한다. 에칭 스탑 층(88)은 실리콘 탄화물, 실리콘 산질화물, 실리콘 카보-나이트라이드 등으로 형성될 수 있고, CVD와 같은 성막 방법을 사용하여 형성될 수 있다. ILD(90)는 PSG, BSG, BPSG, 불소-도핑된 실리콘 유리(FSG), TEOS 산화물, 또는 다른 비-다공성 로우-k 재료들로부터 선택된 재료를 포함할 수 있다. ILD(90)는 스핀 코팅, 유동성 화학 기상 증착(FCVD) 등을 사용하여 형성되거나, 플라즈마 강화 화학 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition), 저압 화학 기상 증착(LPCVD, Low Pressure Chemical Vapor Deposition) 등과 같은 성막 방법을 사용하여 형성될 수 있다.
ILD(90) 및 에칭 스탑 층(88)은 (비아(92)에 의해 점유된) 개구들을 형성하도록 에칭된다. 에칭은 예를 들어, 반응성 이온 에칭(RIE, Reactive Ion Etch)을 사용하여 수행될 수 있다. 후속 단계에서, 비아(92)들이 형성된다. 몇몇 실시예들에 따라, 비아들(92)은 배리어 층(94) 및 배리어 층(94) 위의 금속 함유 재료(96)를 포함한다. 본 개시물의 몇몇 실시예들에 따르면, 비아들(92)의 형성은 콘택 개구들을 형성하기 위하여 층들(88 및 90)을 에칭하는 단계, 블랭킷 배리어 층 및 블랭킷 배리어 층 위에 금속 함유 재료를 형성하는 단계, 및 블랭킷 배리어 층 및 금속 함유 재료의 초과 부분들을 제거하기 위하여 평탄화를 수행하는 단계를 포함한다. 배리어 층(94)은 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물로 형성될 수 있다. 금속 함유 재료(96)의 재료, 구조 및 형성 방법들은 각각 금속 함유 재료(62)의 후보 재료들, 후보 구조들 및 후보 형성 방법들로부터 선택될 수 있으며, 따라서 세부사항들은 본 명세서에서 반복되지 않는다.
비아들(92)은 약 80도 내지 약 90도 범위의 경사각(α)을 갖는 측벽들을 갖는다. 비아들(92)은 또한 각각의 바닥 폭(Wbottom)보다 큰 상단 폭(Wtop)을 갖는다. 예를 들어, 비율(Wtop/Wbottom)은 약 1.2 내지 약 1.5의 범위일 수 있다. 이러한 프로파일은 갭 충진에 적합하다.
도 19는 몇몇 실시예들에 따른 FinFET의 단면도를 예시한다. 본 개시물의 몇몇 실시예들에 따르면, 도 19에 도시된 바와 같이, 콘택 플러그들(92)의 측벽들은 실질적으로 직선이고 기울어진 하부 부분들 및 곡선형 상부 부분들을 가지며, 라인(93)은 상부 부분과 하부 부분 사이의 전이 레벨을 보여주기 위해 도시된다. 측벽들의 상부 부분들은 각각의 하부 부분들과 비교하여 실질적으로 갑작스러운 경사 변화를 가질 수 있다. 콘택 플러그(92)의 높이는 H1로 표시되어 있다. 콘택 플러그(92)의 상단 부분의 높이는 H2로 표시되어 있다. 상단 폭 및 하단 폭은 각각 Wtop 및 Wbottom으로 표시되어 있다. 폭 Wbottom은 콘택 플러그(92)의 깊이(H1)의 95 %에서 측정된다. 전이 포인트에서 콘택 플러그(92)의 폭은 Wtran이다. 본 개시물의 몇몇 실시예들에 따르면, 비율(Wtran/Wbottom)은 약 1.2 내지 약 1.5일 수 있다. 비율(H2/H1)은 약 0.1 내지 약 0.2일 수 있다. 경사각(α)은 약 80도 내지 약 90도일 수 있고, 약 85도일 수 있다. 콘택 플러그들(79)의 치수들 및 경사각들은 상세시 예시되지 않았지만, 콘택 플러그들(79)은 유사한 프로파일들을 가질 수 있다.
본 개시물의 실시예들은 몇 가지 유리한 피처들을 갖는다. 유전체 층들을 에칭할 때, 중합체들이 생성될 수 있다. 유전체 층들의 에칭으로 인해 형성된 잔류 폴리머를 제거하기 위하여, 산성 용액(예컨대, H2O2)이 사용될 수 있다. 코발트는 산에 대한 우수한 저항성을 갖는다. 산성 용액은 노출된 금속의 부식을 유발한다. 텅스텐이 사용되는 경우, 부식되기 더욱 쉽다. 반면에 코발트는 부식에 더 강하며, 금속 게이트 손실과 같은 금속 부식으로 인해 발생하는 문제가 감소될 수 있다. 코발트는 또한 텅스텐보다 작은 조도를 가져, 고품질 막들을 형성하는데 더 우수한 재료가 된다.
또한, 코발트 및 금속 실리사이드들은 산란 효과로 인해 매우 작은 치수들에서 텅스텐보다 낮은 비저항 값들을 갖는다. 또한, 텅스텐은 TiN과 같은 몇몇 배리어 재료들에 대해 우수한 접착력을 갖지 않는다. 따라서, 종래에는 핵형성 텅스텐 층이 형성되고, 이어서 CVD를 사용하여 텅스텐이 증착되었다. 텅스텐 핵형성 층은 약 200 μOhm * cm 내지 약 250 μOhm * cm 범위의 비저항을 가지며, 이것은 CVD 텅스텐의 비저항(약 5.7 μOhm * cm)보다 훨씬 높다. 따라서, 핵형성 텅스텐 층의 비저항은 결과적인 트랜지스터의 성능을 상당히 열화시킨다. 한편, 코발트(또는 금속 실리사이드)는 매우 낮은 비저항(코발트 실리사이드의 경우 약 5.8 μOhm * cm)을 가지며 TiN에 대한 우수한 접착력을 갖는다. 따라서, 코발트 및/또는 금속 실리사이드를 채용함으로써, 배리어 층과의 접착력이 우수하고, 금속 게이트의 비저항은 낮다.
본 개시물의 몇몇 실시예들에 따라, 방법은 트랜지스터를 형성하는 단계를 포함하며, 트랜지스터를 형성하는 단계는, 반도체 영역 상에 게이트 유전체를 형성하는 단계, 게이트 유전체 위에 게이트 전극을 형성하는 단계, 및 반도체 영역 내로 연장되는 소스/드레인 영역을 형성하는 단계를 포함한다. 방법은, 소스/드레인 영역 위에 있고 소스/드레인 영역에 전기적으로 결합되는 소스/드레인 콘택 플러그를 형성하는 단계, 및 게이트 전극 위에 있고 게이트 전극과 접촉하는 게이트 콘택 플러그를 형성하는 단계를 더 포함한다. 게이트 전극을 형성하는 단계, 소스/드레인 콘택 플러그를 형성하는 단계, 또는 게이트 콘택 플러그를 형성하는 단계 중 적어도 하나는, 금속 질화물 배리어 층을 형성하는 단계, 및 금속 질화물 배리어 층 위에 있고 금속 질화물 배리어 층과 접촉하는 금속 함유 층을 성막하는 단계를 포함한다. 금속 함유 층은 코발트 층 또는 금속 실리사이드 층 중 적어도 하나를 포함한다.
본 개시물의 몇몇 실시예들에 따라, 방법은, 반도체 영역 위에 더미 게이트 스택을 형성하는 단계, 층간 유전체(ILD)를 형성하는 단계 ― 더미 게이트 스택은 ILD 내에 있음 ― , ILD 내에 개구를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 개구 내로 연장되는 대체 게이트 유전체를 형성하는 단계, 대체 게이트 유전체 위에 일함수 금속 층을 형성하는 단계, 대체 게이트 유전체 위에 티타늄 질화물을 포함하는 배리어 층을 형성하는 단계, 및 개구 내로 연장되는 코발트 함유 층을 성막하는 단계를 포함하는, 트랜지스터를 형성하는 단계를 포함한다. 코발트 함유 층은 배리어 층 위에 놓이고, 배리어 층과 접촉한다. 대체 게이트 유전체, 일함수 금속 층, 배리어 층, 및 코발트 함유 층의 초과 부분들을 제거하여 대체 게이트 스택을 형성하기 위해 평탄화가 수행된다. 소스 영역 및 드레인 영역이 대체 게이트 스택의 대향 측부들 상에 형성된다.
본 개시물의 몇몇 실시예들에 따르면, 디바이스는 게이트 스페이서들, 게이트 유전체, 및 게이트 전극을 포함한다. 게이트 전극은, 게이트 유전체 위의 제1 금속 질화물 층, 및 제1 금속 질화물 층 위의 일함수 금속 층을 포함한다. 제1 금속 질화물 층 및 일함수 금속 층은 게이트 스페이서들 사이로 연장된다. 게이트 콘택 플러그는 게이트 전극 위에 있고 게이트 전극과 접촉한다. 소스/드레인 영역은 게이트 전극에 인접한다. 소스/드레인 콘택 플러그는 소스/드레인 영역 위에 있고 소스/드레인 영역에 전기적으로 결합된다. 게이트 전극, 소스/드레인 콘택 플러그, 및 게이트 콘택 플러그 중 적어도 하나는, 제2 금속 질화물 층, 및 제2 금속 질화물 층 위에 있고 제2 금속 질화물 층에 접촉하는 금속 함유 층을 포함한다. 금속 함유 층은 코발트 층 또는 금속 실리사이드 층 중 적어도 하나를 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예 1. 방법에 있어서,
트랜지스터를 형성하는 단계 ― 상기 트랜지스터를 형성하는 단계는:
반도체 영역 상에 게이트 유전체를 형성하는 단계;
상기 게이트 유전체 위에 게이트 전극을 형성하는 단계; 및
상기 반도체 영역 내로 연장되는 소스/드레인 영역을 형성하는 단계
를 포함함 ― ;
상기 소스/드레인 영역 위에 있고 상기 소스/드레인 영역에 전기적으로 결합되는 소스/드레인 콘택 플러그를 형성하는 단계; 및
상기 게이트 전극 위에 있고 상기 게이트 전극과 접촉하는 게이트 콘택 플러그를 형성하는 단계
를 포함하며,
상기 게이트 전극을 형성하는 단계, 상기 소스/드레인 콘택 플러그를 형성하는 단계, 또는 상기 게이트 콘택 플러그를 형성하는 단계 중 적어도 하나는:
금속 질화물 배리어 층을 형성하는 단계; 및
상기 금속 질화물 배리어 층 위에 있고 상기 금속 질화물 배리어 층과 접촉하는 금속 함유 층을 성막하는 단계
를 포함하고,
상기 금속 함유 층은 코발트 층 또는 금속 실리사이드 층 중 적어도 하나를 포함하는 것인, 방법.
실시예 2. 실시예 1에 있어서,
상기 게이트 전극을 형성하는 단계는:
티타늄 질화물 함유 층을 성막하는 단계;
상기 티타늄 질화물 함유 층 위에 일함수 층을 성막하는 단계 ― 상기 금속 질화물 배리어 층은 상기 일함수 층 위에 있음 ― ; 및
상기 티타늄 질화물 함유 층 및 상기 일함수 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계
를 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 소스/드레인 콘택 플러그를 형성하는 단계는:
소스/드레인 콘택 개구를 형성하기 위해 층간 유전체를 에칭하는 단계 ― 상기 소스/드레인 영역은 상기 소스/드레인 콘택 개구에 노출됨 ― ;
상기 소스/드레인 콘택 개구 내로 연장되는 부분을 갖는 금속 층을 성막하는 단계 ― 상기 금속 질화물 배리어 층은 상기 금속 층 위에 성막됨 ― ;
소스/드레인 실리사이드를 형성하기 위해 어닐링을 수행하는 단계; 및
상기 금속 질화물 배리어 층 및 상기 금속 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계
를 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 게이트 콘택 플러그를 형성하는 단계는:
게이트 스페이서들의 대향 부분들 사이에 하드 마스크를 제거하는 단계 ― 상기 금속 질화물 배리어 층 및 상기 금속 함유 층은 제거된 상기 하드 마스크에 의해 남겨진 개구 내로 연장됨 ― ; 및
상기 금속 질화물 배리어 층 및 상기 금속 함유 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계
를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 금속 함유 층을 성막하는 단계는:
금속 실리사이드 층을 성막하는 단계; 및
실질적으로 상기 금속 실리사이드 층 위에 실리콘이 없는 코발트 층을 성막하는 단계
를 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 금속 실리사이드 층의 상부 부분들은 상기 금속 실리사이드 층의 각각의 하부 부분들보다 점점 더 낮은 실리콘 퍼센트를 갖는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 금속 함유 층 전체는 균일한 비저항(resistivity)을 갖는 코발트로 형성되며, 상기 금속 함유 층은 실질적으로 코발트 이외의 원소가 없는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 금속 함유 층 전체는 균일한 비저항을 갖는 상기 금속 실리사이드 층으로 형성되는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 금속 함유 층을 성막하는 단계는 상기 금속 실리사이드 층을 성막하는 단계를 포함하며, 상기 금속 실리사이드 층이 성막될 때, 각각의 웨이퍼의 온도는 변화되는 것인, 방법.
실시예 10. 방법에 있어서,
반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
층간 유전체(ILD)를 형성하는 단계 ― 상기 더미 게이트 스택은 상기 ILD 내에 있음 ― ;
상기 ILD 내에 개구를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
상기 개구 내로 연장되는 대체 게이트 유전체를 형성하는 단계;
상기 대체 게이트 유전체 위에 일함수 금속 층을 형성하는 단계;
상기 대체 게이트 유전체 위에 티타늄 질화물을 포함하는 배리어 층을 형성하는 단계;
상기 개구 내로 연장되는 코발트 함유 층을 성막하는 단계 ― 상기 코발트 함유 층은 상기 배리어 층 위에 놓이고, 상기 배리어 층과 접촉함 ― ;
상기 대체 게이트 유전체, 상기 일함수 금속 층, 상기 배리어 층, 및 상기 코발트 함유 층의 초과 부분들을 제거하여 대체 게이트 스택을 형성하기 위해 평탄화를 수행하는 단계; 및
소스 영역 및 드레인 영역을 형성하는 단계 ― 상기 소스 영역 및 상기 드레인 영역은 상기 대체 게이트 스택의 대향 측부들 상에 있음 ―
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 코발트 함유 층은 실질적으로 코발트 이외의 원소가 없이 코발트를 포함하는 것인, 방법.
실시예 12. 실시예 10에 있어서,
상기 코발트 함유 층은 코발트 실리사이드 층을 포함하는 것인, 방법.
실시예 13. 실시예 12에 있어서,
상기 코발트 함유 층은 상기 코발트 실리사이드 층 위에 실리콘이 없는 코발트 층을 더 포함하는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 코발트 실리사이드 층 및 상기 코발트 층은 동일한 프리커서들을 사용하여 형성되며, 상기 코발트 층은 상기 코발트 실리사이드 층을 성막하기 위해 사용되는 온도들보다 더 낮은 온도에서 성막되는 것인, 방법.
실시예 15. 실시예 12에 있어서,
상기 코발트 함유 층을 성막하는 단계는 계속해서 변화하는 온도로 수행되며, 상기 코발트 실리사이드 층은 계속해서 변화하는 실리콘 퍼센트를 갖는 것인, 방법.
실시예 16. 디바이스에 있어서,
게이트 스페이서들;
상기 게이트 스페이서들 사이의 공간 내로 연장되는 게이트 유전체;
게이트 전극 ― 상기 게이트 전극은:
상기 게이트 유전체 위의 제1 금속 질화물 층; 및
상기 제1 금속 질화물 층 위의 일함수 금속 층
을 포함하며,
상기 제1 금속 질화물 층 및 상기 일함수 금속 층은 상기 게이트 스페이서들 사이로 연장됨 ― ;
상기 게이트 전극 위에 있고 상기 게이트 전극과 접촉하는 게이트 콘택 플러그;
상기 게이트 전극에 인접한 소스/드레인 영역; 및
상기 소스/드레인 영역 위에 있고 상기 소스/드레인 영역에 전기적으로 결합되는 소스/드레인 콘택 플러그
를 포함하며,
상기 게이트 전극, 상기 소스/드레인 콘택 플러그, 및 상기 게이트 콘택 플러그 중 적어도 하나는:
제2 금속 질화물 층; 및
상기 제2 금속 질화물 층 위에 있고 상기 제2 금속 질화물 층에 접촉하는 금속 함유 층
을 포함하고,
상기 금속 함유 층은 금속 실리사이드 층 및 코발트 층 중 적어도 하나를 포함하는 것인, 디바이스.
실시예 17. 실시예 16에 있어서,
상기 금속 함유 층 전체는 코발트로 형성되고 균일한 비저항을 가지며, 상기 금속 함유 층은 코발트 이외의 원소가 없는 것인, 디바이스.
실시예 18. 실시예 16에 있어서,
상기 금속 함유 층 전체는 코발트 실리사이드로 형성되는 것인, 디바이스.
실시예 19. 실시예 16에 있어서,
상기 금속 함유 층은:
금속 실리사이드 층; 및
실질적으로 상기 금속 실리사이드 층 위에 실리콘이 없는 코발트 층
을 포함하는 것인, 디바이스.
실시예 20. 실시예 16에 있어서,
상기 금속 실리사이드 층은 코발트 실리사이드를 포함하며, 상기 코발트 실리사이드의 상부 부분들은 상기 코발트 실리사이드의 각각의 하부 부분들보다 점점 더 낮은 코발트 퍼센트를 갖는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    트랜지스터를 형성하는 단계 ― 상기 트랜지스터를 형성하는 단계는:
    반도체 영역 상에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 하드 마스크를 형성하는 단계; 및
    상기 반도체 영역 내로 연장되는 소스/드레인 영역을 형성하는 단계
    를 포함함 ― ;
    상기 소스/드레인 영역 위에 있고 상기 소스/드레인 영역에 전기적으로 결합되는 소스/드레인 콘택 플러그를 형성하는 단계; 및
    상기 게이트 전극 위에 있고 상기 게이트 전극과 접촉하는 게이트 콘택 플러그를 형성하는 단계
    를 포함하며,
    상기 게이트 콘택 플러그를 형성하는 단계는:
    게이트 스페이서들의 대향 부분들 사이의 상기 하드 마스크를 제거하는 단계;
    금속 질화물 배리어 층을 형성하는 단계;
    상기 금속 질화물 배리어 층 위에 있고 상기 금속 질화물 배리어 층과 접촉하는 금속 함유 층을 성막하는 단계 ― 상기 금속 함유 층은 코발트 실리사이드 층 및 상기 코발트 실리사이드 층 위에 있고 실리콘이 없는 코발트 층을 포함하고, 상기 금속 질화물 배리어 층 및 상기 금속 함유 층은 제거된 상기 하드 마스크에 의해 남겨진 개구 내로 연장됨 ― ; 및
    상기 금속 질화물 배리어 층 및 상기 금속 함유 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계를 포함하고,
    상기 코발트 실리사이드 층 및 상기 코발트 층은 동일한 전구체들을 사용하여 형성되며, 상기 코발트 층은 상기 코발트 실리사이드 층을 성막하기 위해 사용되는 온도들보다 더 낮은 온도에서 성막되는 것인, 방법.
  2. 제1항에 있어서,
    상기 게이트 전극을 형성하는 단계는:
    티타늄 질화물 함유 층을 성막하는 단계;
    상기 티타늄 질화물 함유 층 위에 일함수 층을 성막하는 단계 ― 상기 금속 질화물 배리어 층은 상기 일함수 층 위에 있음 ― ; 및
    상기 티타늄 질화물 함유 층 및 상기 일함수 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계
    를 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 소스/드레인 콘택 플러그를 형성하는 단계는:
    소스/드레인 콘택 개구를 형성하기 위해 층간 유전체를 에칭하는 단계 ― 상기 소스/드레인 영역은 상기 소스/드레인 콘택 개구에 노출됨 ― ;
    상기 소스/드레인 콘택 개구 내로 연장되는 부분을 갖는 금속 층을 성막하는 단계 ― 상기 금속 질화물 배리어 층은 상기 금속 층 위에 성막됨 ― ;
    소스/드레인 실리사이드를 형성하기 위해 어닐링을 수행하는 단계; 및
    상기 금속 질화물 배리어 층 및 상기 금속 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계
    를 포함하는 것인, 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 방법에 있어서,
    반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
    층간 유전체(Inter-Layer Dielectric; ILD)를 형성하는 단계 ― 상기 더미 게이트 스택은 상기 ILD 내에 있음 ― ;
    상기 ILD 내에 개구를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
    상기 개구 내로 연장되는 대체 게이트 유전체를 형성하는 단계;
    상기 대체 게이트 유전체 위에 일함수 금속 층을 형성하는 단계;
    상기 대체 게이트 유전체 위에 티타늄 질화물을 포함하는 배리어 층을 형성하는 단계;
    상기 개구 내로 연장되는 코발트 함유 층을 성막하는 단계 ― 상기 코발트 함유 층은 상기 배리어 층 위에 놓이고, 상기 배리어 층과 접촉함 ― ;
    상기 대체 게이트 유전체, 상기 일함수 금속 층, 상기 배리어 층, 및 상기 코발트 함유 층의 초과 부분들을 제거하여 대체 게이트 스택을 형성하기 위해 평탄화를 수행하는 단계;
    상기 대체 게이트 스택 위에 하드 마스크를 형성하는 단계;
    소스 영역 및 드레인 영역을 형성하는 단계 ― 상기 소스 영역 및 상기 드레인 영역은 상기 대체 게이트 스택의 대향 측부들 상에 있음 ― ; 및
    상기 대체 게이트 스택 위에 있고 상기 대체 게이트 스택과 접촉하는 게이트 콘택 플러그를 형성하는 단계
    를 포함하며,
    상기 게이트 콘택 플러그를 형성하는 단계는:
    게이트 스페이서들의 대향 부분들 사이의 상기 하드 마스크를 제거하는 단계; 및
    금속 질화물 배리어 층을 형성하는 단계;
    상기 금속 질화물 배리어 층 위에 있고 상기 금속 질화물 배리어 층과 접촉하는 금속 함유 층을 성막하는 단계 ― 상기 금속 함유 층은 코발트 실리사이드 층 및 상기 코발트 실리사이드 층 위에 있고 실리콘이 없는 코발트 층을 포함하고, 상기 금속 질화물 배리어 층 및 상기 금속 함유 층은 제거된 상기 하드 마스크에 의해 남겨진 개구 내로 연장됨 ― ; 및
    상기 금속 질화물 배리어 층 및 상기 금속 함유 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계
    를 포함하고,
    상기 코발트 실리사이드 층 및 상기 코발트 층은 동일한 전구체들을 사용하여 형성되며, 상기 코발트 층은 상기 코발트 실리사이드 층을 성막하기 위해 사용되는 온도들보다 더 낮은 온도에서 성막되는 것인, 방법.
  10. 삭제
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