KR0172524B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 게이트 산화막의 특성 열화 및 면저항 값을 감소시키기 위하여 폴리실리콘층, 텅스텐 실리사이드층 및 코발트막이 순차적으로 적층된 구조를 갖는 게이트 전극을 형성하므로써 소자의 신뢰성이 향상될 수 있도록 한 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
Description
제1a 내지 제1c도는 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.
제2a 내지 제2c도는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 필드 산화막
3 및 13 : 게이트 산화막 4 및 14 : 폴리실리콘층
5 및 15 : 텅스텐 실리사이드층 6 및 16 : 코발트막
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 폴리실리콘층, 텅스텐 실리사이드층 및 코발트막이 순차적으로 적층된 구조를 갖는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에 사용되는 텅스텐 실리사이드(WSi2)는 전기 비저항 값이 폴리실리콘(Poly-Si)에 비해 낮고, 열적 안정성이 우수한 장점을 가지고 있다. 텅스텐 실리사이드(WSi2)는 산화막(Oxide)과의 접착력이 나쁘기 때문에 대부분의 경우 폴리실리콘 / 텅스텐 실리사이드 구조로 형성된다. 그러면 상기와 같은 구조를 갖는 종래 반도체 소자의 게이트 전극 형성 방법을 제1a 내지 제1c도를 통해 설명하면 다음과 같다.
종래에는 제1a도에 도시된 바와 같이 필드 산화막(2)이 형성된 실리콘 기판(1)상에 게이트 산화막(3) 및 폴리실리콘층(4)을 순차적으로 형성한 후 상기 폴리실리콘층(4)상에 WF6및 SiH4의 반응을 이용하여 제1b도에 도시된 바와 같이 텅스텐 실리사이드(5)을 형성하고 산화 공정을 실시한다. 그러나 상기 산화 공정중에 상기 텅스텐 실리사이드층(5)에 함유된 불소(F)가 상기 게이트 산화막(3)으로 확산되기 때문에 상기 게이트 산화막(3)의 특성이 열화된다. 여기서 예를들어 상기 폴리실리콘층(4)상에 텅스텐(W)을 증착한다면 상기 텅스텐(W)의 비저항 값은 10μΩ-Cm이하이고, 상기 텅스텐 실리사이드(WSi2)의 비저항 값은 50 내지 80μΩ-Cm정도이기 때문에 면저항 값은 크게 감소시킬 수 있으나, 상기 폴리실리콘층(4)과의 접착력이 낮아 상기 텅스텐(W)이 들뜨는 현상이 발생된다. 또한 상기 폴리실리콘층(4)상에 제1c도에 도시된 바와 같이 코발트막(6)을 형성하는 경우 상기 코발트(Co)의 비저항 값은 18 내지 20μΩ-Cm정도이기 때문에 면저항 값은 크게 감소시킬 수 있으나, 상기 폴리실리콘층(4)과의 접착력이 낮아 상기 코발트막(6)이 들뜨는 현상이 발생된다.
따라서 본 발명은 폴리실리콘층, 텅스텐 실리사이드층 및 코발트막이 순차적으로 적층된 구조의 게이트 전극을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 필드 산화막이 형성된 실리콘 기판상에 게이트 산화막, 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성한 후 상기 폴리실리콘층 및 텅스텐 실리사이드층 계면의 접착력을 향상시키기 위하여 산화 공정을 실시하는 단계와, 상기 단계로부터 상기 산화 공정시 상기 텅스텐 실리사이드층상에 성장된 산화막을 제거한후 상기 텅스텐 실리사이드층상에 코발트막을 형성하는 단계와, 상기 단계로부터 상기 코발트막, 텅스텐 실리사이드층, 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2c도는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도로서,
제2a도는 필드 산화막(12)이 형성된 실리콘 기판(11)상에 게이트 산화막(13) 및 폴리실리콘층(14)을 순차적으로 형성한 후 상기 폴리실리콘층(14)상에 WF6및SiH4의 반응을 이용하여 200 내지 700Å 두께의 텅스텐 실리사이드층(15)을 형성하고 상기 폴리실리콘층(14) 및 텅스텐 실리사이드층(15) 계면의 접착력을 향상시키기 위하여 산화 공정을 실시한 상태의 단면도로서, 이때 상기 텅스텐 실리사이드층(15)상에 산화막(18)이 성장된다. 그리고 상기 텅스텐 실리사이드층(15)에는 불소(F)가 적게 함유되어 있기 때문에 상기 불소(F)의 확산으로 인한 상기 게이트 산화막(13)의 특성 열화가 방지된다.
제2b도는 상기 산화막(18)을 제거한 후 상기 텅스텐 실리사이드층(15)상에 코발트막(16)을 형성한 상태의 단면도로서, 이때 상기 텅스텐 실리사이드층(15)에 함유된 실리콘(Si)및 텅스텐(W)이 상기 코발트막(16)의 핵생성 사이트(Site)가 되므로 상기 텅스텐 실리사이드층(15) 및 코발트막(16)의 접착력은 우수하다. 그러므로 전체적인 접착력은 매우 양호한 상태를 유지한다.
제2c도는 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 상기 코발트막(16), 텅스텐 실리사이드층(15), 폴리실리콘층(14) 및 게이트 산화막(13)을 순차적으로 패터닝하여 게이트 전극(17)을 형성한 상태의 단면도로서, 코발트(Co)의 비저항 값은 18 내지 20μΩ-Cm정도이고, 텅스텐 실리사이드(WSi2)의 비저항 값은 50 내지 80μΩ-Cm정도이기 때문에 상기 텅스텐 실리사이드층(15) 및 코발트막(16)이 적층된 두께가 상기 제1b도에 도시된 종래의 텅스텐 실리사이드층(5) 및 폴리실리콘층(4)이 적층된 두께와 동일한 상태라면, 본 발명에 따라 형성되는 상기 게이트 전극(17)은 종래의 방법에 의해 형성된 게이트 전극보다 낮은 면저항 값을 갖게 된다.
상술한 바와 같이 본 발명에 의하면 폴리실리콘층, 텅스텐 실리사이드층 및 코발트막이 순차적으로 적층된 구조를 갖는 게이트 전극을 형성하므로써 게이트 산화막의 특성 열화를 방지하며, 면저항 값을 감소시켜 소자의 신뢰성이 향상될 수 있도록 하는
탁월한 효과가 있다.
Claims (2)
- 반도체 소자의 게이트 전극 형성 방법에 있어서, 필드 산화막이 형성된 실리콘 기판상에 게이트 산화막, 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성한 후 상기 폴리실리콘층 및 텅스텐 실리사이드층 계면의 접착력을 향상시키기 위하여 산화 공정을 실시하는 단계와, 상기 단계로부터 상기 산화 공정시 상기 텅스텐 실리사이드층상에 성장된 산화막을 제거한 후 상기 텅스텐 실리사이드층상에 코발트막을 형성하는 단계와, 상기 단계로부터 상기 코발트막, 텅스텐 실리사이드층, 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 텅스텐 실리사이드층은 200 내지 700Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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