JP2647034B2 - 電荷結合素子の製造方法 - Google Patents
電荷結合素子の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
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Description
【0001】
【産業上の利用分野】本発明は、MOS構造を有する半
導体素子の中の特に電荷結合素子の製造方法に関する。
導体素子の中の特に電荷結合素子の製造方法に関する。
【0002】
【従来の技術】従来の最も基本的な電荷結合素子(CC
D)の製造方法を図2(a)〜(e)に示す。これらの
図は電荷結合素子の電荷転送方向の縦断面図である。ま
ず、p型シリコン基板1内にN型CCDチャネル2やP
+ 型チャネルストップ(図示せず)を形成した後、熱酸
化法により第1ゲート酸化膜4を形成する[図2
(a)]。つぎに第1層多結晶シリコン膜6を化学気相
成長法により堆積して不純物ドープし、フォトレジスト
(PR)から成るパターン7の形成を行ない、プラズマ
エッチング法でシリコン膜6をエッチングして第1層転
送電極8を形成する[図2(b)(c)]。つぎに全面
酸化膜エッチングにより少なくとも第2層転送電極形成
領域の第1ゲート酸化膜4を除去した後、再度熱酸化し
て第2ゲート酸化膜11を形成し[図2(d)]、第1
層の場合と同様の手法で第2層多結晶シリコン膜から第
2層転送電極13を形成する[図2(e)]。
D)の製造方法を図2(a)〜(e)に示す。これらの
図は電荷結合素子の電荷転送方向の縦断面図である。ま
ず、p型シリコン基板1内にN型CCDチャネル2やP
+ 型チャネルストップ(図示せず)を形成した後、熱酸
化法により第1ゲート酸化膜4を形成する[図2
(a)]。つぎに第1層多結晶シリコン膜6を化学気相
成長法により堆積して不純物ドープし、フォトレジスト
(PR)から成るパターン7の形成を行ない、プラズマ
エッチング法でシリコン膜6をエッチングして第1層転
送電極8を形成する[図2(b)(c)]。つぎに全面
酸化膜エッチングにより少なくとも第2層転送電極形成
領域の第1ゲート酸化膜4を除去した後、再度熱酸化し
て第2ゲート酸化膜11を形成し[図2(d)]、第1
層の場合と同様の手法で第2層多結晶シリコン膜から第
2層転送電極13を形成する[図2(e)]。
【0003】この方法の場合、第1ゲート酸化膜には第
1層多結晶シリコン膜のプラズマエッチングの際に少な
くとも第2層転送電極形成領域のシリコン基板表面(酸
化膜/シリコン界面)にダメージが入るのを防ぐのに充
分な厚さが要求され、第2ゲート酸化膜の酸化条件は第
1層と第2層の多結晶シリコン転送電極間に必要な耐電
圧が得られる酸化膜が第1層転送電極表面に形成される
ものでなければならない。
1層多結晶シリコン膜のプラズマエッチングの際に少な
くとも第2層転送電極形成領域のシリコン基板表面(酸
化膜/シリコン界面)にダメージが入るのを防ぐのに充
分な厚さが要求され、第2ゲート酸化膜の酸化条件は第
1層と第2層の多結晶シリコン転送電極間に必要な耐電
圧が得られる酸化膜が第1層転送電極表面に形成される
ものでなければならない。
【0004】上述の製造方法の問題点であるところの、
第1層転送電極と第2層転送電極との絶縁性を高めるた
めに第2ゲート酸化膜の膜厚を厚くすると蓄積・転送可
能な電荷量が減少し、逆に蓄積・転送可能な電荷量を増
すために第2ゲート酸化膜の膜厚を薄くすると第1層転
送電極と第2層転送電極との間の絶縁性が劣化するとい
う矛盾を解消する製造方法が特開平2−189937号
及び特開平2−292834号で提案されている。
第1層転送電極と第2層転送電極との絶縁性を高めるた
めに第2ゲート酸化膜の膜厚を厚くすると蓄積・転送可
能な電荷量が減少し、逆に蓄積・転送可能な電荷量を増
すために第2ゲート酸化膜の膜厚を薄くすると第1層転
送電極と第2層転送電極との間の絶縁性が劣化するとい
う矛盾を解消する製造方法が特開平2−189937号
及び特開平2−292834号で提案されている。
【0005】特開平2−189937号記載の電荷結合
素子の製造方法を図3(a)〜(h)に示す。まず、N
型CCDチャネル2が形成されたP型シリコン基板1上
に膜厚数百オングストロームの第1ゲート酸化膜4を熱
酸化法により成長し、更に膜厚数百オングストロームの
窒化膜14を化学気相成長法により堆積する[図3
(a)]。その後、フォトリソグラフ法により第1層転
送電極8形成領域における窒化膜14を選択的にエッチ
ング除去し、後に第2層転送電極13を形成する領域に
のみ残す[図3(b)]。次にこの上に第1層多結晶シ
リコン膜6を化学気相成長法により堆積する[図3
(c)]。フォトリソグラフ法により第1層多結晶シリ
コン膜6を選択エッチングして第1層転送電極8を形成
する[図3(d)]。第1層転送電極8の表面に熱酸化
法により充分に厚い絶縁酸化膜12を成長させる[図3
(e)]。このとき窒化膜14の耐酸化性から窒化膜1
4上には絶縁酸化膜はほとんど成長しない。次いで窒化
膜14を選択的にエッチング除去し、その後酸化膜エッ
チングを行なう[図3(f)]。このとき絶縁酸化膜1
2は充分に厚いため、第1ゲート酸化膜4をエッチング
除去して第2層転送電極13形成領域のシリコン基板を
露出させた後も、なお第1層転送電極8表面の絶縁酸化
膜12は第1層と第2層の多結晶シリコン転送電極間に
必要な耐電圧が得られる膜厚を有する。続いて膜厚数百
オングストロームの第2ゲート酸化膜11を熱酸化法に
より全面に成長する[図3(g)]。そして全面に第2
層多結晶シリコン膜を成長させ、これを選択的にエッチ
ングすることで第2層転送電極13を形成する[図3
(h)]。
素子の製造方法を図3(a)〜(h)に示す。まず、N
型CCDチャネル2が形成されたP型シリコン基板1上
に膜厚数百オングストロームの第1ゲート酸化膜4を熱
酸化法により成長し、更に膜厚数百オングストロームの
窒化膜14を化学気相成長法により堆積する[図3
(a)]。その後、フォトリソグラフ法により第1層転
送電極8形成領域における窒化膜14を選択的にエッチ
ング除去し、後に第2層転送電極13を形成する領域に
のみ残す[図3(b)]。次にこの上に第1層多結晶シ
リコン膜6を化学気相成長法により堆積する[図3
(c)]。フォトリソグラフ法により第1層多結晶シリ
コン膜6を選択エッチングして第1層転送電極8を形成
する[図3(d)]。第1層転送電極8の表面に熱酸化
法により充分に厚い絶縁酸化膜12を成長させる[図3
(e)]。このとき窒化膜14の耐酸化性から窒化膜1
4上には絶縁酸化膜はほとんど成長しない。次いで窒化
膜14を選択的にエッチング除去し、その後酸化膜エッ
チングを行なう[図3(f)]。このとき絶縁酸化膜1
2は充分に厚いため、第1ゲート酸化膜4をエッチング
除去して第2層転送電極13形成領域のシリコン基板を
露出させた後も、なお第1層転送電極8表面の絶縁酸化
膜12は第1層と第2層の多結晶シリコン転送電極間に
必要な耐電圧が得られる膜厚を有する。続いて膜厚数百
オングストロームの第2ゲート酸化膜11を熱酸化法に
より全面に成長する[図3(g)]。そして全面に第2
層多結晶シリコン膜を成長させ、これを選択的にエッチ
ングすることで第2層転送電極13を形成する[図3
(h)]。
【0006】この製造方法では、第1ゲート酸化膜,絶
縁酸化膜及び第2ゲート酸化膜を各々個別に形成できる
ので、各ゲート酸化膜を薄くする一方で絶縁酸化膜を厚
く形成することが可能と記載されている。
縁酸化膜及び第2ゲート酸化膜を各々個別に形成できる
ので、各ゲート酸化膜を薄くする一方で絶縁酸化膜を厚
く形成することが可能と記載されている。
【0007】特開平2−292834号記載の電荷結合
素子の製造方法を図4(a)〜(f)に示す。まず、N
型CCDチャネル2が形成されたP型シリコン基板1上
に膜厚数百オングストロームの第1ゲート酸化膜4を熱
酸化法により形成する[図4(a)]。次に第1層多結
晶シリコン膜6を化学気相成長法により堆積し、不純物
拡散を行なった後、熱酸化法により絶縁酸化膜12を第
1層多結晶シリコン膜6上に形成する[図4(b)]。
続いて絶縁酸化膜12,第1層多結晶シリコン膜6,第
1ゲート酸化膜4を選択的にエッチング除去して第1層
転送電極8を形成するとともに第2層転送電極13形成
領域のシリコン基板表面を露出させる[図4(c)]。
次に化学気相成長法により膜厚数千オングストロームの
酸化膜を堆積し、異方性エッチングを基板が露出するま
で施して側壁酸化膜15を形成する[図4(d)]。続
いて熱酸化法により膜厚数百オングストロームの第2ゲ
ート酸化膜11を形成する[図4(e)]。さらに化学
気相成長法により第2層多結晶シリコン膜を全面に堆積
し、これをパターニングして第2転送電極13を形成す
る[図4(f)]。
素子の製造方法を図4(a)〜(f)に示す。まず、N
型CCDチャネル2が形成されたP型シリコン基板1上
に膜厚数百オングストロームの第1ゲート酸化膜4を熱
酸化法により形成する[図4(a)]。次に第1層多結
晶シリコン膜6を化学気相成長法により堆積し、不純物
拡散を行なった後、熱酸化法により絶縁酸化膜12を第
1層多結晶シリコン膜6上に形成する[図4(b)]。
続いて絶縁酸化膜12,第1層多結晶シリコン膜6,第
1ゲート酸化膜4を選択的にエッチング除去して第1層
転送電極8を形成するとともに第2層転送電極13形成
領域のシリコン基板表面を露出させる[図4(c)]。
次に化学気相成長法により膜厚数千オングストロームの
酸化膜を堆積し、異方性エッチングを基板が露出するま
で施して側壁酸化膜15を形成する[図4(d)]。続
いて熱酸化法により膜厚数百オングストロームの第2ゲ
ート酸化膜11を形成する[図4(e)]。さらに化学
気相成長法により第2層多結晶シリコン膜を全面に堆積
し、これをパターニングして第2転送電極13を形成す
る[図4(f)]。
【0008】この製造方法では、第1層転送電極を覆う
絶縁酸化膜及び側壁酸化膜と、第2ゲート酸化膜とは々
別の工程で形成されるので、各々膜厚を最適なもにの成
し得ると記載されている。
絶縁酸化膜及び側壁酸化膜と、第2ゲート酸化膜とは々
別の工程で形成されるので、各々膜厚を最適なもにの成
し得ると記載されている。
【0009】
【発明が解決しようとする課題】従来の最も基本的な電
荷結合素子の製造方法では、前述のように第1ゲート酸
化膜には第1層多結晶シリコン膜のプラズマエッチング
の際にシリコン基板表面(酸化膜/シリコン界面)にダ
メージが入るのを防ぐのに充分な厚さが要求され、第2
ゲート酸化膜ではその酸化条件として第1層と第2層の
多結晶シリコン転送電極間に必要な耐電圧が得られる酸
化膜が第1層転送電極表面に形成されるものでなければ
ならないため、両ゲート酸化膜の厚さに制約があり、そ
れによって電荷結合素子の電荷転送能力が制限されてし
まうという問題があった。
荷結合素子の製造方法では、前述のように第1ゲート酸
化膜には第1層多結晶シリコン膜のプラズマエッチング
の際にシリコン基板表面(酸化膜/シリコン界面)にダ
メージが入るのを防ぐのに充分な厚さが要求され、第2
ゲート酸化膜ではその酸化条件として第1層と第2層の
多結晶シリコン転送電極間に必要な耐電圧が得られる酸
化膜が第1層転送電極表面に形成されるものでなければ
ならないため、両ゲート酸化膜の厚さに制約があり、そ
れによって電荷結合素子の電荷転送能力が制限されてし
まうという問題があった。
【0010】特開平2−189937号及び特開平2−
292834号は、この問題を解決することを目的とし
て提案されているのであるが、これらには次のような問
題がある。
292834号は、この問題を解決することを目的とし
て提案されているのであるが、これらには次のような問
題がある。
【0011】特開平2−189937号では、第1ゲー
ト酸化膜を形成した後窒化膜を成長し、この窒化膜を選
択的にエッチング除去して第2層転送電極形成領域を覆
っておくことによって、第1層転送電極表面に絶縁酸化
膜を成長させるときに第2層転送電極形成領域に厚い酸
化膜が形成されないようにしている。窒化膜のパターニ
ングは通常プラズマエッチングで行なわれるので、この
第1ゲート酸化膜には窒化膜プラズマエッチングの際に
少なくとも第1層転送電極形成領域のシリコン基板表面
(酸化膜/シリコン界面)にエッチングダメージが及ば
ないだけの膜厚が要求され、厚さに対する製造工程上の
制約が完全には取り除かれてはいない。さらに、第1ゲ
ート酸化膜には窒化膜プラズマエッチングの際のダメー
ジが入っており、その上に第1層転送電極を形成するの
で、第1層転送電極とシリコン基板との間の耐電圧特性
が劣化したり、電荷結合素子の暗電流が増加するなどの
問題も発生する。
ト酸化膜を形成した後窒化膜を成長し、この窒化膜を選
択的にエッチング除去して第2層転送電極形成領域を覆
っておくことによって、第1層転送電極表面に絶縁酸化
膜を成長させるときに第2層転送電極形成領域に厚い酸
化膜が形成されないようにしている。窒化膜のパターニ
ングは通常プラズマエッチングで行なわれるので、この
第1ゲート酸化膜には窒化膜プラズマエッチングの際に
少なくとも第1層転送電極形成領域のシリコン基板表面
(酸化膜/シリコン界面)にエッチングダメージが及ば
ないだけの膜厚が要求され、厚さに対する製造工程上の
制約が完全には取り除かれてはいない。さらに、第1ゲ
ート酸化膜には窒化膜プラズマエッチングの際のダメー
ジが入っており、その上に第1層転送電極を形成するの
で、第1層転送電極とシリコン基板との間の耐電圧特性
が劣化したり、電荷結合素子の暗電流が増加するなどの
問題も発生する。
【0012】特開平2−292834号では、絶縁酸化
膜の形成を第1層多結晶シリコン膜のパターニング前に
行ない、第1層転送電極をパターニング形成後、化学気
相成長法により酸化膜成長し、異方性エッチングをシリ
コン基板表面が露出するまで施して、第1層転送電極側
面にのみこの酸化膜を残すことによって側壁酸化膜を形
成している。酸化膜の異方性エッチングとはプラズマエ
ッチングの一種であるから、この方法では第2層転送電
極形成領域のシリコン基板表面にエッチングダメージを
直接導入してしまう。このエッチングダメージはその後
の熱処理や酸化で取り除くことは困難であり、電荷結合
素子の暗電流増加や転送効率劣化を引き起こし、ひどい
場合には転送不能となる。
膜の形成を第1層多結晶シリコン膜のパターニング前に
行ない、第1層転送電極をパターニング形成後、化学気
相成長法により酸化膜成長し、異方性エッチングをシリ
コン基板表面が露出するまで施して、第1層転送電極側
面にのみこの酸化膜を残すことによって側壁酸化膜を形
成している。酸化膜の異方性エッチングとはプラズマエ
ッチングの一種であるから、この方法では第2層転送電
極形成領域のシリコン基板表面にエッチングダメージを
直接導入してしまう。このエッチングダメージはその後
の熱処理や酸化で取り除くことは困難であり、電荷結合
素子の暗電流増加や転送効率劣化を引き起こし、ひどい
場合には転送不能となる。
【0013】
【課題を解決するための手段】上述した課題を解決する
ために本発明の電荷結合素子の製造方法は、半導体基板
上に第1予備酸化膜を形成し、第1層転送電極形成領域
の前記第1予備酸化膜を選択的にエッチング除去した
後、第1ゲート酸化膜を形成する工程と、前記第1層転
送電極形成領域の第1ゲート酸化膜上に多結晶シリコン
により第1層転送電極を選択的に形成する工程と、前記
第1予備酸化膜及び第1ゲート酸化膜から成る酸化膜を
エッチング除去する工程と、第2予備酸化膜を形成し、
半導体基板上の第2層転送電極形成領域の前記第2予備
酸化膜を選択的にエッチング除去した後、第2ゲート酸
化膜を形成する工程と、前記第2層転送電極形成領域の
第2ゲート酸化膜上に多結晶シリコンにより第2層転送
電極を選択的に形成する工程を含んでいる。半導体基板
には、N型あるいはP型のSi基板を用いる。
ために本発明の電荷結合素子の製造方法は、半導体基板
上に第1予備酸化膜を形成し、第1層転送電極形成領域
の前記第1予備酸化膜を選択的にエッチング除去した
後、第1ゲート酸化膜を形成する工程と、前記第1層転
送電極形成領域の第1ゲート酸化膜上に多結晶シリコン
により第1層転送電極を選択的に形成する工程と、前記
第1予備酸化膜及び第1ゲート酸化膜から成る酸化膜を
エッチング除去する工程と、第2予備酸化膜を形成し、
半導体基板上の第2層転送電極形成領域の前記第2予備
酸化膜を選択的にエッチング除去した後、第2ゲート酸
化膜を形成する工程と、前記第2層転送電極形成領域の
第2ゲート酸化膜上に多結晶シリコンにより第2層転送
電極を選択的に形成する工程を含んでいる。半導体基板
には、N型あるいはP型のSi基板を用いる。
【0014】
【作用】本発明の電荷結合素子の製造方法では、第1層
多結晶シリコン膜のパターニングの際に第2層転送電極
形成領域のシリコン基板表面(酸化膜/シリコン界面)
を保護する酸化膜は、第1予備酸化膜形成と第1ゲート
酸化膜形成における2回の酸化工程で形成するため、第
1ゲート酸化膜を薄くしても第1予備酸化膜を厚くする
ことによってシリコン基板表面保護に充分な厚さを持た
せることができる。また、第1層転送電極表面を覆う絶
縁酸化膜は、第2予備酸化膜形成と第2ゲート酸化膜形
成における2回の酸化工程で形成するため、第2ゲート
酸化膜を薄くしても第2予備酸化膜を厚くすることによ
って第1層と第2層の多結晶シリコン転送電極間に充分
な絶縁性を持たせるのに必要な厚さを確保することがで
きる。従って、両ゲート酸化膜は製造工程上の制約を全
く受けず、膜厚を自由に設定することができる。しか
も、本発明の電荷結合素子の製造方法では、プラズマで
ダメージを与えたゲート酸化膜は残らず、また、シリコ
ン基板表面に直接ダメージを与える工程も含まれていな
いので、転送電極・シリコン基板間の耐電圧不良,暗電
流増加,転送効率劣化といった問題は一切発生しない。
多結晶シリコン膜のパターニングの際に第2層転送電極
形成領域のシリコン基板表面(酸化膜/シリコン界面)
を保護する酸化膜は、第1予備酸化膜形成と第1ゲート
酸化膜形成における2回の酸化工程で形成するため、第
1ゲート酸化膜を薄くしても第1予備酸化膜を厚くする
ことによってシリコン基板表面保護に充分な厚さを持た
せることができる。また、第1層転送電極表面を覆う絶
縁酸化膜は、第2予備酸化膜形成と第2ゲート酸化膜形
成における2回の酸化工程で形成するため、第2ゲート
酸化膜を薄くしても第2予備酸化膜を厚くすることによ
って第1層と第2層の多結晶シリコン転送電極間に充分
な絶縁性を持たせるのに必要な厚さを確保することがで
きる。従って、両ゲート酸化膜は製造工程上の制約を全
く受けず、膜厚を自由に設定することができる。しか
も、本発明の電荷結合素子の製造方法では、プラズマで
ダメージを与えたゲート酸化膜は残らず、また、シリコ
ン基板表面に直接ダメージを与える工程も含まれていな
いので、転送電極・シリコン基板間の耐電圧不良,暗電
流増加,転送効率劣化といった問題は一切発生しない。
【0015】
【実施例】次に、本発明について図面を用いて詳細に説
明する。図1(a)〜(i)は本発明の一実施例の製造
工程を示す図であり、電荷結合素子の電荷転送方向の縦
断面図である。
明する。図1(a)〜(i)は本発明の一実施例の製造
工程を示す図であり、電荷結合素子の電荷転送方向の縦
断面図である。
【0016】まず、P型シリコン基板1内にN型CCD
チャネル2やP+ 型チャネルストップ(図示せず)を形
成した後、熱酸化法により第1予備酸化膜3を形成する
[図1(a)]。フォトレジスト(PR)から成るマス
クを用いて第1層転送電極形成領域の第1予備酸化膜3
を弗化水素酸により選択的にエッチング除去する[図1
(b)]。次に、再度熱酸化して、第1予備酸化膜3を
除去した第1層転送電極形成領域に第1ゲート酸化膜4
を形成する[図1(c)]。この第1ゲート酸化膜4の
厚さは例えば50〜500オングストローム程度とす
る。第1ゲート酸化膜4形成における熱酸化工程で、第
1予備酸化膜3を残した領域にもさらに酸化膜が形成さ
れ、厚さを増す(第1予備酸化と第1ゲート酸化による
酸化膜5)。
チャネル2やP+ 型チャネルストップ(図示せず)を形
成した後、熱酸化法により第1予備酸化膜3を形成する
[図1(a)]。フォトレジスト(PR)から成るマス
クを用いて第1層転送電極形成領域の第1予備酸化膜3
を弗化水素酸により選択的にエッチング除去する[図1
(b)]。次に、再度熱酸化して、第1予備酸化膜3を
除去した第1層転送電極形成領域に第1ゲート酸化膜4
を形成する[図1(c)]。この第1ゲート酸化膜4の
厚さは例えば50〜500オングストローム程度とす
る。第1ゲート酸化膜4形成における熱酸化工程で、第
1予備酸化膜3を残した領域にもさらに酸化膜が形成さ
れ、厚さを増す(第1予備酸化と第1ゲート酸化による
酸化膜5)。
【0017】第1層多結晶シリコン膜6のプラズマエッ
チングの際にシリコン基板表面(酸化膜/シリコン界
面)にダメージが入るのを防ぐのに、エッチング条件に
もよるが例えば酸化膜厚として700オングストローム
程度必要であるとすると、前述の第1ゲート酸化膜4の
厚さに対応して第1予備酸化膜3の厚さとしては700
〜400オングストローム程度必要となる。
チングの際にシリコン基板表面(酸化膜/シリコン界
面)にダメージが入るのを防ぐのに、エッチング条件に
もよるが例えば酸化膜厚として700オングストローム
程度必要であるとすると、前述の第1ゲート酸化膜4の
厚さに対応して第1予備酸化膜3の厚さとしては700
〜400オングストローム程度必要となる。
【0018】化学気相成長法で第1層多結晶シリコン膜
6を全面に成長し、拡散法でリンやボロンなどの不純物
を高濃度添加した後、第1層転送電極8のパターンを有
するフォトレジスト(PR)マスク7を形成してプラズ
マエッチングによりパターニングし、第1層転送電極8
を形成する[図1(d)(e)]。このときのPR7パ
ターンはエッジが酸化膜の厚い領域に掛かるようにし、
サイドエッチングによって多結晶シリコンのエッジが酸
化膜の厚い領域から薄い領域との境に後退するようにマ
ージン設計している。図1(e)では薄い領域にエッジ
があるように誇張して描かれている。図1(e)の工程
の次に弗化水素酸による酸化膜エッチングを行なって、
少なくとも第2層転送電極形成領域のCCDチャネル2
上の第1予備酸化膜及び第1ゲート酸化膜から成る酸化
膜5を除去する。熱酸化法により第2予備酸化膜9を形
成した後、PRマスク10で第1層転送電極8と第2層
転送電極下となる領域以外をカバーして、第1層転送電
極8間際まで第2層転送電極下となるCCDチャネル上
の領域の第2予備酸化膜9を弗化水素酸によりエッチン
グ除去する[図1(f)(g)]。図1(g)では第2
予備酸化膜9が第2層転送電極下となるCCDチャネル
上にかなり残っているように誇張して描かれているが、
実際にはほとんど無くすことができる。
6を全面に成長し、拡散法でリンやボロンなどの不純物
を高濃度添加した後、第1層転送電極8のパターンを有
するフォトレジスト(PR)マスク7を形成してプラズ
マエッチングによりパターニングし、第1層転送電極8
を形成する[図1(d)(e)]。このときのPR7パ
ターンはエッジが酸化膜の厚い領域に掛かるようにし、
サイドエッチングによって多結晶シリコンのエッジが酸
化膜の厚い領域から薄い領域との境に後退するようにマ
ージン設計している。図1(e)では薄い領域にエッジ
があるように誇張して描かれている。図1(e)の工程
の次に弗化水素酸による酸化膜エッチングを行なって、
少なくとも第2層転送電極形成領域のCCDチャネル2
上の第1予備酸化膜及び第1ゲート酸化膜から成る酸化
膜5を除去する。熱酸化法により第2予備酸化膜9を形
成した後、PRマスク10で第1層転送電極8と第2層
転送電極下となる領域以外をカバーして、第1層転送電
極8間際まで第2層転送電極下となるCCDチャネル上
の領域の第2予備酸化膜9を弗化水素酸によりエッチン
グ除去する[図1(f)(g)]。図1(g)では第2
予備酸化膜9が第2層転送電極下となるCCDチャネル
上にかなり残っているように誇張して描かれているが、
実際にはほとんど無くすことができる。
【0019】再度熱酸化して、第2予備酸化膜9を除去
した第2層転送電極形成領域に第2ゲート酸化膜11を
形成する[図1(h)]。この第2ゲート酸化膜11の
厚さも例えば50〜500オングストローム程度とす
る。第1層転送電極8表面を覆う絶縁酸化膜12として
2000〜3000オングストローム程度あれば第2層
転送電極13との間に充分な絶縁性が得られる。リンや
ボロンなどの不純物を高濃度添加した多結晶シリコン
は、酸化速度が通常のバルクシリコンの2〜3倍ほどに
なる。2.5倍であるとすると2000〜3000オン
グストロームの絶縁酸化膜12を形成するためには、第
2予備酸化膜9形成と第2ゲート酸化膜11形成におけ
る2回の酸化工程でシリコン基板上に800〜1200
オングストロームの酸化膜が形成される酸化条件にすれ
ば良いことになる。前述のように第2ゲート酸化膜11
の厚さを50〜500オングストローム程度とすると、
第2予備酸化膜9は800〜500オングストロームな
いし1200〜1000オングストローム程度の厚さが
必要となる。化学気相成長法で第2層多結晶シリコン膜
を全面に成長し、拡散法でリンやボロンなどの不純物を
高濃度添加した後、第2層転送電極13のパターンを有
するフォトレジスト(PR)マスクを形成してプラズマ
エッチングによりパターニングし、第2層転送電極13
を形成する[図1(i)]。
した第2層転送電極形成領域に第2ゲート酸化膜11を
形成する[図1(h)]。この第2ゲート酸化膜11の
厚さも例えば50〜500オングストローム程度とす
る。第1層転送電極8表面を覆う絶縁酸化膜12として
2000〜3000オングストローム程度あれば第2層
転送電極13との間に充分な絶縁性が得られる。リンや
ボロンなどの不純物を高濃度添加した多結晶シリコン
は、酸化速度が通常のバルクシリコンの2〜3倍ほどに
なる。2.5倍であるとすると2000〜3000オン
グストロームの絶縁酸化膜12を形成するためには、第
2予備酸化膜9形成と第2ゲート酸化膜11形成におけ
る2回の酸化工程でシリコン基板上に800〜1200
オングストロームの酸化膜が形成される酸化条件にすれ
ば良いことになる。前述のように第2ゲート酸化膜11
の厚さを50〜500オングストローム程度とすると、
第2予備酸化膜9は800〜500オングストロームな
いし1200〜1000オングストローム程度の厚さが
必要となる。化学気相成長法で第2層多結晶シリコン膜
を全面に成長し、拡散法でリンやボロンなどの不純物を
高濃度添加した後、第2層転送電極13のパターンを有
するフォトレジスト(PR)マスクを形成してプラズマ
エッチングによりパターニングし、第2層転送電極13
を形成する[図1(i)]。
【0020】ここに述べた製造方法によれば、第1層多
結晶シリコン膜のパターニングの際に第2層転送電極形
成領域のシリコン基板表面(酸化膜/シリコン界面)を
保護する酸化膜及び第1層転送電極表面を覆う絶縁酸化
膜は、どちらも2回の酸化工程で形成するため充分な厚
さを持たせることができ、第1ゲート酸化膜及び第2ゲ
ート酸化膜は他の制約を受けず独立の酸化条件で酸化工
程を行なうことができる。従って、両ゲート酸化膜の膜
厚を自由に設定することができる。また、プラズマでダ
メージを与えたゲート酸化膜は残らず、シリコン基板表
面に直接ダメージを与える工程も含まれていないので、
転送電極・シリコン基板間の耐電圧不良,暗電流増加,
転送効率劣化を防ぐことができる。
結晶シリコン膜のパターニングの際に第2層転送電極形
成領域のシリコン基板表面(酸化膜/シリコン界面)を
保護する酸化膜及び第1層転送電極表面を覆う絶縁酸化
膜は、どちらも2回の酸化工程で形成するため充分な厚
さを持たせることができ、第1ゲート酸化膜及び第2ゲ
ート酸化膜は他の制約を受けず独立の酸化条件で酸化工
程を行なうことができる。従って、両ゲート酸化膜の膜
厚を自由に設定することができる。また、プラズマでダ
メージを与えたゲート酸化膜は残らず、シリコン基板表
面に直接ダメージを与える工程も含まれていないので、
転送電極・シリコン基板間の耐電圧不良,暗電流増加,
転送効率劣化を防ぐことができる。
【0021】なお、上記実施例ではP型Si基板内にN
型CCDチャネルを形成する場合について述べたが、こ
れらの導電型を逆にしても、本発明は有効である。
型CCDチャネルを形成する場合について述べたが、こ
れらの導電型を逆にしても、本発明は有効である。
【0022】
【発明の効果】以上説明したように本発明の電荷結合素
子の製造方法によれば、第1層多結晶シリコン膜のパタ
ーニングの際に第2層転送電極形成領域のシリコン基板
表面(酸化膜/シリコン界面)を保護する酸化膜は、第
1予備酸化膜形成と第1ゲート酸化膜形成における2回
の酸化工程で形成するため、第1ゲート酸化膜を薄くし
ても第1予備酸化膜を厚くすることによってシリコン基
板表面保護に充分な厚さを持たせることができ、第1層
転送電極表面を覆う絶縁酸化膜は、第2予備酸化膜形成
と第2ゲート酸化膜形成における2回の酸化工程で形成
するため、第2ゲート酸化膜を薄くしても第2予備酸化
膜を厚くすることによって第1層と第2層の多結晶シリ
コン転送電極間に充分な絶縁性を持たせるのに必要な厚
さを確保することができる。従って、両ゲート酸化膜の
形成条件から製造工程上の制約が取り払われ、膜厚を自
由に設定して電荷結合素子の性能を向上することができ
る効果がある。さらに、本発明の電荷結合素子の製造方
法では、プラズマでダメージを与えたゲート酸化膜は残
らず、シリコン基板表面に直接ダメージを与える工程も
含まれていないので、転送電極・シリコン基板間の耐電
圧不良,暗電流増加,転送効率劣化といった問題も排除
することができる。
子の製造方法によれば、第1層多結晶シリコン膜のパタ
ーニングの際に第2層転送電極形成領域のシリコン基板
表面(酸化膜/シリコン界面)を保護する酸化膜は、第
1予備酸化膜形成と第1ゲート酸化膜形成における2回
の酸化工程で形成するため、第1ゲート酸化膜を薄くし
ても第1予備酸化膜を厚くすることによってシリコン基
板表面保護に充分な厚さを持たせることができ、第1層
転送電極表面を覆う絶縁酸化膜は、第2予備酸化膜形成
と第2ゲート酸化膜形成における2回の酸化工程で形成
するため、第2ゲート酸化膜を薄くしても第2予備酸化
膜を厚くすることによって第1層と第2層の多結晶シリ
コン転送電極間に充分な絶縁性を持たせるのに必要な厚
さを確保することができる。従って、両ゲート酸化膜の
形成条件から製造工程上の制約が取り払われ、膜厚を自
由に設定して電荷結合素子の性能を向上することができ
る効果がある。さらに、本発明の電荷結合素子の製造方
法では、プラズマでダメージを与えたゲート酸化膜は残
らず、シリコン基板表面に直接ダメージを与える工程も
含まれていないので、転送電極・シリコン基板間の耐電
圧不良,暗電流増加,転送効率劣化といった問題も排除
することができる。
【図1】(a)〜(i)は本発明の一実施例の製造工程
を示す図で、電荷結合素子の電荷転送方向の縦断面図で
ある。
を示す図で、電荷結合素子の電荷転送方向の縦断面図で
ある。
【図2】(a)〜(e)は従来の最も基本的な電荷結合
素子の製造方法の製造工程を示す図で、電荷結合素子の
電荷転送方向の縦断面図である。
素子の製造方法の製造工程を示す図で、電荷結合素子の
電荷転送方向の縦断面図である。
【図3】(a)〜(h)は特開平2−189937号記
載の電荷結合素子の製造方法の製造工程を示す図で、電
荷結合素子の電荷転送方向の縦断面図である。
載の電荷結合素子の製造方法の製造工程を示す図で、電
荷結合素子の電荷転送方向の縦断面図である。
【図4】(a)〜(f)は特開平2−292834号記
載の電荷結合素子の製造方法の製造工程を示す図で、電
荷結合素子の電荷転送方向の縦断面図である。
載の電荷結合素子の製造方法の製造工程を示す図で、電
荷結合素子の電荷転送方向の縦断面図である。
1 P型Si基板 2 N型CCDチャネル 3 第1予備酸化膜 4 第1ゲート酸化膜 5 第1予備酸化と第1ゲート酸化による酸化膜 6 第1層多結晶シリコン膜 7 PR(第1層転送電極パターニング用) 8 第1層転送電極 9 第2予備酸化膜 10 PR(第2予備酸化膜エッチング用) 11 第2ゲート酸化膜 12 絶縁酸化膜 13 第2層転送電極 14 窒化膜 15 側壁酸化膜
Claims (2)
- 【請求項1】 半導体基板上に第1予備酸化膜を形成
し、第1層転送電極形成領域の前記第1予備酸化膜を選
択的にエッチング除去した後、第1ゲート酸化膜を形成
する工程と、前記第1層転送電極形成領域の第1ゲート
酸化膜上に多結晶シリコンにより第1層転送電極を選択
的に形成する工程と、第1層転送電極間の前記第1予備
酸化膜及び第1ゲート酸化膜から成る酸化膜をエッチン
グ除去する工程と、第2予備酸化膜を形成し、半導体基
板上の第2層転送電極形成領域の前記第2予備酸化膜を
選択的にエッチング除去した後、第2ゲート酸化膜を形
成する工程と、前記第2層転送電極形成領域の第2ゲー
ト酸化膜上に多結晶シリコンにより第2層転送電極を選
択的に形成する工程を含むことを特徴とする電荷結合素
子の製造方法。 - 【請求項2】 半導体基板としてシリコン基板を用いる
ことを特徴とする請求項1記載の電荷結合素子の製造方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6292864A JP2647034B2 (ja) | 1994-11-28 | 1994-11-28 | 電荷結合素子の製造方法 |
US08/779,644 US5858811A (en) | 1994-11-28 | 1997-01-15 | Method for fabricating charge coupled device (CCD) as semiconductor device of MOS structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6292864A JP2647034B2 (ja) | 1994-11-28 | 1994-11-28 | 電荷結合素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08153870A JPH08153870A (ja) | 1996-06-11 |
JP2647034B2 true JP2647034B2 (ja) | 1997-08-27 |
Family
ID=17787367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6292864A Expired - Lifetime JP2647034B2 (ja) | 1994-11-28 | 1994-11-28 | 電荷結合素子の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5858811A (ja) |
JP (1) | JP2647034B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3011137B2 (ja) * | 1997-06-27 | 2000-02-21 | 日本電気株式会社 | 電荷転送装置およびその製造方法 |
US5886368A (en) | 1997-07-29 | 1999-03-23 | Micron Technology, Inc. | Transistor with silicon oxycarbide gate and methods of fabrication and use |
US7154153B1 (en) | 1997-07-29 | 2006-12-26 | Micron Technology, Inc. | Memory device |
US6794255B1 (en) | 1997-07-29 | 2004-09-21 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
US6746893B1 (en) * | 1997-07-29 | 2004-06-08 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
US6936849B1 (en) | 1997-07-29 | 2005-08-30 | Micron Technology, Inc. | Silicon carbide gate transistor |
US6965123B1 (en) | 1997-07-29 | 2005-11-15 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
US7196929B1 (en) * | 1997-07-29 | 2007-03-27 | Micron Technology Inc | Method for operating a memory device having an amorphous silicon carbide gate insulator |
US6031263A (en) * | 1997-07-29 | 2000-02-29 | Micron Technology, Inc. | DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate |
US7822684B2 (en) * | 2001-10-05 | 2010-10-26 | Jpmorgan Chase Bank, N.A. | Personalized bank teller machine |
WO2006106699A1 (en) * | 2005-03-31 | 2006-10-12 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method of solid-state imaging device |
JP4639116B2 (ja) * | 2005-06-27 | 2011-02-23 | 富士フイルム株式会社 | Ccd型固体撮像装置の製造方法 |
JP5142727B2 (ja) * | 2005-12-27 | 2013-02-13 | パナソニック株式会社 | 音声復号装置および音声復号方法 |
JP2007201320A (ja) * | 2006-01-30 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4027381A (en) * | 1975-07-23 | 1977-06-07 | Texas Instruments Incorporated | Silicon gate ccd structure |
US5114833A (en) * | 1988-08-29 | 1992-05-19 | Eastman Kodak Company | Charge-coupled device and process of making the device |
JPH02189937A (ja) * | 1989-01-18 | 1990-07-25 | Nec Corp | 電荷結合装置の製造方法 |
JPH02292834A (ja) * | 1989-05-02 | 1990-12-04 | Nec Corp | 電荷結合素子の製造方法 |
US4994405A (en) * | 1989-11-21 | 1991-02-19 | Eastman Kodak Company | Area image sensor with transparent electrodes |
JP2976585B2 (ja) * | 1991-05-10 | 1999-11-10 | ソニー株式会社 | 半導体装置の製造方法 |
US5492852A (en) * | 1993-10-07 | 1996-02-20 | Nec Corporation | Method for fabricating a solid imaging device having improved smear and breakdown voltage characteristics |
-
1994
- 1994-11-28 JP JP6292864A patent/JP2647034B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-15 US US08/779,644 patent/US5858811A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08153870A (ja) | 1996-06-11 |
US5858811A (en) | 1999-01-12 |
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---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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