JP3184389B2 - バイポーラ素子の埋込み層形成方法 - Google Patents
バイポーラ素子の埋込み層形成方法Info
- Publication number
- JP3184389B2 JP3184389B2 JP03975894A JP3975894A JP3184389B2 JP 3184389 B2 JP3184389 B2 JP 3184389B2 JP 03975894 A JP03975894 A JP 03975894A JP 3975894 A JP3975894 A JP 3975894A JP 3184389 B2 JP3184389 B2 JP 3184389B2
- Authority
- JP
- Japan
- Prior art keywords
- buried
- region
- film
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、埋込みコレクタ層と埋
込み分離層とを形成する際の、リソグラフィーによる重
ね合わせ余裕をまったく不要とすることにより、素子面
積を小さくすることのできるバイポーラ素子の埋込み層
形成方法に関するものである。
込み分離層とを形成する際の、リソグラフィーによる重
ね合わせ余裕をまったく不要とすることにより、素子面
積を小さくすることのできるバイポーラ素子の埋込み層
形成方法に関するものである。
【０００２】
【従来の技術】図２に従来の技術によるバイポーラ素子
の埋込み層形成方法の工程順流れ図を示す。
の埋込み層形成方法の工程順流れ図を示す。
【０００３】まず、図２（ａ）に示すように、半導体基
板１上に酸化膜１０を数千Å程度以上成膜し、通常のリ
ソグラフィーにより埋込みコレクタ層形成予定領域上の
酸化膜を除去し、Ｎ型の不純物を導入し、埋込みコレク
タ層６を形成する。
板１上に酸化膜１０を数千Å程度以上成膜し、通常のリ
ソグラフィーにより埋込みコレクタ層形成予定領域上の
酸化膜を除去し、Ｎ型の不純物を導入し、埋込みコレク
タ層６を形成する。
【０００４】次に図２（ｂ）に示すように、不純物の選
択拡散で埋込みコレクタ層６を形成し、拡散時に埋込み
コレクタ層６上に２〜３０００Å程度の厚さの酸化膜１
０を形成する。
択拡散で埋込みコレクタ層６を形成し、拡散時に埋込み
コレクタ層６上に２〜３０００Å程度の厚さの酸化膜１
０を形成する。
【０００５】次に図２（ｃ）に示すように、全面にリソ
グラフィー用のレジスト膜１２を塗布形成し、通常のリ
ソグラフィー法によりレジスト膜１２のパターニングを
施し、レジスト膜１２のエッチング耐性を利用して、下
地の酸化膜１０のエッチングを行うことで、レジスト膜
１２のパターンの酸化膜１０への転写が完了する。
グラフィー用のレジスト膜１２を塗布形成し、通常のリ
ソグラフィー法によりレジスト膜１２のパターニングを
施し、レジスト膜１２のエッチング耐性を利用して、下
地の酸化膜１０のエッチングを行うことで、レジスト膜
１２のパターンの酸化膜１０への転写が完了する。
【０００６】レジスト膜１２をパターニングする際のリ
ソグラフィー用の遮光マスクの位置決めは、図２（ａ）
の埋込みコレクタ層形成予定領域上の酸化膜１０の開口
の位置決めとは別工程で行われるため、図中の（ｄ＋
ａ）で示す距離のように、埋込みコレクタ層６と埋込み
分離層との間の電気的耐圧より決まる距離ｄのほかに、
レジスト膜１２をパターニングする際のリソグラフィー
用の遮光マスクの位置決めのばらつきによる耐圧劣化を
防止するための余裕ａがさらに必要となる。この余裕ａ
を、リソグラフィーの重ね合わせ余裕と呼ぶ。リソグラ
フィーの重ね合わせ余裕は２μｍ程度必要である。
ソグラフィー用の遮光マスクの位置決めは、図２（ａ）
の埋込みコレクタ層形成予定領域上の酸化膜１０の開口
の位置決めとは別工程で行われるため、図中の（ｄ＋
ａ）で示す距離のように、埋込みコレクタ層６と埋込み
分離層との間の電気的耐圧より決まる距離ｄのほかに、
レジスト膜１２をパターニングする際のリソグラフィー
用の遮光マスクの位置決めのばらつきによる耐圧劣化を
防止するための余裕ａがさらに必要となる。この余裕ａ
を、リソグラフィーの重ね合わせ余裕と呼ぶ。リソグラ
フィーの重ね合わせ余裕は２μｍ程度必要である。
【０００７】また、図２（ｃ）においては、レジスト膜
１２をパターニングする際のリソグラフィー用の遮光マ
スクの位置決めが、図２の方向で半導体基板１の断面を
見た場合に、埋込みコレクタ層６がレジスト膜１２の二
つの開口部の中央になった場合を示している。したがっ
て、レジスト膜１２をパターニングする際のリソグラフ
ィー用の遮光マスクの位置決めが、図２（ｃ）で見て、
どちらか一方向にずれて、図２（ｃ）中で示す（ｄ＋
ａ）という距離の代わりに、埋込みコレクタ層６とレジ
スト膜１２の一方の開口部との距離がｄで、埋込みコレ
クタ層６とレジスト膜１２のもう一方の開口部との距離
が（ｄ＋２ａ）であるという最大のずれのケースが発生
し得るが、余裕ａがあるために、電気的耐圧より決まる
距離ｄを、埋込みコレクタ層６と埋込み分離層との間で
維持することができる。したがって、従来の技術におい
ては、余裕ａは埋込みコレクタ層６と埋込み分離層との
間の電気的耐圧を維持する必要不可欠のものである。ま
た、一般的には、埋込みコレクタ層６とレジスト膜１２
の開口部との距離は、ｄと（ｄ＋２ａ）との間の任意の
値をとる。
１２をパターニングする際のリソグラフィー用の遮光マ
スクの位置決めが、図２の方向で半導体基板１の断面を
見た場合に、埋込みコレクタ層６がレジスト膜１２の二
つの開口部の中央になった場合を示している。したがっ
て、レジスト膜１２をパターニングする際のリソグラフ
ィー用の遮光マスクの位置決めが、図２（ｃ）で見て、
どちらか一方向にずれて、図２（ｃ）中で示す（ｄ＋
ａ）という距離の代わりに、埋込みコレクタ層６とレジ
スト膜１２の一方の開口部との距離がｄで、埋込みコレ
クタ層６とレジスト膜１２のもう一方の開口部との距離
が（ｄ＋２ａ）であるという最大のずれのケースが発生
し得るが、余裕ａがあるために、電気的耐圧より決まる
距離ｄを、埋込みコレクタ層６と埋込み分離層との間で
維持することができる。したがって、従来の技術におい
ては、余裕ａは埋込みコレクタ層６と埋込み分離層との
間の電気的耐圧を維持する必要不可欠のものである。ま
た、一般的には、埋込みコレクタ層６とレジスト膜１２
の開口部との距離は、ｄと（ｄ＋２ａ）との間の任意の
値をとる。
【０００８】次に図２（ｄ）に示すように、レジスト膜
１２を除去し、埋込み分離層形成予定領域にＰ型の不純
物を導入し、埋込み分離層９を形成する。
１２を除去し、埋込み分離層形成予定領域にＰ型の不純
物を導入し、埋込み分離層９を形成する。
【０００９】次に図２（ｅ）に示すように、埋込みコレ
クタ層６と埋込み分離層９とを必要な深さに作り込み、
酸化膜１０を除去して、従来の技術によるエピタキシャ
ル層形成前のバイポーラ素子ができあがる。
クタ層６と埋込み分離層９とを必要な深さに作り込み、
酸化膜１０を除去して、従来の技術によるエピタキシャ
ル層形成前のバイポーラ素子ができあがる。
【００１０】図２（ｃ）においては、レジスト膜１２を
パターニングする際のリソグラフィー用の遮光マスクの
位置決めに関して、図２の方向で半導体基板１の断面を
見た場合に、埋込みコレクタ層６がレジスト膜１２の二
つの開口部の中央になった場合を示しているため、図２
（ｅ）に示す埋込みコレクタ層６と埋込み分離層９との
間の距離も（ｄ＋ａ）になっている。
パターニングする際のリソグラフィー用の遮光マスクの
位置決めに関して、図２の方向で半導体基板１の断面を
見た場合に、埋込みコレクタ層６がレジスト膜１２の二
つの開口部の中央になった場合を示しているため、図２
（ｅ）に示す埋込みコレクタ層６と埋込み分離層９との
間の距離も（ｄ＋ａ）になっている。
【００１１】以上に示したように、従来の技術において
は、重ね合わせ余裕ａが不可欠であるため、長方形の素
子セルの場合、縦・横それぞれ２ａの重ね合わせ余裕分
だけ素子面積が大きくなっていた。たとえば、３０μｍ
×５０μｍという標準的な素子面積のセルを考えた場
合、重ね合わせ余裕ａを２μｍとした場合、このうちの
２０％の面積が、重ね合わせ余裕ａによるものである。
は、重ね合わせ余裕ａが不可欠であるため、長方形の素
子セルの場合、縦・横それぞれ２ａの重ね合わせ余裕分
だけ素子面積が大きくなっていた。たとえば、３０μｍ
×５０μｍという標準的な素子面積のセルを考えた場
合、重ね合わせ余裕ａを２μｍとした場合、このうちの
２０％の面積が、重ね合わせ余裕ａによるものである。
【００１２】
【発明が解決しようとする課題】しかしながら、近年の
半導体装置の製造分野においては、高性能化および低コ
スト化のために素子面積が従来よりますます縮小化され
ており、バイポーラ素子の場合、エミッタおよび活性ベ
ースおよび外部ベース各部の縮小化ということは従来よ
りなされてきたが、埋込みコレクタ層と埋込み分離層と
の間の距離を縮めることによる素子面積の縮小化が残さ
れた課題であった。
半導体装置の製造分野においては、高性能化および低コ
スト化のために素子面積が従来よりますます縮小化され
ており、バイポーラ素子の場合、エミッタおよび活性ベ
ースおよび外部ベース各部の縮小化ということは従来よ
りなされてきたが、埋込みコレクタ層と埋込み分離層と
の間の距離を縮めることによる素子面積の縮小化が残さ
れた課題であった。
【００１３】本発明は上記従来の課題を解決するもの
で、埋込みコレクタ層と埋込み分離層とを形成する際の
リソグラフィーによる重ね合わせ余裕をまったく不要と
し、高性能化と低コスト化を可能とする、優れたバイポ
ーラ素子の埋込み層形成方法を提供することを目的とす
る。
で、埋込みコレクタ層と埋込み分離層とを形成する際の
リソグラフィーによる重ね合わせ余裕をまったく不要と
し、高性能化と低コスト化を可能とする、優れたバイポ
ーラ素子の埋込み層形成方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明のバイポーラ素子の埋込み層形成方法は、一導
電型の半導体基板上に酸化膜およびナイトライド膜を順
次形成する工程、酸化膜およびナイトライド膜に埋込み
コレクタ層用の第一の拡散予定領域と、埋込み分離層用
の第二の拡散予定領域以外の領域を開孔して選択酸化す
る工程、半導体基板表面にポリシリコン膜を形成した
後、第二の拡散予定領域上にのみポリシリコン膜を残
し、第一の拡散予定領域上のナイトライド膜を除去して
反対導電型の不純物を導入して埋込みコレクタ層を形成
する工程、ポリシリコン膜を酸化して酸化膜に変化した
後、酸化膜を全面除去する工程、第二の拡散予定領域上
のナイトライド膜をマスクにして他の領域を選択酸化す
る工程、ナイトライド膜を除去した後、第二の拡散予定
領域に一導体型の不純物を導入して埋込み分離層を形成
する工程によりセルフアラインで形成することを特徴と
している。
に本発明のバイポーラ素子の埋込み層形成方法は、一導
電型の半導体基板上に酸化膜およびナイトライド膜を順
次形成する工程、酸化膜およびナイトライド膜に埋込み
コレクタ層用の第一の拡散予定領域と、埋込み分離層用
の第二の拡散予定領域以外の領域を開孔して選択酸化す
る工程、半導体基板表面にポリシリコン膜を形成した
後、第二の拡散予定領域上にのみポリシリコン膜を残
し、第一の拡散予定領域上のナイトライド膜を除去して
反対導電型の不純物を導入して埋込みコレクタ層を形成
する工程、ポリシリコン膜を酸化して酸化膜に変化した
後、酸化膜を全面除去する工程、第二の拡散予定領域上
のナイトライド膜をマスクにして他の領域を選択酸化す
る工程、ナイトライド膜を除去した後、第二の拡散予定
領域に一導体型の不純物を導入して埋込み分離層を形成
する工程によりセルフアラインで形成することを特徴と
している。
【００１５】
【作用】本発明のバイポーラ素子の埋込み層形成方法に
よれば、埋込みコレクタ層と埋込み分離層とを形成する
際のリソグラフィーによる重ね合わせ余裕をまったく不
要とし、高性能化と低コスト化を実現することができ
る。
よれば、埋込みコレクタ層と埋込み分離層とを形成する
際のリソグラフィーによる重ね合わせ余裕をまったく不
要とし、高性能化と低コスト化を実現することができ
る。
【００１６】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１７】図１（ａ）〜（ｈ）は本実施例の工程順断
面図である。まず、図１（ａ）に示すように、Ｐ型の半
導体基板１上の埋込みコレクタ層形成予定領域および埋
込み分離層形成予定領域上に、通常のリソグラフィーに
よりバッファー酸化膜２とナイトライド膜３を形成し、
埋込みコレクタ層形成予定領域および埋込み分離層形成
予定領域以外の領域を選択酸化することにより、選択酸
化膜４を形成する。選択酸化膜４は３０００Å程度以上
の厚さであればよい。
面図である。まず、図１（ａ）に示すように、Ｐ型の半
導体基板１上の埋込みコレクタ層形成予定領域および埋
込み分離層形成予定領域上に、通常のリソグラフィーに
よりバッファー酸化膜２とナイトライド膜３を形成し、
埋込みコレクタ層形成予定領域および埋込み分離層形成
予定領域以外の領域を選択酸化することにより、選択酸
化膜４を形成する。選択酸化膜４は３０００Å程度以上
の厚さであればよい。
【００１８】図１（ａ）中のｄは、埋込みコレクタ層と
埋込み分離層との間の電気的耐圧を維持するために必要
な距離を示している。上述のように、埋込みコレクタ層
形成予定領域および埋込み分離層形成予定領域の位置決
めが、同一の処理工程で行われるため、従来例の図２に
示したような、リソグラフィーの重ね合わせ余裕ａはま
ったく不要である。
埋込み分離層との間の電気的耐圧を維持するために必要
な距離を示している。上述のように、埋込みコレクタ層
形成予定領域および埋込み分離層形成予定領域の位置決
めが、同一の処理工程で行われるため、従来例の図２に
示したような、リソグラフィーの重ね合わせ余裕ａはま
ったく不要である。
【００１９】次に図１（ｂ）に示すように、全面にポリ
シリコン膜を厚さ１０００Å程度形成し、通常のリソグ
ラフィーにより埋込み分離層形成予定領域上のポリシリ
コン膜５を残す。
シリコン膜を厚さ１０００Å程度形成し、通常のリソグ
ラフィーにより埋込み分離層形成予定領域上のポリシリ
コン膜５を残す。
【００２０】次に図１（ｃ）に示すように、埋込みコレ
クタ層形成予定領域上のナイトライド膜のみを除去し、
埋込みコレクタ層形成予定領域にＮ型不純物を導入して
埋込みコレクタ層６を形成する。
クタ層形成予定領域上のナイトライド膜のみを除去し、
埋込みコレクタ層形成予定領域にＮ型不純物を導入して
埋込みコレクタ層６を形成する。
【００２１】次に図１（ｄ）に示すように、ポリシリコ
ン膜５を酸化させて酸化膜７に変える。
ン膜５を酸化させて酸化膜７に変える。
【００２２】次に図１（ｅ）に示すように、ナイトライ
ド膜３に覆われている部分を除いて他の部分の酸化膜
４，７などを全面除去する。
ド膜３に覆われている部分を除いて他の部分の酸化膜
４，７などを全面除去する。
【００２３】以上図１（ｃ）〜図１（ｅ）に示したよう
に、本実施例においては、ポリシリコン膜はナイトライ
ド膜除去に対してエッチングマスクになること、ポリシ
リコン膜は通常の酸化法により容易に酸化膜に変わるこ
と、酸化膜に変わった後のポリシリコン膜は下地のナイ
トライド膜にまったく損傷を与えずに容易に除去ができ
ることといった、ポリシリコン膜の持つ優れた性質をう
まく組み合わせて利用している。
に、本実施例においては、ポリシリコン膜はナイトライ
ド膜除去に対してエッチングマスクになること、ポリシ
リコン膜は通常の酸化法により容易に酸化膜に変わるこ
と、酸化膜に変わった後のポリシリコン膜は下地のナイ
トライド膜にまったく損傷を与えずに容易に除去ができ
ることといった、ポリシリコン膜の持つ優れた性質をう
まく組み合わせて利用している。
【００２４】次に図１（ｆ）に示すように、埋込み分離
層形成予定領域上に残ったナイトライド膜３を用いて選
択酸化を行い、選択酸化膜８を形成する。選択酸化膜８
は３０００Å程度以上の厚さであればよい。
層形成予定領域上に残ったナイトライド膜３を用いて選
択酸化を行い、選択酸化膜８を形成する。選択酸化膜８
は３０００Å程度以上の厚さであればよい。
【００２５】次に図１（ｇ）に示すように、埋込み分離
層形成予定領域上のナイトライド膜３を除去し、埋込み
分離層形成予定領域にＰ型不純物を導入して埋込み分離
層９を形成する。
層形成予定領域上のナイトライド膜３を除去し、埋込み
分離層形成予定領域にＰ型不純物を導入して埋込み分離
層９を形成する。
【００２６】次に図１（ｈ）に示すように、必要な深さ
に埋込みコレクタ層６と埋込み分離層９とを作り込み、
酸化膜８を全面除去することによりエピタキシャル層形
成前のバイポーラ素子ができあがる。
に埋込みコレクタ層６と埋込み分離層９とを作り込み、
酸化膜８を全面除去することによりエピタキシャル層形
成前のバイポーラ素子ができあがる。
【００２７】このように形成された埋込みコレクタ層６
と埋込み分離層９との間の距離ｄは、図１（ａ）に示す
ように、ナイトライド膜３の形成時点に同一のリソグラ
フィーによってすでに決められており、ポリシリコン膜
５形成時のリソグラフィーは、埋込みコレクタ層６と埋
込み分離層９との位置関係にはまったく寄与しない。し
たがって本発明においては、従来例の図２に示したよう
な、リソグラフィーによる重ね合わせ余裕ａをまったく
必要としない。また、従来の技術に要したリソグラフィ
ー回数は２回であるから、本発明によってリソグラフィ
ー回数を増やすこともない。
と埋込み分離層９との間の距離ｄは、図１（ａ）に示す
ように、ナイトライド膜３の形成時点に同一のリソグラ
フィーによってすでに決められており、ポリシリコン膜
５形成時のリソグラフィーは、埋込みコレクタ層６と埋
込み分離層９との位置関係にはまったく寄与しない。し
たがって本発明においては、従来例の図２に示したよう
な、リソグラフィーによる重ね合わせ余裕ａをまったく
必要としない。また、従来の技術に要したリソグラフィ
ー回数は２回であるから、本発明によってリソグラフィ
ー回数を増やすこともない。
【００２８】本実施例により、たとえば、従来の技術に
よる３０μｍ×５０μｍ程度の標準的な大きさの素子面
積のセルの場合、重ね合わせ余裕を２μｍとして、２６
μｍ×４６μｍまで小さく作ることが可能で、従来の技
術に対して２０％程度、素子面積を縮小することができ
る。
よる３０μｍ×５０μｍ程度の標準的な大きさの素子面
積のセルの場合、重ね合わせ余裕を２μｍとして、２６
μｍ×４６μｍまで小さく作ることが可能で、従来の技
術に対して２０％程度、素子面積を縮小することができ
る。
【００２９】なお、図１（ｂ）でナイトライド膜を除去
した後に、図１（ｃ）に示すように埋込みコレクタ層を
形成する予定領域にＮ型不純物を導入したが、順番を逆
にしてもよい。
した後に、図１（ｃ）に示すように埋込みコレクタ層を
形成する予定領域にＮ型不純物を導入したが、順番を逆
にしてもよい。
【００３０】
【発明の効果】本発明の方法によれば、埋込みコレクタ
層と埋込み分離層とがセルフアラインにより形成するこ
とができ、埋込みコレクタ層と埋込み分離層とを形成す
る際のリソグラフィーによる重ね合わせ余裕をまったく
不要とし、２割程度以上の素子面積の縮小化をはかるこ
とができ、高性能化と低コスト化を実現することができ
る。
層と埋込み分離層とがセルフアラインにより形成するこ
とができ、埋込みコレクタ層と埋込み分離層とを形成す
る際のリソグラフィーによる重ね合わせ余裕をまったく
不要とし、２割程度以上の素子面積の縮小化をはかるこ
とができ、高性能化と低コスト化を実現することができ
る。
【図１】本発明の一実施例の埋込み層の形成方法の工程
順断面図
順断面図
【図２】従来例の埋込み層の形成方法の工程順断面図
１ 半導体基板 ２ バッファー酸化膜 ３ ナイトライド膜 ４ 選択酸化膜 ５ ポリシリコン膜 ６ 埋込みコレクタ層 ７ 酸化膜 ８ 選択酸化膜 ９ 埋込み分離層
Claims (1)
- 【請求項１】 一導電型の半導体基板上に酸化膜および
ナイトライド膜を順次形成する工程、前記酸化膜および
前記ナイトライド膜に埋込みコレクタ層用の第一の拡散
予定領域と埋込み分離層用の第二の拡散予定領域以外の
領域を開孔して、選択酸化する工程、前記半導体基板表
面にポリシリコン膜を形成した後、前記第二の拡散予定
領域上にのみポリシリコン膜を残し、前記第一の拡散予
定領域上のナイトライド膜を除去して反対導電型の不純
物を導入して埋込みコレクタ層を形成する工程、前記ポ
リシリコン膜を酸化して酸化膜に変化させた後、前記酸
化膜を全面除去する工程、前記第二の拡散予定領域上の
ナイトライド膜をマスクにして他の領域を選択酸化する
工程、ならびに、前記ナイトライド膜を除去した後、前
記第二の拡散予定領域に一導体型の不純物を導入して埋
込み分離層を形成する工程を備えたバイポーラ素子の埋
込み層形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03975894A JP3184389B2 (ja) | 1994-03-10 | 1994-03-10 | バイポーラ素子の埋込み層形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03975894A JP3184389B2 (ja) | 1994-03-10 | 1994-03-10 | バイポーラ素子の埋込み層形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249635A JPH07249635A (ja) | 1995-09-26 |
| JP3184389B2 true JP3184389B2 (ja) | 2001-07-09 |
Family
ID=12561857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03975894A Expired - Fee Related JP3184389B2 (ja) | 1994-03-10 | 1994-03-10 | バイポーラ素子の埋込み層形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3184389B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2512578A (en) * | 2013-03-07 | 2014-10-08 | Ooozu Ltd | Device for providing translations |
-
1994
- 1994-03-10 JP JP03975894A patent/JP3184389B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2512578A (en) * | 2013-03-07 | 2014-10-08 | Ooozu Ltd | Device for providing translations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07249635A (ja) | 1995-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5449637A (en) | Method of producing low and high voltage MOSFETs with reduced masking steps | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JP2647034B2 (ja) | 電荷結合素子の製造方法 | |
| KR970004458B1 (ko) | 싱글 터브 반도체 장치 제조 방법 | |
| US5559045A (en) | Method of fabricating vertical-type double diffused mosfet having a self-aligned field oxide film | |
| JPH0529329A (ja) | 半導体装置の製造方法 | |
| JP3184389B2 (ja) | バイポーラ素子の埋込み層形成方法 | |
| JP2907133B2 (ja) | 半導体装置の製造方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH0645614A (ja) | 読出し専用半導体メモリの製造方法 | |
| JPH05343413A (ja) | バイポーラトランジスタとその製造方法 | |
| JP3235091B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3203733B2 (ja) | Ｍｏｓｉｃ及びその製造方法 | |
| JP3259439B2 (ja) | 半導体装置の製造方法 | |
| JPH0227737A (ja) | 半導体装置の製造方法 | |
| JPS5866358A (ja) | 半導体装置の製法 | |
| JPH0817224B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS62132363A (ja) | 半導体装置の製造方法 | |
| JP3300474B2 (ja) | 半導体装置およびその製造方法 | |
| JPH08172128A (ja) | 半導体装置及びその製造方法 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPH1117165A (ja) | 半導体装置の積層ゲート構造 | |
| JPS6399563A (ja) | 半導体装置の製造方法 | |
| JPH0563193A (ja) | 半導体装置の製造方法 | |
| JPS62293636A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |