JPH08172128A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08172128A JPH08172128A JP31362794A JP31362794A JPH08172128A JP H08172128 A JPH08172128 A JP H08172128A JP 31362794 A JP31362794 A JP 31362794A JP 31362794 A JP31362794 A JP 31362794A JP H08172128 A JPH08172128 A JP H08172128A
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- Japan
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- oxide film
- concentration impurity
- impurity diffusion
- silicon
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- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 活性領域上に形成したゲート電極を横切るよ
うに配線を配置した時、新たなコンタクト部を不要にす
ることができ、微細化及び工程の簡略化を実現すること
ができる。 【構成】 シリコン基板１の素子領域１１の一部に高濃
度不純物拡散層５が形成され、高濃度不純物拡散層５が
形成されていない素子領域１１のシリコン基板１上に薄
膜のシリコン酸化膜３が形成され、高濃度不純物拡散層
５上に該シリコン酸化膜３よりも厚膜のシリコン増速酸
化膜６ａが形成されてなる。
うに配線を配置した時、新たなコンタクト部を不要にす
ることができ、微細化及び工程の簡略化を実現すること
ができる。 【構成】 シリコン基板１の素子領域１１の一部に高濃
度不純物拡散層５が形成され、高濃度不純物拡散層５が
形成されていない素子領域１１のシリコン基板１上に薄
膜のシリコン酸化膜３が形成され、高濃度不純物拡散層
５上に該シリコン酸化膜３よりも厚膜のシリコン増速酸
化膜６ａが形成されてなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、半導体装置の多層化技術に適
用することができ、特に、活性領域上に形成したゲート
電極を横切るように配線を配置した時、新たなコンタク
ト部を不要にすることができ、微細化及び工程の簡略化
を実現することができる半導体装置及びその製造方法に
関する。
造方法に係り、詳しくは、半導体装置の多層化技術に適
用することができ、特に、活性領域上に形成したゲート
電極を横切るように配線を配置した時、新たなコンタク
ト部を不要にすることができ、微細化及び工程の簡略化
を実現することができる半導体装置及びその製造方法に
関する。
【０００２】近年、素子の高速化及び素子の微細化に伴
い、高密度配線技術が要求されている。このため、配線
を多層にして高密度配線を実現する多層配線技術が多用
されているが、最下層の配線は、ゲート電極等にも使用
されるため、種々の制約を受けている。例えば、活性領
域上に形成したゲート電極を横切るように配線層を配置
すると、配線層が活性領域上を横切るため、配線層によ
り拡散層が分離されてしまう。このため、コンタクト部
を新たに形成しなければならないうえ、基板との分離を
行うために絶縁膜も新たに形成しなければならない。
い、高密度配線技術が要求されている。このため、配線
を多層にして高密度配線を実現する多層配線技術が多用
されているが、最下層の配線は、ゲート電極等にも使用
されるため、種々の制約を受けている。例えば、活性領
域上に形成したゲート電極を横切るように配線層を配置
すると、配線層が活性領域上を横切るため、配線層によ
り拡散層が分離されてしまう。このため、コンタクト部
を新たに形成しなければならないうえ、基板との分離を
行うために絶縁膜も新たに形成しなければならない。
【０００３】従って、新たにコンタクト部及び配線層を
追加して形成しなければならないため、最小設計ルール
で描かれた素子に追加のゲート電極配線を追加しても、
微細化に貢献することができないうえ、その絶縁の仕方
によっては工程がかなり増大して工程が複雑化するとい
う問題を生じている。そこで、活性領域上に形成したゲ
ート電極を横切るように配線を配置した時、新たなコン
タクト部を不要にすることができ、微細化及び工程の簡
略化を実現することができる半導体装置及びその製造方
法が要求されている。
追加して形成しなければならないため、最小設計ルール
で描かれた素子に追加のゲート電極配線を追加しても、
微細化に貢献することができないうえ、その絶縁の仕方
によっては工程がかなり増大して工程が複雑化するとい
う問題を生じている。そこで、活性領域上に形成したゲ
ート電極を横切るように配線を配置した時、新たなコン
タクト部を不要にすることができ、微細化及び工程の簡
略化を実現することができる半導体装置及びその製造方
法が要求されている。
【０００４】
【従来の技術】図１２は従来の半導体装置の構造を示す
平面及び断面図であり、図１２（ａ）はその半導体装置
の構造を示す平面図、図１２（ｂ）は図１２（ａ）に示
すＡ１−Ａ２方向の半導体装置の構造を示す断面図であ
る。図１２において、１００１〜１００３は、各々基
板、活性領域、ゲート電極であり、１００４〜１００６
は各々コンタクト部、拡散層、ＬＯＣＯＳ膜である。
平面及び断面図であり、図１２（ａ）はその半導体装置
の構造を示す平面図、図１２（ｂ）は図１２（ａ）に示
すＡ１−Ａ２方向の半導体装置の構造を示す断面図であ
る。図１２において、１００１〜１００３は、各々基
板、活性領域、ゲート電極であり、１００４〜１００６
は各々コンタクト部、拡散層、ＬＯＣＯＳ膜である。
【０００５】従来の半導体装置において、ゲート電極１
００３を配置する場合、ゲート電極１００３は、活性
（素子）領域１００２においては、ゲート電極として使
用しており、ＬＯＣＯＳ法等により形成された素子分離
絶縁領域となるＬＯＣＯＳ膜１００６上においては、配
線として使用している。
００３を配置する場合、ゲート電極１００３は、活性
（素子）領域１００２においては、ゲート電極として使
用しており、ＬＯＣＯＳ法等により形成された素子分離
絶縁領域となるＬＯＣＯＳ膜１００６上においては、配
線として使用している。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置では、図１３に示す如く、活性領域
１００２上に形成したゲート電極１００３を横切るよう
に配線層１０１１を配置すると、配線層１０１１が活性
領域１００２上を横切るため、配線層１０１１により拡
散層１００５が分離されてしまう。このため、新たなコ
ンタクト部１０１２を形成しなければならないうえ、配
線層１０１１と基板１００１との分離を行うために新た
な絶縁膜１０１３も形成しなければならない。
た従来の半導体装置では、図１３に示す如く、活性領域
１００２上に形成したゲート電極１００３を横切るよう
に配線層１０１１を配置すると、配線層１０１１が活性
領域１００２上を横切るため、配線層１０１１により拡
散層１００５が分離されてしまう。このため、新たなコ
ンタクト部１０１２を形成しなければならないうえ、配
線層１０１１と基板１００１との分離を行うために新た
な絶縁膜１０１３も形成しなければならない。
【０００７】従って、新たにコンタクト部１０１２及び
絶縁膜１０１３を追加して形成しなければならないた
め、最小設計ルールで描かれた素子に追加のゲート電極
配線を追加しても、微細化に貢献することができないう
え、その絶縁の仕方によっては工程がかなり増大して工
程が複雑化するという問題を生じていた。そこで、本発
明は、活性領域上に形成したゲート電極を横切るように
配線を配置した時、新たなコンタクト部を不要にするこ
とができ、微細化及び工程の簡略化を実現することがで
きる半導体装置及びその製造方法を提供することを目的
としている。
絶縁膜１０１３を追加して形成しなければならないた
め、最小設計ルールで描かれた素子に追加のゲート電極
配線を追加しても、微細化に貢献することができないう
え、その絶縁の仕方によっては工程がかなり増大して工
程が複雑化するという問題を生じていた。そこで、本発
明は、活性領域上に形成したゲート電極を横切るように
配線を配置した時、新たなコンタクト部を不要にするこ
とができ、微細化及び工程の簡略化を実現することがで
きる半導体装置及びその製造方法を提供することを目的
としている。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
シリコン基板の素子領域の一部に高濃度不純物拡散層が
形成され、該高濃度不純物拡散層が形成されていない該
素子領域の該シリコン基板上に薄膜のシリコン酸化膜が
形成され、該高濃度不純物拡散層上に該シリコン酸化膜
よりも厚膜のシリコン増速酸化膜が形成されてなること
を特徴とするものである。
シリコン基板の素子領域の一部に高濃度不純物拡散層が
形成され、該高濃度不純物拡散層が形成されていない該
素子領域の該シリコン基板上に薄膜のシリコン酸化膜が
形成され、該高濃度不純物拡散層上に該シリコン酸化膜
よりも厚膜のシリコン増速酸化膜が形成されてなること
を特徴とするものである。
【０００９】請求項２記載の発明は、上記請求項１記載
の発明において、前記薄膜のシリコン酸化膜は、熱酸化
膜であり、かつ前記厚膜のシリコン増速酸化膜上にゲー
ト電極が形成されてなることを特徴とするものである。
請求項３記載の発明は、上記請求項１，２記載の発明に
おいて、前記素子領域の両側の前記シリコン基板に素子
分離絶縁膜が形成され、かつ前記高濃度不純物拡散層
は、該素子分離絶縁膜と前記高濃度不純物拡散層間の該
シリコン基板に形成された拡散層により電気的に接続さ
れてなることを特徴とするものである。
の発明において、前記薄膜のシリコン酸化膜は、熱酸化
膜であり、かつ前記厚膜のシリコン増速酸化膜上にゲー
ト電極が形成されてなることを特徴とするものである。
請求項３記載の発明は、上記請求項１，２記載の発明に
おいて、前記素子領域の両側の前記シリコン基板に素子
分離絶縁膜が形成され、かつ前記高濃度不純物拡散層
は、該素子分離絶縁膜と前記高濃度不純物拡散層間の該
シリコン基板に形成された拡散層により電気的に接続さ
れてなることを特徴とするものである。
【００１０】請求項４記載の発明は、シリコン基板の素
子領域の一部が露出された開口部を有するマスクを形成
する工程と、次いで、該マスクを用い、該開口部内の該
素子領域の一部の該シリコン基板内に高濃度不純物を導
入して高濃度不純物拡散層を形成する工程と、次いで、
該マスクを除去する行程と、次いで、該シリコン基板を
熱処理することにより、該高濃度不純物拡散層が形成さ
れていない該素子領域の該シリコン基板を熱酸化して薄
膜のシリコン酸化膜を形成するとともに、該高濃度不純
物拡散層が形成された部分の該シリコン基板を増速熱酸
化して、該高濃度不純物拡散層上に該シリコン酸化膜よ
りも厚膜のシリコン増速酸化膜を形成する工程とを含む
ことを特徴とするものである。
子領域の一部が露出された開口部を有するマスクを形成
する工程と、次いで、該マスクを用い、該開口部内の該
素子領域の一部の該シリコン基板内に高濃度不純物を導
入して高濃度不純物拡散層を形成する工程と、次いで、
該マスクを除去する行程と、次いで、該シリコン基板を
熱処理することにより、該高濃度不純物拡散層が形成さ
れていない該素子領域の該シリコン基板を熱酸化して薄
膜のシリコン酸化膜を形成するとともに、該高濃度不純
物拡散層が形成された部分の該シリコン基板を増速熱酸
化して、該高濃度不純物拡散層上に該シリコン酸化膜よ
りも厚膜のシリコン増速酸化膜を形成する工程とを含む
ことを特徴とするものである。
【００１１】請求項５記載の発明は、上記請求項４記載
の発明において、前記酸化工程は、８５０℃以下のウェ
ット雰囲気で行い、かつ前記高濃度不純物拡散層を形成
する前記高濃度不純物導入工程は、前記素子領域の前記
シリコン基板の表面濃度を決定する不純物導入工程とは
別に行うことを特徴とするものである。請求項６記載の
発明は、上記請求項４，５記載の発明において、前記高
濃度不純物拡散層は、Ａｓ又はＰを１０15ｃｍ-3程度濃
度分布のピークが１０21ｃｍ-3程度以上になるように導
入することにより形成し、前記シリコン増速酸化膜は、
電源電圧下において充分な絶縁能力を有するような膜厚
で形成することを特徴とするものである。
の発明において、前記酸化工程は、８５０℃以下のウェ
ット雰囲気で行い、かつ前記高濃度不純物拡散層を形成
する前記高濃度不純物導入工程は、前記素子領域の前記
シリコン基板の表面濃度を決定する不純物導入工程とは
別に行うことを特徴とするものである。請求項６記載の
発明は、上記請求項４，５記載の発明において、前記高
濃度不純物拡散層は、Ａｓ又はＰを１０15ｃｍ-3程度濃
度分布のピークが１０21ｃｍ-3程度以上になるように導
入することにより形成し、前記シリコン増速酸化膜は、
電源電圧下において充分な絶縁能力を有するような膜厚
で形成することを特徴とするものである。
【００１２】
【作用】図１は多結晶Ｓｉ熱酸化における酸化膜厚と不
純物濃度との関係を示す図、図２はＰ（燐）ドープとノ
ンドープ多結晶Ｓｉの熱酸化における酸化膜厚と酸化時
間の関係を示す図である。この図１，２は、所謂Ｓｉの
増速酸化と言われる現象のデータである。図１に示す如
く、酸化膜厚は、不純物濃度を大きくする程厚くなり、
また、酸化時間を長くする程厚くなることが判る。図２
に示す如く、Ｐによるｎ型不純物を含んだ多結晶シリコ
ンは、熱酸化を行うと、ノンドープ多結晶Ｓｉの場合に
比べて、通常倍程度に酸化膜が厚くなることが判る。
純物濃度との関係を示す図、図２はＰ（燐）ドープとノ
ンドープ多結晶Ｓｉの熱酸化における酸化膜厚と酸化時
間の関係を示す図である。この図１，２は、所謂Ｓｉの
増速酸化と言われる現象のデータである。図１に示す如
く、酸化膜厚は、不純物濃度を大きくする程厚くなり、
また、酸化時間を長くする程厚くなることが判る。図２
に示す如く、Ｐによるｎ型不純物を含んだ多結晶シリコ
ンは、熱酸化を行うと、ノンドープ多結晶Ｓｉの場合に
比べて、通常倍程度に酸化膜が厚くなることが判る。
【００１３】このＳｉの増速酸化現象は、酸化温度が低
くなるにつれて、かつ不純物濃度が１０21ｃｍ-3程度以
上の場合、顕著になっていくことが判る。次に、図３は
本発明に係る半導体装置の製造方法を示す図である。本
発明では、図３（ａ），（ｂ）に示す如く、Ｓｉ基板１
にＳｉＯ2 ＬＯＣＯＳ膜２及びＳｉＯ2 シリコン酸化膜
３を形成した後、レジストを活性（素子）領域上でパタ
ーニングして活性領域の一部にレジスト開口部４ａを有
するレジストマスク４を形成し、レジストマスク４のレ
ジスト開口部４ａ内のシリコン酸化膜３を通して高濃度
不純物（例えば≧１０14ｃｍ-2）をイオン注入等により
導入して高濃度不純物拡散層５を形成する。
くなるにつれて、かつ不純物濃度が１０21ｃｍ-3程度以
上の場合、顕著になっていくことが判る。次に、図３は
本発明に係る半導体装置の製造方法を示す図である。本
発明では、図３（ａ），（ｂ）に示す如く、Ｓｉ基板１
にＳｉＯ2 ＬＯＣＯＳ膜２及びＳｉＯ2 シリコン酸化膜
３を形成した後、レジストを活性（素子）領域上でパタ
ーニングして活性領域の一部にレジスト開口部４ａを有
するレジストマスク４を形成し、レジストマスク４のレ
ジスト開口部４ａ内のシリコン酸化膜３を通して高濃度
不純物（例えば≧１０14ｃｍ-2）をイオン注入等により
導入して高濃度不純物拡散層５を形成する。
【００１４】次いで、レジストマスク４を除去し、素子
領域のシリコン酸化膜３を除去してＳｉ基板１表面を剥
き出しにする。そして、Ｓｉ基板１を低温酸化すること
により、高濃度不純物拡散層５の形成されていない素子
領域の露出されたＳｉ基板１上に薄膜のＳｉＯ2 ゲート
酸化膜６を形成するとともに、Ｓｉ基板１の素子領域に
形成された高濃度不純物拡散層５上にゲート酸化膜６よ
りも数倍の膜厚のＳｉＯ2 Ｓｉ増速酸化膜６ａを形成す
る。このＳｉ増速酸化膜６ａの領域上にゲート電極を配
置することでＳｉ基板１との分離を確実に行うことがで
きる。
領域のシリコン酸化膜３を除去してＳｉ基板１表面を剥
き出しにする。そして、Ｓｉ基板１を低温酸化すること
により、高濃度不純物拡散層５の形成されていない素子
領域の露出されたＳｉ基板１上に薄膜のＳｉＯ2 ゲート
酸化膜６を形成するとともに、Ｓｉ基板１の素子領域に
形成された高濃度不純物拡散層５上にゲート酸化膜６よ
りも数倍の膜厚のＳｉＯ2 Ｓｉ増速酸化膜６ａを形成す
る。このＳｉ増速酸化膜６ａの領域上にゲート電極を配
置することでＳｉ基板１との分離を確実に行うことがで
きる。
【００１５】このため、本来のゲート酸化の熱処理を行
うことにより、高濃度不純物拡散層５の形成されていな
い素子領域の露出されたＳｉ基板１上に薄膜のＳｉＯ2
ゲート酸化膜６を形成すると同時に、予めイオン注入に
よって素子領域に画定した高濃度不純物拡散層５上のみ
に選択的に厚くしたＳｉ増速酸化膜６ａを形成すること
ができる。
うことにより、高濃度不純物拡散層５の形成されていな
い素子領域の露出されたＳｉ基板１上に薄膜のＳｉＯ2
ゲート酸化膜６を形成すると同時に、予めイオン注入に
よって素子領域に画定した高濃度不純物拡散層５上のみ
に選択的に厚くしたＳｉ増速酸化膜６ａを形成すること
ができる。
【００１６】しかも、拡散層５が厚膜のＳｉ増速酸化膜
６ａによって接続させて形成することができるため、Ｓ
ｉ増速酸化膜６ａ上に配置したゲート電極と高濃度不純
物拡散層５との分離をセルフアラインで確実に行うこと
ができる。これにより、活性領域上に形成したゲート電
極を横切るように配線を配置した時、新たなコンタクト
部を不要にすることができ、微細化及び工程の簡略化を
実現することができる。
６ａによって接続させて形成することができるため、Ｓ
ｉ増速酸化膜６ａ上に配置したゲート電極と高濃度不純
物拡散層５との分離をセルフアラインで確実に行うこと
ができる。これにより、活性領域上に形成したゲート電
極を横切るように配線を配置した時、新たなコンタクト
部を不要にすることができ、微細化及び工程の簡略化を
実現することができる。
【００１７】従って、電気的に切断されることもなく、
他層のレイアウトに対する影響を少なくすることができ
るため、ゲート電極・配線を用いたバルク多層化技術に
寄与するところが大きい。
他層のレイアウトに対する影響を少なくすることができ
るため、ゲート電極・配線を用いたバルク多層化技術に
寄与するところが大きい。
【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図４〜図６は本発明に係る一実施例の半導体装置
の製造方法を示す図である。図４〜図６において、図１
〜図３と同一符号のものは同一又は相当部分を示す。本
実施例では、まず、ＬＯＣＯＳ法によりＳｉ基板１に素
子分離領域となる膜厚５００ｎｍ程度のＬＯＣＯＳ膜２
を形成した後、素子領域１１のＳｉ基板１を熱酸化し
て、膜厚１５ｎｍ程度のシリコン酸化膜３を形成する。
次いで、レジストを全面に塗布し、露光、現像等により
レジストをパターニングして、素子領域１１の一部が露
出されたレジスト開口部４ａを有するレジストマスク４
を形成する。
する。図４〜図６は本発明に係る一実施例の半導体装置
の製造方法を示す図である。図４〜図６において、図１
〜図３と同一符号のものは同一又は相当部分を示す。本
実施例では、まず、ＬＯＣＯＳ法によりＳｉ基板１に素
子分離領域となる膜厚５００ｎｍ程度のＬＯＣＯＳ膜２
を形成した後、素子領域１１のＳｉ基板１を熱酸化し
て、膜厚１５ｎｍ程度のシリコン酸化膜３を形成する。
次いで、レジストを全面に塗布し、露光、現像等により
レジストをパターニングして、素子領域１１の一部が露
出されたレジスト開口部４ａを有するレジストマスク４
を形成する。
【００１９】次に、レジストマスク４を用い、レジスト
開口部４ａ内のシリコン酸化膜３を通して素子領域１１
の一部のＳｉ基板１内にＡｓ、Ｐ等の高濃度ｎ型不純物
を１０15ｃｍ-3程度濃度分布のピークが１０21ｃｍ-3程
度以上になるようにイオン注入等により導入して高濃度
不純物拡散層５を形成する。次いで、レジストマスク４
を除去した後、素子領域１１のシリコン酸化膜３をウェ
ットエッチング等により除去して素子領域１１のＳｉ基
板１を露出させる（図４（ａ）〜（ｃ））。
開口部４ａ内のシリコン酸化膜３を通して素子領域１１
の一部のＳｉ基板１内にＡｓ、Ｐ等の高濃度ｎ型不純物
を１０15ｃｍ-3程度濃度分布のピークが１０21ｃｍ-3程
度以上になるようにイオン注入等により導入して高濃度
不純物拡散層５を形成する。次いで、レジストマスク４
を除去した後、素子領域１１のシリコン酸化膜３をウェ
ットエッチング等により除去して素子領域１１のＳｉ基
板１を露出させる（図４（ａ）〜（ｃ））。
【００２０】次に、Ｓｉ基板１を８５０℃以下の低温
で、かつウェット雰囲気で熱処理することにより、高濃
度不純物拡散層５が形成されていない素子領域１１のＳ
ｉ基板１を熱酸化して膜厚１８０オングストローム程度
のゲート酸化膜６を形成するとともに、高濃度不純物拡
散層５が形成された部分のＳｉ基板１をＳｉ増速熱酸化
して、高濃度不純物拡散層５上にゲート酸化膜６より数
倍厚膜の膜厚１４００オングストローム程度のＳｉ増速
酸化膜６ａを形成する（図４（ｄ））。
で、かつウェット雰囲気で熱処理することにより、高濃
度不純物拡散層５が形成されていない素子領域１１のＳ
ｉ基板１を熱酸化して膜厚１８０オングストローム程度
のゲート酸化膜６を形成するとともに、高濃度不純物拡
散層５が形成された部分のＳｉ基板１をＳｉ増速熱酸化
して、高濃度不純物拡散層５上にゲート酸化膜６より数
倍厚膜の膜厚１４００オングストローム程度のＳｉ増速
酸化膜６ａを形成する（図４（ｄ））。
【００２１】なお、図７からゲート酸化膜６の膜厚を１
８０オングストロームとすると、この通常の成長条件下
において１４００オングストローム程度の膜厚のＳｉ増
速酸化膜６ａが得られることが判る。また、素子領域１
１のＳｉ基板１の表面濃度（１０21ｃｍ-3）を決定する
不純物導入工程は、予めこの熱処理工程の前に適宜行っ
ておく。ここでのシリコン増速酸化膜６ａは、電源電圧
下において充分な絶縁能力を有するような膜厚で形成す
ることが好ましい。ゲート酸化膜形成工程でなく、ゲー
ト電極形成前の犠牲酸化膜形成工程等、同等な膜厚の酸
化工程において行ってもよい。
８０オングストロームとすると、この通常の成長条件下
において１４００オングストローム程度の膜厚のＳｉ増
速酸化膜６ａが得られることが判る。また、素子領域１
１のＳｉ基板１の表面濃度（１０21ｃｍ-3）を決定する
不純物導入工程は、予めこの熱処理工程の前に適宜行っ
ておく。ここでのシリコン増速酸化膜６ａは、電源電圧
下において充分な絶縁能力を有するような膜厚で形成す
ることが好ましい。ゲート酸化膜形成工程でなく、ゲー
ト電極形成前の犠牲酸化膜形成工程等、同等な膜厚の酸
化工程において行ってもよい。
【００２２】次に、スパッタ法等により膜厚４００ｎｍ
程度のポリサイド膜を形成し、ＲＩＥ等によりポリサイ
ド膜を選択的にエッチングして、素子領域１１を横切る
ようにＬＯＣＯＳ膜２上にまで延びたゲート電極１２を
形成する（図５（ａ），（ｂ））。この時、ゲート電極
１２は、素子領域１１を横切る際、Ｓｉ増速酸化膜６ａ
上にも形成される。
程度のポリサイド膜を形成し、ＲＩＥ等によりポリサイ
ド膜を選択的にエッチングして、素子領域１１を横切る
ようにＬＯＣＯＳ膜２上にまで延びたゲート電極１２を
形成する（図５（ａ），（ｂ））。この時、ゲート電極
１２は、素子領域１１を横切る際、Ｓｉ増速酸化膜６ａ
上にも形成される。
【００２３】次に、レジストマスクを用い、ＬＯＣＯＳ
膜２とＳｉ増速酸化膜６ａ間のＳｉ基板１内にＡｓ，Ｐ
等の不純物をイオン注入等により導入して、高濃度不純
物拡散層５と電気的に接続される拡散層１３を形成する
（図５（ｃ））。そして、拡散層１３を形成する際に使
用したレジストマスクを除去し、ＣＶＤ法等により全面
に膜厚１０００ｎｍ程度のＰＳＧ等の層間絶縁膜１４を
形成し、ＲＩＥ等により層間絶縁膜１４を選択的にエッ
チングしてコンタクトホール１５を形成することによ
り、図６（ａ），（ｂ）に示すような半導体装置を得る
ことができる。
膜２とＳｉ増速酸化膜６ａ間のＳｉ基板１内にＡｓ，Ｐ
等の不純物をイオン注入等により導入して、高濃度不純
物拡散層５と電気的に接続される拡散層１３を形成する
（図５（ｃ））。そして、拡散層１３を形成する際に使
用したレジストマスクを除去し、ＣＶＤ法等により全面
に膜厚１０００ｎｍ程度のＰＳＧ等の層間絶縁膜１４を
形成し、ＲＩＥ等により層間絶縁膜１４を選択的にエッ
チングしてコンタクトホール１５を形成することによ
り、図６（ａ），（ｂ）に示すような半導体装置を得る
ことができる。
【００２４】このように、本実施例では、本来のゲート
酸化の熱処理を行うことにより、高濃度不純物拡散層５
の形成されていない素子領域１１の露出されたＳｉ基板
１上に薄膜のＳｉＯ2 ゲート酸化膜６を形成すると同時
に、予めイオン注入によって素子領域１１に画定した高
濃度不純物拡散層５上のみに選択的に厚くしたＳｉ増速
酸化膜６ａを形成することができる。
酸化の熱処理を行うことにより、高濃度不純物拡散層５
の形成されていない素子領域１１の露出されたＳｉ基板
１上に薄膜のＳｉＯ2 ゲート酸化膜６を形成すると同時
に、予めイオン注入によって素子領域１１に画定した高
濃度不純物拡散層５上のみに選択的に厚くしたＳｉ増速
酸化膜６ａを形成することができる。
【００２５】しかも、高濃度不純物拡散層５を厚膜のＳ
ｉ増速酸化膜６ａによって接続させて形成することがで
きるため、Ｓｉ増速酸化膜６ａ上に配置したゲート電極
１２と高濃度不純物拡散層５との分離をセルフアライン
で確実に行うことができる。更に、Ｓｉ増速酸化膜６ａ
上にゲート電極１２を形成することにより、ゲート電極
１２をＬＯＣＯＳ膜２上にまで形成して通常のゲート配
線とすることができるうえ、高濃度不純物拡散層５を通
常の拡散層１３と電気的に繋げることができるため、両
者共同程度の濃さ、シート抵抗にすることができ、拡散
層の一体性を保持することができる。
ｉ増速酸化膜６ａによって接続させて形成することがで
きるため、Ｓｉ増速酸化膜６ａ上に配置したゲート電極
１２と高濃度不純物拡散層５との分離をセルフアライン
で確実に行うことができる。更に、Ｓｉ増速酸化膜６ａ
上にゲート電極１２を形成することにより、ゲート電極
１２をＬＯＣＯＳ膜２上にまで形成して通常のゲート配
線とすることができるうえ、高濃度不純物拡散層５を通
常の拡散層１３と電気的に繋げることができるため、両
者共同程度の濃さ、シート抵抗にすることができ、拡散
層の一体性を保持することができる。
【００２６】これにより、活性領域上に形成したゲート
電極を横切るように配線を配置した時、新たなコンタク
ト部を不要にすることができ、微細化及び工程の簡略化
を実現することができる。従って、電気的に切断される
こともなく、他層のレイアウトに対する影響を少なくす
ることができるため、ゲート電極・配線を用いたバルク
多層化技術に寄与するところが大きい。
電極を横切るように配線を配置した時、新たなコンタク
ト部を不要にすることができ、微細化及び工程の簡略化
を実現することができる。従って、電気的に切断される
こともなく、他層のレイアウトに対する影響を少なくす
ることができるため、ゲート電極・配線を用いたバルク
多層化技術に寄与するところが大きい。
【００２７】なお、上記実施例では、図６に示す如く、
ゲート電極１２と拡散層５，１３等を配置して結線した
が、本発明はこれのみに限定されるものではなく、例え
ば図８に示す如く、拡散層５，１３とゲート電極１２が
Ｓｉ増速酸化膜６ａ部でクロスするように配置して結線
してもよいし、図９に示す如く、拡散層５，１３とゲー
ト電極１２をＳｉ増速酸化膜６ａを介して平行に２階建
構造で走るように配置して結線してもよいし、図１０に
示す如く、Ｓｉ増速酸化膜６ａ上のゲート電極１２配線
やＳｉ増速酸化膜６ａ下の拡散層５にコンタクトをとる
ように配置して結線してもよいし、図１１に示す如く、
コンタクトのない孤立領域を含むように配置して結線し
てもよい。
ゲート電極１２と拡散層５，１３等を配置して結線した
が、本発明はこれのみに限定されるものではなく、例え
ば図８に示す如く、拡散層５，１３とゲート電極１２が
Ｓｉ増速酸化膜６ａ部でクロスするように配置して結線
してもよいし、図９に示す如く、拡散層５，１３とゲー
ト電極１２をＳｉ増速酸化膜６ａを介して平行に２階建
構造で走るように配置して結線してもよいし、図１０に
示す如く、Ｓｉ増速酸化膜６ａ上のゲート電極１２配線
やＳｉ増速酸化膜６ａ下の拡散層５にコンタクトをとる
ように配置して結線してもよいし、図１１に示す如く、
コンタクトのない孤立領域を含むように配置して結線し
てもよい。
【００２８】
【発明の効果】本発明によれば、活性領域上に形成した
ゲート電極を横切るように配線を配置した時、新たなコ
ンタクト部を不要にすることができ、微細化及び工程の
簡略化を実現することができるという効果がある。
ゲート電極を横切るように配線を配置した時、新たなコ
ンタクト部を不要にすることができ、微細化及び工程の
簡略化を実現することができるという効果がある。
【図１】多結晶Ｓｉ熱酸化における酸化膜厚と不純物濃
度との関係を示す図である。
度との関係を示す図である。
【図２】Ｐドープとノンドープ多結晶Ｓｉの熱酸化にお
ける酸化膜厚と酸化時間の関係を示す図である。
ける酸化膜厚と酸化時間の関係を示す図である。
【図３】本発明に係る半導体装置の製造方法を示す図で
ある。
ある。
【図４】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
を示す図である。
【図５】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
を示す図である。
【図６】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
を示す図である。
【図７】７０ｋｅＶ、１００ｋｅＶ加えた時におけるＡ
ｓ+ のドーズ量を変化させた時の酸化膜の膜厚変化を示
す図である。
ｓ+ のドーズ量を変化させた時の酸化膜の膜厚変化を示
す図である。
【図８】本発明に適用できる半導体装置の構造を示す平
面図である。
面図である。
【図９】本発明に適用できる半導体装置の構造を示す平
面図である。
面図である。
【図１０】本発明に適用できる半導体装置の構造を示す
断面図である。
断面図である。
【図１１】本発明に適用できる半導体装置の構造を示す
平面図である。
平面図である。
【図１２】従来の半導体装置の構造を示す平面及び断面
図である。
図である。
【図１３】従来の半導体装置の構造を示す平面及び断面
図である。
図である。
１ Ｓｉ基板 ２ ＬＯＣＯＳ膜 ３ シリコン酸化膜 ４ レジストマスク ４ａ レジスト開口部 ５ 高濃度不純物拡散層 ６ ゲート酸化膜 ６ａ Ｓｉ増速酸化膜 １１ 素子領域 １２ ゲート電極 １３ 拡散層 １４ 層間絶縁膜 １５ コンタクトホール
Claims (6)
- 【請求項１】シリコン基板（１）の素子領域（１１）の
一部に高濃度不純物拡散層（５）が形成され、該高濃度
不純物拡散層（５）が形成されていない該素子領域（１
１）の該シリコン基板（１）上に薄膜のシリコン酸化膜
（３）が形成され、該高濃度不純物拡散層（５）上に該
シリコン酸化膜（３）よりも厚膜のシリコン増速酸化膜
（６ａ）が形成されてなることを特徴とする半導体装
置。 - 【請求項２】前記薄膜のシリコン酸化膜（３）は、熱酸
化膜であり、かつ前記厚膜のシリコン増速酸化膜（６
ａ）上にゲート電極（１２）が形成されてなることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】前記素子領域（１１）の両側の前記シリコ
ン基板（１）に素子分離絶縁膜（２）が形成され、かつ
前記高濃度不純物拡散層（５）は、該素子分離絶縁膜
（２）と前記高濃度不純物拡散層（５）間の該シリコン
基板（１）に形成された拡散層（１３）により電気的に
接続されてなることを特徴とする請求項１，２記載の半
導体装置。 - 【請求項４】シリコン基板（１）の素子領域（１１）の
一部が露出された開口部（４ａ）を有するマスク（４）
を形成する工程と、次いで、該マスク（４）を用い、該
開口部（４ａ）内の該素子領域（１１）の一部の該シリ
コン基板（１）内に高濃度不純物を導入して高濃度不純
物拡散層（５）を形成する工程と、次いで、該マスク
（４）を除去する行程と、次いで、該シリコン基板
（１）を熱処理することにより、該高濃度不純物拡散層
（５）が形成されていない該素子領域（１１）の該シリ
コン基板（１）を熱酸化して薄膜のシリコン酸化膜
（６）を形成するとともに、該高濃度不純物拡散層
（５）が形成された部分の該シリコン基板（１）を増速
熱酸化して、該高濃度不純物拡散層（５）上に該シリコ
ン酸化膜（６）よりも厚膜のシリコン増速酸化膜（６
ａ）を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項５】前記酸化工程は、８５０℃以下のウェット
雰囲気で行い、かつ前記高濃度不純物拡散層（５）を形
成する前記高濃度不純物導入工程は、前記素子領域（１
１）の前記シリコン基板（１）の表面濃度を決定する不
純物導入工程とは別に行うことを特徴とする請求項４記
載の半導体装置の製造方法。 - 【請求項６】前記高濃度不純物拡散層（５）は、Ａｓ又
はＰを１０15ｃｍ-3程度濃度分布のピークが１０21ｃｍ
-3程度以上になるように導入することにより形成し、前
記シリコン増速酸化膜（６ａ）は、電源電圧下において
充分な絶縁能力を有するような膜厚で形成することを特
徴とする請求項４，５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31362794A JPH08172128A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31362794A JPH08172128A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172128A true JPH08172128A (ja) | 1996-07-02 |
Family
ID=18043602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31362794A Withdrawn JPH08172128A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008200757A (ja) * | 2007-02-16 | 2008-09-04 | Seiko Epson Corp | Ｍｅｍｓ素子およびその製造方法 |
| JP2012089802A (ja) * | 2010-10-22 | 2012-05-10 | Toyota Motor Corp | 半導体装置の製造方法 |
-
1994
- 1994-12-16 JP JP31362794A patent/JPH08172128A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008200757A (ja) * | 2007-02-16 | 2008-09-04 | Seiko Epson Corp | Ｍｅｍｓ素子およびその製造方法 |
| JP2012089802A (ja) * | 2010-10-22 | 2012-05-10 | Toyota Motor Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |