JPS6399563A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に溝堀構造
を有する半導体装置の溝側面の加工方法に関するもので
ある。

［従来の技術］ 溝堀構造を有する半導体装置は、その表面積拡大機能の
利点から、特に大規模集積回路装置に多く用いられてき
ているが、その中でメモリセルにおけるキャパシタ増大
には一層有用である。

第２図は、従来用いられているメモリセルの平面図であ
り、第３図はこのＩ［１−Ｉｆｆ断面図である。

両図において、ｐ型基板１３にトランジスタとしてソー
ス電極となる０型拡散層１４およびドレイン電極となる
０型拡散層１５が形成され、この間のチャンネル領域２
０となるべき位置の上にゲート電極１０が形成される。

一方、キャパシタとして基板１３に溝部１１が形成され
、その内部も含めキャパシタ制御電極となるセルプレー
ト１２がキャパシタ制御絶縁１１ａ１６を介して０型拡
散層１５に対応して形成される。また、素子間の分離は
ｐ型基板１３にボロン等を注入して、素子間の分離特性
を改善したチャンネルカット領域１８上に素子量分ｗ１
酸化膜１７を形成することによって行なう。

以上によって構成されたメモリセルの動作を以下、説明
する。

ゲート電極１０に所定以上の電圧を印加するとソース電
極となるｎ型拡散層１４とドレイン電極となるｎ型拡散
層１５との間にｎ型のチャンネル領域２０が形成される
。このチャンネル領域２０を介して、ビット線からｎ型
拡散層１４に入った電荷をドレイン電極となるｎ型拡散
層１５に移動させる。このとき、情報の記憶としてのこ
の電荷は、キャパシタを構成するセルプレート１２、キ
ャパシタ制御絶縁膜１６およびｎ型拡散層１５の中のキ
ャパシタ制御絶縁Ｉ＃１６に蓄えられる。したがって、
情報の記憶動作としては、キャパシタ制御絶縁１１１６
の十分なキャパシタ容量の確保が重要であるので、この
キャパシタ８堡を支配する表面積を拡大するために溝部
１１が形成されているのである。

第４図は従来用いられている他のメモリセルの平面図で
あり、第５図はこのＶ−■断面図である。

両図において、トランジスタ部は前述の第２図および第
３図の構成と同じであるが、キャパシタ部が異なる。す
なわち、キャパシタの周辺に逆台形断面形状を有した溝
部１９を形成し、この溝部１９の側面も含めて形成され
たキャパシタ制御絶縁１１１６を介してセルプレート１
２が形成される。

素子間の分離はｐ型基板１３にボロン等の注入によって
形成されたチャンネルカット領域１８の上の溝部１９の
底面に素子間分離酸化膜１７を形成することによって行
なう。

以上によって構成されたメモリセルの溝部１９の効用お
よび動作は前述のメモリセルと同様である。

［発明が解決しようとする問題点］ 前述のごとく、従来の溝堀構造を有するメモリセルとし
て代表的なものの実施例を説明した。この両者を比較す
ると、素子の微素化に伴ないより多くのキャパシタ面積
を得ることができ、しかも、溝の施工を利用して素子間
の分離を行なうことができるという点で、後者すなわち
第４図および第５図にて示したメモリセルの方が有利で
あるが、下記の問題点を有する。

第６図は、第４図のＶｌ−Ｖｌ断面図であるが、溝部１
９はゲート電極１０下部にも連続して形成されるので、
図のような断面となる。溝部１９の側面にはキャパシタ
制御絶縁膜１６が同じく形成さ６一 れるが、キャパシタ制御絶縁膜となるセルプレート１２
にはゲート電極１０の下部には形成されないので、絶縁
体等よりなる充填物２１が溝部１９に充填される。とこ
ろが、記憶動作が働いてチャンネル領域２０が導通状態
となったとき、キャパシタ制御絶縁膜１６が薄いため、
これを介して本来のキャパシタ制御絶縁膜に蓄えられる
べき電荷の一部が、他方へリークし動作不良の誘因とも
なっていた。したがって、溝部のチャンネル領域２０側
の側面（ゲート電極下部のみ）および底面にチャンネル
カット用の不純物の拡散または素子分離酸化膜の形成が
必要であるが、この形成が容易でなかった。

この発明はかかる問題点を解決するためになされたもの
で、溝部の片側の側面および底面のみ、不純物の拡散ま
たは酸化膜の形成が可能となる半導体装置の製造方法を
得ることを目的とする。

［問題点を解決するための手段］ この発明に係る半導体装置の製造方法は、基板上に耐酸
化性の膜を形成した後、所定の溝を掘り、さらに耐酸化
性の膜をパターニングしてから溝内部を拡大する。次に
、溝内部も含めて基板全体に耐酸化性の膜を形成し、さ
らにその上にレジストを形成した債、このレジストを異
方性方向に除去して露出した耐酸化性膜を除去するので
ある。

［作用］ 耐酸化性の膜を形成してから、溝内部を拡大すると溝部
に耐酸化性の膜の張り出しができるので、次の工程で形
成するこの張り出し部下の溝側面部の耐酸化性の膜は、
以降の除去が異方性であるため最後まで残り、溝側面部
に所望のマスクを形成できる。

したがって、これをマスクとして溝部の他の側面および
底面に、不純物を拡散または酸化膜を形成することがで
きる。

［実施例］ 第１図はこの発明の一実施例の製造工程を示す断面図で
ある。

以下、工程順に従って説明する。

第１図（ａ）において、シリコン基板３上に下敷酸化ｍ
２を形成し、さらにその上に耐酸化性マスクとしてたと
えば窒化シリコン膜１を形成した後、ＣＶＤ法等で形成
された酸化膜等のマスク（図示せず）を介して、所望の
溝４をエツチングにて形成する。

次に溝４の内部を酸化してシリコン酸化膜５を形成（第
１図＜ｂ＞参照）した後、レジストを利用して窒化シリ
コンＩＩＩ　１のパターニングを行ない、所望の窒化シ
リコン膜１のみを残す（第１図（Ｃ）参照）。

続いて、フッ酸液等によるケミカルエツチングを施すと
溝４の内部のシリコン酸化膜５および窒化シリコン膜が
除去された部分の下敷酸化膜２が除去されるので、残存
の窒化シリコン膜１はその一部が拡大された溝４に張り
出した状態となるく第１図（ｄ）参照）。

さらに、溝内部を含めシリコン基板３上に下敷酸化ＩＩ
Ｉ　６および窒化シリコン膜７を形成した後、全面にレ
ジスト８を塗布して（第１図＜ｅ＞参照）、これを反応
性イオンエツチング９にてエラチングするとレジスト８
は溝内部の窒化シリコン膜１の張り出し部下にのみ残る
〈第１図（ｆ）参照）。

最後に、この状態から窒化シリコン膜７を除去すると残
存の窒化シリコン膜１と連続した溝側面部の窒化シリコ
ン膜を形成することができる（第１図（ａ）参照）。

したがって、この窒化シリコン膜をマスクとして、不純
物の拡散または素子間分離酸化膜の形成が所望の位置に
容易に実施できることになる。

なお、上記実施例では窒化シリコン膜の溝部への張り出
し形状とするために、溝内部を１度酸化しこれを除去す
る、いわゆる犠牲酸化の手法を用いたが、溝内部をウェ
ットまたはドライエツチング等の等方性エツチングによ
って、溝側面を拡大しても同様の効果を奏する。

また、上記実施例ではレジストの除去を反応性イオンエ
ツチング法を用いて行なったが、レジストをポジ型レジ
ストとして露光技術によって、全面露光させてこれを除
去しても同様の効果を奏する。

さらに、上記実施例では窒化シリコン躾の形成前に下敷
酸化膜を形成しているが、これは境界部におけるストレ
ス緩和のためであり必ずしも必要ではない。

ところで、上記実施例では、溝側面部および溝底面部へ
の不純物拡散または素子間分離酸化膜形成について述べ
たが、溝内部の所望面のエツチングによる加工について
利用できることは言うまでもない。

［発明の効果］ この発明は以上説明したとおり、溝の所望側面部に平面
部と連続的に耐酸化性の膜を形成でき、しかも平面部に
おける耐酸化性膜のパターニングによって同時に溝側面
部の膜の形成の有無を制御できるので、マスクとしての
利用効果は言うまでもなく、精度が良く、かつ、工程短
縮にも優れた製造方法となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す工程断面図、第２図
は従来のメモリセルの平面図、第３図は第２図の■−■
断面図、第４図は従来の他のメモリセルの平面図、第５
図は第４図のｖ−■断面図、第６図は第４図のＶｌ−Ｖ
ｌ断面図である。 図において、１は窒化シリコン膜、２は下敷酸化膜、３
はシリコン基板、４は溝、５はシリコン酸化膜、６は下
敷酸化膜、７は窒化シリコン膜、８はレジスト、９は反
応性イオンエツチングである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (8)

【特許請求の範囲】
1. （１）溝堀構造を有する半導体装置の製造 方法であつて、 基板上に第１の耐酸化性膜を形成する工程と、前記第１
   の耐酸化性膜を含み、前記基板に所望の溝を形成する工
   程と、 前記第１の耐酸化性膜をパターニングする工程と、 前記パターニングされた第１の耐酸化性膜の一部を前記
   溝に張り出すように前記溝の内面を拡大する工程と、 前記拡大された溝の内面および前記パターニングされた
   第１の耐酸化性膜上に第２の耐酸化性膜を形成する工程
   と、 前記第２の耐酸化性膜上にレジストを形成する工程と、 前記拡大された溝に張り出した前記パターニングされた
   第１の耐酸化性膜の下部に形成されたレジストを除き、
   前記レジストを除去する工程と、露出された前記第２の
   耐酸化性膜を除去する工程とを備え、 前記拡大された溝の側面に前記パターニングされた第１
   の耐酸化性膜と連続に前記第２の耐酸化性膜を形成する
   、半導体装置の製造方法。
2. （２）前記第１の耐酸化性膜および前記第２の耐酸化性
   膜の形成は、薄い酸化膜を形成した後実施する、特許請
   求の範囲第１項記載の半導体装置の製造方法。
3. （３）前記第１の耐酸化性膜および前記第２の耐酸化性
   膜は、窒化膜である、特許請求の範囲第１項または第２
   項記載の半導体装置の製造方法。
4. （４）前記溝の内面は、前記溝の内面を酸化して酸化膜
   を形成した後、前記酸化膜を除去することによつて拡大
   する、特許請求の範囲第１項記載の半導体装置の製造方
   法。
5. （５）前記溝の内面は、等方性エッチングによつて拡大
   する、特許請求の範囲第１項記載の半導体装置の製造方
   法。
6. （６）前記レジストは、反応性イオンエッチング（ＲＩ
   Ｅ）によつて除去する、特許請求の範囲第１項記載の半
   導体装置の製造方法。
7. （７）前記レジストは、ポジ型レジストである、特許請
   求の範囲第１項記載の半導体装置の製造方法。
8. （８）前記レジストは、露光技術によって除去する、特
   許請求の範囲第７項記載の半導体装置の製造方法。