JPH0529329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0529329A JPH0529329A JP3184622A JP18462291A JPH0529329A JP H0529329 A JPH0529329 A JP H0529329A JP 3184622 A JP3184622 A JP 3184622A JP 18462291 A JP18462291 A JP 18462291A JP H0529329 A JPH0529329 A JP H0529329A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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Abstract
(57)【要約】
【目的】 簡単かつ少ない工程で微細なトランジスタを
製造する。 【構成】 半導体基板１上に半導体基板と同一材料を主
成分とする半導体膜４を堆積し、さらにその上に絶縁層
５を形成する工程と、絶縁層５および半導体膜４の所定
部分を除去して開孔する工程と、開孔内および絶縁層４
上に第２の絶縁層５を形成する工程と、方向性のあるエ
ッチングによって、開孔側壁６Ａを残して第２の絶縁層
６を除去する工程とを有する。
製造する。 【構成】 半導体基板１上に半導体基板と同一材料を主
成分とする半導体膜４を堆積し、さらにその上に絶縁層
５を形成する工程と、絶縁層５および半導体膜４の所定
部分を除去して開孔する工程と、開孔内および絶縁層４
上に第２の絶縁層５を形成する工程と、方向性のあるエ
ッチングによって、開孔側壁６Ａを残して第２の絶縁層
６を除去する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にバイポーラトランジスタが組込まれた半導体装置の製
造方法に関するものである。
にバイポーラトランジスタが組込まれた半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】ＩＣの高速化、低電力化、高密度化の要
請に伴ない、バイポーラトランジスタ（ＢＰＴ）におい
ては特に高速化の要請が高まってきている。ＢＰＴの高
速化のためには、遮断周波数ｆT の向上、寄生素子（接
合容量、抵抗等）の低減が重要である。
請に伴ない、バイポーラトランジスタ（ＢＰＴ）におい
ては特に高速化の要請が高まってきている。ＢＰＴの高
速化のためには、遮断周波数ｆT の向上、寄生素子（接
合容量、抵抗等）の低減が重要である。
【０００３】寄生素子の低減は、ＢＰＴの微細化に際
し、トランジスタ動作に不要な部分をできるかぎり少な
くすることが必要である。寄生素子の大部分は、パター
ン形成時の位置合せによるマージンにより発生してい
る。そのため、トランジスタの微細化、高速化に伴ない
位置合せのいらない、自己整合型ＢＰＴの製造技術の重
要性が高まっている。
し、トランジスタ動作に不要な部分をできるかぎり少な
くすることが必要である。寄生素子の大部分は、パター
ン形成時の位置合せによるマージンにより発生してい
る。そのため、トランジスタの微細化、高速化に伴ない
位置合せのいらない、自己整合型ＢＰＴの製造技術の重
要性が高まっている。
【０００４】自己整合型ＢＰＴの代表例として、ＳＳＴ
(Super Self-aligned process Technology) がある。以
下図３を用いてＳＳＴの製造方法を説明する。
(Super Self-aligned process Technology) がある。以
下図３を用いてＳＳＴの製造方法を説明する。
【０００５】まず、ｐ- 型基板３１にｎ+ コレクタ領域
３２を形成し、その所定部分をエッチング除去し、フィ
ールド酸化膜３３を形成する。さらにＳｉＯ2 膜３４お
よびＳｉ3 Ｎ4 膜３５を順次堆積する。そしてノンドー
プポリシリコン層３６を形成し、その不要部分を選択酸
化してＳｉＯ2 層３７とする。（図３（ａ））。
３２を形成し、その所定部分をエッチング除去し、フィ
ールド酸化膜３３を形成する。さらにＳｉＯ2 膜３４お
よびＳｉ3 Ｎ4 膜３５を順次堆積する。そしてノンドー
プポリシリコン層３６を形成し、その不要部分を選択酸
化してＳｉＯ2 層３７とする。（図３（ａ））。
【０００６】ベース電極となるポリシリコンにのみｐ型
不純物を導入し、ｐ+ ポリシリコン３８とし、エミッタ
領域上のポリシリコンを除去する。ｐ+ ポリシリコン３
８の表面を酸化して酸化膜３９を形成した後、Ｓｉ3 Ｎ
4 膜３５をエッチングする。このとき適量のサイドエッ
チングを行う。その後ＳｉＯ2 膜３４をライトエッチン
グする（図３（ｂ））。ノンドープポリシリコンを形成
後、これを湿式エッチングで除去する。このとき、ｐ+
ポリシリコン３８のオーバーハング部にポリシリコンが
埋め込まれる（図３（ｃ））。エミッタベース間のショ
ート防止用のＳｉＯ2 膜４０を形成後、イオン注入によ
りｐ- ベース領域４１を形成する。その後再びノンドー
プポリシリコン４１を堆積する（図３（ｄ））。
不純物を導入し、ｐ+ ポリシリコン３８とし、エミッタ
領域上のポリシリコンを除去する。ｐ+ ポリシリコン３
８の表面を酸化して酸化膜３９を形成した後、Ｓｉ3 Ｎ
4 膜３５をエッチングする。このとき適量のサイドエッ
チングを行う。その後ＳｉＯ2 膜３４をライトエッチン
グする（図３（ｂ））。ノンドープポリシリコンを形成
後、これを湿式エッチングで除去する。このとき、ｐ+
ポリシリコン３８のオーバーハング部にポリシリコンが
埋め込まれる（図３（ｃ））。エミッタベース間のショ
ート防止用のＳｉＯ2 膜４０を形成後、イオン注入によ
りｐ- ベース領域４１を形成する。その後再びノンドー
プポリシリコン４１を堆積する（図３（ｄ））。
【０００７】拡散によってｐ領域４２を形成し、ポリシ
リコン４１を方向性のある反応性イオンエッチング（Ｒ
ＩＥ）でドライエッチングし、その後、側壁に残ったポ
リシリコン４１Ａをマスクにしたドライエッチングによ
りＳｉＯ2膜を除去し、エミッタコンタクト孔を形成す
る（図３（ｅ））。
リコン４１を方向性のある反応性イオンエッチング（Ｒ
ＩＥ）でドライエッチングし、その後、側壁に残ったポ
リシリコン４１Ａをマスクにしたドライエッチングによ
りＳｉＯ2膜を除去し、エミッタコンタクト孔を形成す
る（図３（ｅ））。
【０００８】エミッタ領域上にポリシリコン４３を堆積
し、ｎ型不純物をポリシリコン４３に導入し、拡散によ
りｎ+ エミッタ領域４４を形成する。その後金属電極４
５を形成する（図３（ｆ））。
し、ｎ型不純物をポリシリコン４３に導入し、拡散によ
りｎ+ エミッタ領域４４を形成する。その後金属電極４
５を形成する（図３（ｆ））。
【０００９】上記のようにＳＳＴではベースとエミッタ
を自己整合的に作ることによりトランジスタを微細化
し、高速化を実現している。
を自己整合的に作ることによりトランジスタを微細化
し、高速化を実現している。
【００１０】
【発明が解決しようとする課題】しかしながら上記従来
例では、ベースからエミッタを形成する過程において、
ポリシリコンの堆積３回、Ｓｉ3 Ｎ4 の堆積２回、レジ
ストパターニング３回、エッチング８回と、製造工程が
複雑で、かつ製造日数が長くかかるという欠点があっ
た。
例では、ベースからエミッタを形成する過程において、
ポリシリコンの堆積３回、Ｓｉ3 Ｎ4 の堆積２回、レジ
ストパターニング３回、エッチング８回と、製造工程が
複雑で、かつ製造日数が長くかかるという欠点があっ
た。
【００１１】本発明はこのような従来の欠点を解消し、
簡単かつ少ない工程で微細なトランジスタを製造する方
法を提供することを目的とする。
簡単かつ少ない工程で微細なトランジスタを製造する方
法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上述した目的を達成する
ために、本発明は、バイポーラトランジスタまたはバイ
ポーラトランジスタを含む半導体装置の製造方法におい
て、半導体基板上に該半導体基板と同一材料を主成分と
する半導体膜を堆積し、さらにその上に絶縁層を形成す
る工程と、前記絶縁層および半導体膜の所定部分を除去
して開孔する工程と、該開孔内および前記絶縁層上に第
２の絶縁層を形成する工程と、方向性のあるエッチング
によって、前記開孔の側壁部を残して前記第２の絶縁層
を除去する工程とを有することを特徴とする。
ために、本発明は、バイポーラトランジスタまたはバイ
ポーラトランジスタを含む半導体装置の製造方法におい
て、半導体基板上に該半導体基板と同一材料を主成分と
する半導体膜を堆積し、さらにその上に絶縁層を形成す
る工程と、前記絶縁層および半導体膜の所定部分を除去
して開孔する工程と、該開孔内および前記絶縁層上に第
２の絶縁層を形成する工程と、方向性のあるエッチング
によって、前記開孔の側壁部を残して前記第２の絶縁層
を除去する工程とを有することを特徴とする。
【００１３】
【作用】本発明によれば、ベース電極とエミッタ電極間
に短絡防止用の側壁絶縁物を形成し、セルフアラインに
よってベースとエミッタ領域および電極を形成すること
により、短い製造工程で短時間に微細トランジスタの形
成が可能である。
に短絡防止用の側壁絶縁物を形成し、セルフアラインに
よってベースとエミッタ領域および電極を形成すること
により、短い製造工程で短時間に微細トランジスタの形
成が可能である。
【００１４】
【実施例】図１は本発明による半導体装置の製造方法の
実施例を説明するための断面図である。
実施例を説明するための断面図である。
【００１５】ａ）半導体基板１の所定の個所に選択酸化
によって形成されたフィールド酸化膜２によって囲まれ
た素子形成領域に、フィールド酸化膜２をマスクとし
て、イオン注入により自己整合的に基板１と反対導電型
の不純物を導入し、ベース領域３を形成する。そして、
素子形成領域上の酸化膜を除去した後、ポリシリコン膜
４を形成し、このポリシリコン膜４にベース領域３の不
純物と同じ導電型の不純物を導入する。その後、酸化膜
５を形成する（図１（ａ））。ベース領域の形成は、イ
オン注入を行わず、ドープトポリシリコン４からの熱拡
散により形成してもよい。
によって形成されたフィールド酸化膜２によって囲まれ
た素子形成領域に、フィールド酸化膜２をマスクとし
て、イオン注入により自己整合的に基板１と反対導電型
の不純物を導入し、ベース領域３を形成する。そして、
素子形成領域上の酸化膜を除去した後、ポリシリコン膜
４を形成し、このポリシリコン膜４にベース領域３の不
純物と同じ導電型の不純物を導入する。その後、酸化膜
５を形成する（図１（ａ））。ベース領域の形成は、イ
オン注入を行わず、ドープトポリシリコン４からの熱拡
散により形成してもよい。
【００１６】ｂ）レジストパターニングによりベース電
極形成のための領域を残し、酸化膜５とポリシリコン膜
４をエッチングして開孔する。その後さらに酸化膜６を
形成する。この酸化膜厚は０．５〜１．０μｍが望まし
い（図１（ｂ））。
極形成のための領域を残し、酸化膜５とポリシリコン膜
４をエッチングして開孔する。その後さらに酸化膜６を
形成する。この酸化膜厚は０．５〜１．０μｍが望まし
い（図１（ｂ））。
【００１７】ｃ）酸化膜６を方向性のあるドライエッチ
ングでエッチバックすることにより、凹部の側面に酸化
膜からなるサイドウォール６Ａが形成される。その後サ
イドウォール６Ａをマスクとして、ベース３と反対導電
型の不純物をイオン注入により導入し、熱的に活性化し
てエミッタ領域７を形成する（図１（ｃ））。サイドウ
ォール６Ａはエミッタとベース電極間の短絡を防止する
ために２０００Å〜５０００Å程度の厚さが望ましい。
イオン注入によりエミッタ領域７を形成する。このよう
にサイドウォールで規定されたエミッタ領域７は、パタ
ーニングの際に制限される最小寸法より小さな寸法で形
成できる。
ングでエッチバックすることにより、凹部の側面に酸化
膜からなるサイドウォール６Ａが形成される。その後サ
イドウォール６Ａをマスクとして、ベース３と反対導電
型の不純物をイオン注入により導入し、熱的に活性化し
てエミッタ領域７を形成する（図１（ｃ））。サイドウ
ォール６Ａはエミッタとベース電極間の短絡を防止する
ために２０００Å〜５０００Å程度の厚さが望ましい。
イオン注入によりエミッタ領域７を形成する。このよう
にサイドウォールで規定されたエミッタ領域７は、パタ
ーニングの際に制限される最小寸法より小さな寸法で形
成できる。
【００１８】ｄ）エミッタ電極８を形成する（図１
（ｄ））。エミッタ電極は例えばアルミニウムを主成分
とした材料で、例えばＡｌ−ＣＶＤ技術を用いて形成す
る。特にジメチルアルミニウムハイドライドと水素とを
用いたＣＶＤ法によってアルミニウムをエミッタ上に選
択的に堆積する方法が好ましい。またＴｉＮ，高融点金
属などのバリアメタルを形成しその上にＡｌを形成する
２層構造としてもよい。さらに、ポリシリコン膜を形成
しエミッタを同じ導電型不純物を導入することにより形
成してもよい。さらにエミッタ７はイオン注入を行わ
ず、ポリシリコン４からの熱拡散により形成し、エミッ
タ領域７とエミッタ電極８を同時に形成してもよい。
（ｄ））。エミッタ電極は例えばアルミニウムを主成分
とした材料で、例えばＡｌ−ＣＶＤ技術を用いて形成す
る。特にジメチルアルミニウムハイドライドと水素とを
用いたＣＶＤ法によってアルミニウムをエミッタ上に選
択的に堆積する方法が好ましい。またＴｉＮ，高融点金
属などのバリアメタルを形成しその上にＡｌを形成する
２層構造としてもよい。さらに、ポリシリコン膜を形成
しエミッタを同じ導電型不純物を導入することにより形
成してもよい。さらにエミッタ７はイオン注入を行わ
ず、ポリシリコン４からの熱拡散により形成し、エミッ
タ領域７とエミッタ電極８を同時に形成してもよい。
【００１９】このように酸化膜のサイドウォールを用い
ることにより、ベースとエミッタが自己整合的に、かつ
短い工程でバイポーラトランジスタが製作できるため、
高性能のバイポーラトラジスタを安価に製造することが
できる。
ることにより、ベースとエミッタが自己整合的に、かつ
短い工程でバイポーラトランジスタが製作できるため、
高性能のバイポーラトラジスタを安価に製造することが
できる。
【００２０】次に本発明をＢｉ−ＣＭＯＳプロセスに応
用した製造方法を図２に示す。
用した製造方法を図２に示す。
【００２１】ａ）基板１１を選択酸化してフィールド酸
化膜１２を形成した後、ゲート酸化膜１３を形成する。
バイポーラトランジスタ（ＢＰＴ）部の酸化膜を除去
し、ポリシリコン層１４と酸化膜１５を形成する（図２
（ａ））。このときポリシリコン１４には基板と反対導
電型の不純物が導入されている。
化膜１２を形成した後、ゲート酸化膜１３を形成する。
バイポーラトランジスタ（ＢＰＴ）部の酸化膜を除去
し、ポリシリコン層１４と酸化膜１５を形成する（図２
（ａ））。このときポリシリコン１４には基板と反対導
電型の不純物が導入されている。
【００２２】ｂ）レジストパターニングにより、ＢＰＴ
ではエミッタ形成領域およびベース・エミッタ短絡防止
領域のポリシリコン１４と酸化膜１５をエッチングす
る。イオン注入により基板と反対導電型の不純物を導入
し、熱処理によってベース領域１６を、ポリシリコン１
４からの熱拡散によりベース電極領域１７を形成する。
ではエミッタ形成領域およびベース・エミッタ短絡防止
領域のポリシリコン１４と酸化膜１５をエッチングす
る。イオン注入により基板と反対導電型の不純物を導入
し、熱処理によってベース領域１６を、ポリシリコン１
４からの熱拡散によりベース電極領域１７を形成する。
【００２３】ＭＯＳにおいては、ゲート電極となるポリ
シリコン１４Ａとその上の酸化膜１５Ａを残し、他のポ
リシリコン１４と酸化膜１５をエッチングする。そして
ゲート電極上の酸化膜１５Ａをマスクとしてイオン注入
を行い、ＬＤＤ−ＭＯＳの低濃度ドープ領域１８を形成
する。その後、全面に酸化膜１９を形成する（図２
（ｂ））。
シリコン１４Ａとその上の酸化膜１５Ａを残し、他のポ
リシリコン１４と酸化膜１５をエッチングする。そして
ゲート電極上の酸化膜１５Ａをマスクとしてイオン注入
を行い、ＬＤＤ−ＭＯＳの低濃度ドープ領域１８を形成
する。その後、全面に酸化膜１９を形成する（図２
（ｂ））。
【００２４】ｃ）方向性のあるドライエッチングにより
酸化膜１９をエッチバックし、サイドウォール１９Ａを
形成する。そしてＭＯＳにおいてはイオン注入によりソ
ース／ドレイン２０を形成する（図２（ｃ））。ソース
／ドレインイオン注入時、同時にエミッタ部２３を形成
してもよい。
酸化膜１９をエッチバックし、サイドウォール１９Ａを
形成する。そしてＭＯＳにおいてはイオン注入によりソ
ース／ドレイン２０を形成する（図２（ｃ））。ソース
／ドレインイオン注入時、同時にエミッタ部２３を形成
してもよい。
【００２５】ｄ）ポリシリコン２１，２２を堆積し、Ｂ
ＰＴにおいてはベースと反対導電型不純物をポリシリコ
ン２１に導入し、それからの熱拡散によりエミッタ２３
を形成する。ＭＯＳにおいては、ＰＭＯＳの場合はポリ
シリコン２２にｐ型不純物を、ＮＭＯＳの場合はＮ型不
純物を導入し、ソース／ドレイン２０の電極を形成する
（図２（ｄ））。このようにＢＰＴで形成したサイドウ
ォールを利用してＬＤＤ−ＭＯＳを同時に製作すること
ができる。
ＰＴにおいてはベースと反対導電型不純物をポリシリコ
ン２１に導入し、それからの熱拡散によりエミッタ２３
を形成する。ＭＯＳにおいては、ＰＭＯＳの場合はポリ
シリコン２２にｐ型不純物を、ＮＭＯＳの場合はＮ型不
純物を導入し、ソース／ドレイン２０の電極を形成する
（図２（ｄ））。このようにＢＰＴで形成したサイドウ
ォールを利用してＬＤＤ−ＭＯＳを同時に製作すること
ができる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
ベース電極とエミッタ電極間に短絡防止用の側壁絶縁物
を設けることにより、高性能な半導体素子を、単純な工
程によって短時間で安価に製作できるという効果があ
る。
ベース電極とエミッタ電極間に短絡防止用の側壁絶縁物
を設けることにより、高性能な半導体素子を、単純な工
程によって短時間で安価に製作できるという効果があ
る。
【図１】本発明の一実施例の工程を説明する断面図であ
る。
る。
【図２】本発明の他の実施例の工程を説明する断面図で
ある。
ある。
【図３】従来法の工程を説明する断面図である。
１ 半導体基板
２ フィールド酸化膜
３ ベース領域
４ ポリシリコン膜
５ 酸化膜
６ 酸化膜
６Ａ サイドウォール
７ エミッタ領域
８ エミッタ電極
１１ 基板
１２ フィールド酸化膜
１３ ゲート酸化膜
１４ ポリシリコン
１５ 酸化膜
１６ ベース領域
１７ べース電極領域
１８ 低濃度ドープ領域
１９ 酸化膜
１９Ａ サイドウォール
２０ ソース／ドレイン
２１，２２ ポリシリコン
３１ ｐ- 型基板
３２ ｎ+ コレクタ領域
３３ フィールド酸化膜
３４ ＳｉＯ2 膜
３５ Ｓｉ3 Ｎ4 膜
３６ ノンドープポリシリコン層
３７ ＳｉＯ2 層
３８ ｐ+ ポリシリコン
３９ 酸化膜
４０ ＳｉＯ2 膜
４１ ノンドープポリシリコン
４４ エミッタ領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年８月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に寄生素子が低減した微細化バイポーラトランジスタを
簡単かつ少ない工程で製造することおよび寄生素子が低
減した微細化バイポーラトランジスタが組込まれた半導
体装置を簡単かつ少ない工程で製造する製造方法に関す
るものである。
に寄生素子が低減した微細化バイポーラトランジスタを
簡単かつ少ない工程で製造することおよび寄生素子が低
減した微細化バイポーラトランジスタが組込まれた半導
体装置を簡単かつ少ない工程で製造する製造方法に関す
るものである。
【０００２】
【従来の技術】ＩＣの高速化、低電力化、高密度化の要
請に伴ない、バイポーラトランジスタ（ＢＰＴ）におい
ては特に高速化の要請が高まってきている。ＢＰＴの高
速化のためには、遮断周波数ｆT の向上、寄生素子（接
合容量、抵抗等）の低減が重要である。
請に伴ない、バイポーラトランジスタ（ＢＰＴ）におい
ては特に高速化の要請が高まってきている。ＢＰＴの高
速化のためには、遮断周波数ｆT の向上、寄生素子（接
合容量、抵抗等）の低減が重要である。
【０００３】寄生素子の低減は、ＢＰＴの微細化に際
し、トランジスタ動作に不要な部分をできるかぎり少な
くすることにより達成するこ とができる。寄生素子の大
部分は、パターン形成時の位置合せによるマージンによ
り発生している。そのため、トランジスタの微細化、高
速化に伴ない位置合せのいらない、自己整合型ＢＰＴの
製造技術の重要性が特に高まっている。
し、トランジスタ動作に不要な部分をできるかぎり少な
くすることにより達成するこ とができる。寄生素子の大
部分は、パターン形成時の位置合せによるマージンによ
り発生している。そのため、トランジスタの微細化、高
速化に伴ない位置合せのいらない、自己整合型ＢＰＴの
製造技術の重要性が特に高まっている。
【０００４】自己整合の技術はＭＯ ＳＴとして、昭和４
５年（ １９７０）５月２日に特公 昭４５−１２０９７号
公報 として公告されている。
５年（ １９７０）５月２日に特公 昭４５−１２０９７号
公報 として公告されている。
【０００５】また、自己整合型ＢＰＴの代表例として
は、ＳＳＴ(Super Self-aligned process Technology)
がある。ＳＳＴは、１回のフォトエッチング工程のみ
で、トランジスタのもっとも重要な部分であるエミッタ
とベース領域，ベース補償領域，ｐ + ポリシリコンベー
ス電極部，エミッタとベース・コンタクト部をすべて形
成することができる。このため、従来構造におけるフォ
トマスク相互（４枚前後）の位置合わせ誤差をトランジ
スタパターン設計に見込む必要がなく、きわめて微細な
トランジスタを容易に制御性よく作ることができる。同
じリソグラフィ技術を用いて、従来構造の１／４〜１／
５にベース領域が、特に外部ベース領域が縮小される。
したがって、トランジスタの高速動作を妨げるコレクタ
・ベース間接合容量，ベース抵抗などの寄生素子がこの
分減少しトランジスタは高速となる。
は、ＳＳＴ(Super Self-aligned process Technology)
がある。ＳＳＴは、１回のフォトエッチング工程のみ
で、トランジスタのもっとも重要な部分であるエミッタ
とベース領域，ベース補償領域，ｐ + ポリシリコンベー
ス電極部，エミッタとベース・コンタクト部をすべて形
成することができる。このため、従来構造におけるフォ
トマスク相互（４枚前後）の位置合わせ誤差をトランジ
スタパターン設計に見込む必要がなく、きわめて微細な
トランジスタを容易に制御性よく作ることができる。同
じリソグラフィ技術を用いて、従来構造の１／４〜１／
５にベース領域が、特に外部ベース領域が縮小される。
したがって、トランジスタの高速動作を妨げるコレクタ
・ベース間接合容量，ベース抵抗などの寄生素子がこの
分減少しトランジスタは高速となる。
【０００６】以下図３を用いてＳＳＴによるｎｐｎ形ト
ランジスタの製造方法を説明する。
ランジスタの製造方法を説明する。
【０００７】まず、ｐ- 型基板３１にｎ+ コレクタ領域
３２を形成し、その所定部分をエッチング除去し、フィ
ールド酸化膜３３を形成する。さらにＳｉＯ2 膜３４お
よびＳｉ3 Ｎ4 膜３５を順次堆積する。そしてノンドー
プポリシリコン層３６を形成し、その不要部分を選択酸
化してＳｉＯ2 層３７を形成する。
３２を形成し、その所定部分をエッチング除去し、フィ
ールド酸化膜３３を形成する。さらにＳｉＯ2 膜３４お
よびＳｉ3 Ｎ4 膜３５を順次堆積する。そしてノンドー
プポリシリコン層３６を形成し、その不要部分を選択酸
化してＳｉＯ2 層３７を形成する。
【０００８】ポリシリコン３６のう ちベース電極となる
部分にのみｐ型不純物を導入し、ｐ+ ポリシリコン３８
とし、エミッタ領域上のポリシリコンを除去する（図３
（ａ））。ｐ+ ポリシリコン３８の表面を酸化して酸化
膜３９を形成した後、Ｓｉ3Ｎ4 膜３５をエッチングす
る。このとき適量のサイドエッチングを行う。その後Ｓ
ｉＯ2 膜３４をライトエッチングする（図３（ｂ））。
次にノンドープポリシリコンを形成し、これを湿式エッ
チングで除去する。これにより、ｐ+ ポリシリコン３８
のオーバーハング部にポリシリコンを埋め込む（図３
（ｃ））。イオン注入法によりベース領域を形成後、エ
ミッタ・ベース接合のショート防止用であるＳｉＯ 2 膜
４０を形成する。再びノンドープポリシリコン４１を堆
積する（図３（ｄ））。
部分にのみｐ型不純物を導入し、ｐ+ ポリシリコン３８
とし、エミッタ領域上のポリシリコンを除去する（図３
（ａ））。ｐ+ ポリシリコン３８の表面を酸化して酸化
膜３９を形成した後、Ｓｉ3Ｎ4 膜３５をエッチングす
る。このとき適量のサイドエッチングを行う。その後Ｓ
ｉＯ2 膜３４をライトエッチングする（図３（ｂ））。
次にノンドープポリシリコンを形成し、これを湿式エッ
チングで除去する。これにより、ｐ+ ポリシリコン３８
のオーバーハング部にポリシリコンを埋め込む（図３
（ｃ））。イオン注入法によりベース領域を形成後、エ
ミッタ・ベース接合のショート防止用であるＳｉＯ 2 膜
４０を形成する。再びノンドープポリシリコン４１を堆
積する（図３（ｄ））。
【０００９】拡散によってｐ領域４２を形成し、ポリシ
リコン４１を異方性エッチングである反応性イオンエッ
チング（ＲＩＥ）でドライエッチングし、その後、側壁
に残ったポリシリコン４１Ａをマスクにしたドライエッ
チングによりＳｉＯ2 膜を除去し、エミッタコンタクト
孔を形成する（図３（ｅ））。
リコン４１を異方性エッチングである反応性イオンエッ
チング（ＲＩＥ）でドライエッチングし、その後、側壁
に残ったポリシリコン４１Ａをマスクにしたドライエッ
チングによりＳｉＯ2 膜を除去し、エミッタコンタクト
孔を形成する（図３（ｅ））。
【００１０】エミッタ領域上にポリシリコン４３を堆積
し、ｎ型不純物をポリシリコン４３に導入し、拡散によ
りｎ+ エミッタ領域４４を形成する。その後金属電極４
５を形成する（図３（ｆ））。
し、ｎ型不純物をポリシリコン４３に導入し、拡散によ
りｎ+ エミッタ領域４４を形成する。その後金属電極４
５を形成する（図３（ｆ））。
【００１１】上記のようにＳＳＴではベースとエミッタ
を自己整合的に作ることによりトランジスタを微細化
し、高速化を実現している。
を自己整合的に作ることによりトランジスタを微細化
し、高速化を実現している。
【００１２】
【発明が解決しようとする課題】しかしながら上記従来
例では、ベースからエミッタを形成する過程において、
ポリシリコンの堆積３回、Ｓｉ3 Ｎ4 の堆積２回、レジ
ストパターニング３回、エッチング８回と、製造工程が
複雑で、かつ製造日数が長くかかるという欠点があっ
た。
例では、ベースからエミッタを形成する過程において、
ポリシリコンの堆積３回、Ｓｉ3 Ｎ4 の堆積２回、レジ
ストパターニング３回、エッチング８回と、製造工程が
複雑で、かつ製造日数が長くかかるという欠点があっ
た。
【００１３】本発明はこのような従来の欠点を解消し、
簡単かつ少ない工程で微細なトランジスタを製造する方
法を提供することを目的とする。
簡単かつ少ない工程で微細なトランジスタを製造する方
法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上述した目的を達成する
ために、本発明は、バイポーラトランジスタまたはバイ
ポーラトランジスタを含む半導体装置の製造方法におい
て、半導体基板上に該半導体基板と同一材料を主成分と
する半導体膜を堆積し、さらにその上に絶縁層を形成す
る工程と、前記絶縁層および半導体膜の所定部分を除去
して開孔する工程と、該開孔内および前記絶縁層上に第
２の絶縁層を形成する工程と、方向性のあるエッチング
によって、前記開孔の側壁部を残して前記第２の絶縁層
を除去する工程とを有することを特徴とする。
ために、本発明は、バイポーラトランジスタまたはバイ
ポーラトランジスタを含む半導体装置の製造方法におい
て、半導体基板上に該半導体基板と同一材料を主成分と
する半導体膜を堆積し、さらにその上に絶縁層を形成す
る工程と、前記絶縁層および半導体膜の所定部分を除去
して開孔する工程と、該開孔内および前記絶縁層上に第
２の絶縁層を形成する工程と、方向性のあるエッチング
によって、前記開孔の側壁部を残して前記第２の絶縁層
を除去する工程とを有することを特徴とする。
【００１５】
【作用】本発明のバイポーラトランジスタまたはバイポ
ーラトランジスタが組み込まれた半導体装置の製造方法
によれば、ベース電極とエミッタ電極間に短絡防止用の
側壁絶縁物を形成し、セルフアラインによってベースと
エミッタ領域および電極を形成することにより、短い製
造工程で短時間に寄生素子を低減させた微細トランジス
タの形成が可能である。
ーラトランジスタが組み込まれた半導体装置の製造方法
によれば、ベース電極とエミッタ電極間に短絡防止用の
側壁絶縁物を形成し、セルフアラインによってベースと
エミッタ領域および電極を形成することにより、短い製
造工程で短時間に寄生素子を低減させた微細トランジス
タの形成が可能である。
【００１６】
【実施例】図１は本発明による半導体装置の製造方法の
実施例を説明するための断面図であり、以下、図面に沿
って説明する。
実施例を説明するための断面図であり、以下、図面に沿
って説明する。
【００１７】ａ）半導体基板１の所定の個所に選択酸化
によって形成されたフィールド酸化膜２によって囲まれ
た素子形成領域に、フィールド酸化膜２をマスクとし
て、イオン注入により自己整合的に基板１と反対導電型
の不純物を導入し、ベース領域３を形成する。そして、
素子形成領域保護のために設けた素子形成領域上の酸化
膜を除去した後（不図示）、ポリシリコン膜４を形成
し、このポリシリコン膜４にベース領域３の不純物と同
じ導電型の不純物を所望量導入する。その後、酸化膜５
を例えばＣＶＤ により約６０００Å形成し 、約９００℃
でアニールす る（図１（ａ））。ベース領域の形成は、
イオン注入を行わず、ドープトポリシリコン４からの熱
拡散により形成してもよい。
によって形成されたフィールド酸化膜２によって囲まれ
た素子形成領域に、フィールド酸化膜２をマスクとし
て、イオン注入により自己整合的に基板１と反対導電型
の不純物を導入し、ベース領域３を形成する。そして、
素子形成領域保護のために設けた素子形成領域上の酸化
膜を除去した後（不図示）、ポリシリコン膜４を形成
し、このポリシリコン膜４にベース領域３の不純物と同
じ導電型の不純物を所望量導入する。その後、酸化膜５
を例えばＣＶＤ により約６０００Å形成し 、約９００℃
でアニールす る（図１（ａ））。ベース領域の形成は、
イオン注入を行わず、ドープトポリシリコン４からの熱
拡散により形成してもよい。
【００１８】ｂ）レジストパターニングによりベース電
極形成のための領域を残し、酸化膜５とポリシリコン膜
４をエッチングして開孔する。その後酸化膜（５）およ
び開孔部上酸化膜６を形成する。この酸化膜厚は０．５
〜１．０μｍが望ましく、より好ましい範囲は０．７〜
０．８μｍである（図１（ｂ））。
極形成のための領域を残し、酸化膜５とポリシリコン膜
４をエッチングして開孔する。その後酸化膜（５）およ
び開孔部上酸化膜６を形成する。この酸化膜厚は０．５
〜１．０μｍが望ましく、より好ましい範囲は０．７〜
０．８μｍである（図１（ｂ））。
【００１９】ｃ）次に酸化膜６を異方性エッチングであ
るドライエッチングでエッチバックすることにより、酸
化膜６の縦方向のみエッチングされ、横方向にはエッチ
ングされず凹部の側面に酸化膜からなるサイドウォール
６Ａが形成される。エッチングはベース領域をエッチン
グしないように酸化膜の膜厚や、エッチングエネルギー
等を設定することが望ましい。その後サイドウォール６
Ａをマスクとして、ベース３と反対導電型の不純物をイ
オン注入により導入し、熱的に活性化して所望の不純分
を含有したエミッタ領域７を形成する（図１（ｃ））。
サイドウォール６Ａはエミッタ電極とベース電極間の短
絡を防止するために、横方向の厚さが２０００Å〜５０
００Å程度であることが望ましい。このようにサイドウ
ォールで規定されたエミッタ領域７は、パターニングの
際に制限される最小寸法より小さな寸法で形成できる。
るドライエッチングでエッチバックすることにより、酸
化膜６の縦方向のみエッチングされ、横方向にはエッチ
ングされず凹部の側面に酸化膜からなるサイドウォール
６Ａが形成される。エッチングはベース領域をエッチン
グしないように酸化膜の膜厚や、エッチングエネルギー
等を設定することが望ましい。その後サイドウォール６
Ａをマスクとして、ベース３と反対導電型の不純物をイ
オン注入により導入し、熱的に活性化して所望の不純分
を含有したエミッタ領域７を形成する（図１（ｃ））。
サイドウォール６Ａはエミッタ電極とベース電極間の短
絡を防止するために、横方向の厚さが２０００Å〜５０
００Å程度であることが望ましい。このようにサイドウ
ォールで規定されたエミッタ領域７は、パターニングの
際に制限される最小寸法より小さな寸法で形成できる。
【００２０】ｄ）エミッタ電極８を形成する（図１
（ｄ））。エミッタ電極をアルミニウムを主成分とした
材料で形成する場合は、例えばＡｌ−ＣＶＤ技術を用い
て形成する。特にジメチルアルミニウムハイドライドと
水素とを用いたＣＶＤ法によってアルミニウムをエミッ
タ上に選択的に堆積する方法が好ましい。またエミッタ
電極をＴｉＮ，高融点金属などのバリアメタルを形成し
その上にＡｌを形成する２層構造としてもよい。さら
に、ポリシリコン膜を形成しエミッタと同じ導電型不純
物を導入することにより形成してもよい。さらにエミッ
タ７はイオン注入を行わず、ポリシリコン４からの熱拡
散により形成し、エミッタ領域７とエミッタ電極８を同
時に形成してもよい。
（ｄ））。エミッタ電極をアルミニウムを主成分とした
材料で形成する場合は、例えばＡｌ−ＣＶＤ技術を用い
て形成する。特にジメチルアルミニウムハイドライドと
水素とを用いたＣＶＤ法によってアルミニウムをエミッ
タ上に選択的に堆積する方法が好ましい。またエミッタ
電極をＴｉＮ，高融点金属などのバリアメタルを形成し
その上にＡｌを形成する２層構造としてもよい。さら
に、ポリシリコン膜を形成しエミッタと同じ導電型不純
物を導入することにより形成してもよい。さらにエミッ
タ７はイオン注入を行わず、ポリシリコン４からの熱拡
散により形成し、エミッタ領域７とエミッタ電極８を同
時に形成してもよい。
【００２１】このように酸化膜のサイドウォールを用い
ることにより、ベースとエミッタが自己整合的に、かつ
短い工程でバイポーラトランジスタが製作できるため、
寄生素子の低減された高性能のバイポーラトラジスタを
安価に製造することができる。
ることにより、ベースとエミッタが自己整合的に、かつ
短い工程でバイポーラトランジスタが製作できるため、
寄生素子の低減された高性能のバイポーラトラジスタを
安価に製造することができる。
【００２２】次に本発明をＢｉ−ＣＭＯＳプロセスに応
用した製造方法の一例を示す。図２は、Ｂｉ−ＣＭ ＯＳ
プロセスに応用した製 造方法の断面図であり、以 下図面
に沿って説明する。
用した製造方法の一例を示す。図２は、Ｂｉ−ＣＭ ＯＳ
プロセスに応用した製 造方法の断面図であり、以 下図面
に沿って説明する。
【００２３】ａ）基板１１を選択酸化してフィールド酸
化膜１２を形成した後、ゲート酸化膜１３を形成する。
次にバイポーラトランジスタ部（以下ＢＰＴと記載す
る）の酸化膜を除去し、ポリシリコン層１４と酸化膜１
５を形成する（図２（ａ））。このときポリシリコン１
４には基板と反対導電型の不純物が導入されている。
化膜１２を形成した後、ゲート酸化膜１３を形成する。
次にバイポーラトランジスタ部（以下ＢＰＴと記載す
る）の酸化膜を除去し、ポリシリコン層１４と酸化膜１
５を形成する（図２（ａ））。このときポリシリコン１
４には基板と反対導電型の不純物が導入されている。
【００２４】ｂ）レジストパターニングにより、ＢＰＴ
ではエミッタ形成領域およびベース・エミッタ短絡防止
領域のポリシリコン１４と酸化膜１５をエッチングして
開孔すると同時に、ＭＯＳト ランジスタ部（以下ＭＯＳ
と記載する）においては、ゲート電極となるポリシリコ
ン１４Ａとその上の酸化膜１５Ａを残し、他の部分にあ
たるポリシリコン１４と酸化膜１５をエッチングし除去
する。次にＢＰＴではイオン注入 により基板と反対導電
型の 不純物を所望量導入し、熱 処理によってベース領域
１ ６を、また、ベース電極領 域１７はポリシリコン１４
からの熱拡散によりそれぞ れ形成する。
ではエミッタ形成領域およびベース・エミッタ短絡防止
領域のポリシリコン１４と酸化膜１５をエッチングして
開孔すると同時に、ＭＯＳト ランジスタ部（以下ＭＯＳ
と記載する）においては、ゲート電極となるポリシリコ
ン１４Ａとその上の酸化膜１５Ａを残し、他の部分にあ
たるポリシリコン１４と酸化膜１５をエッチングし除去
する。次にＢＰＴではイオン注入 により基板と反対導電
型の 不純物を所望量導入し、熱 処理によってベース領域
１ ６を、また、ベース電極領 域１７はポリシリコン１４
からの熱拡散によりそれぞ れ形成する。
【００２５】一方同時にＭＯＳではゲート電極上の酸化
膜１５Ａをマスクとしてイオン注入を行い、熱処理によ
ってＬＤＤ−ＭＯＳの低濃度ドープ領域１８をゲ ート酸
化膜１３を通して形成する。その後、全面に酸化膜１９
を形成させる（図２（ｂ））。
膜１５Ａをマスクとしてイオン注入を行い、熱処理によ
ってＬＤＤ−ＭＯＳの低濃度ドープ領域１８をゲ ート酸
化膜１３を通して形成する。その後、全面に酸化膜１９
を形成させる（図２（ｂ））。
【００２６】ｃ）次に異方性エッチングであるドライエ
ッチングにより酸化膜１９をエッチバックし、サイドウ
ォール１９Ａをそれぞれ形成する。そしてＭＯＳにおい
てはイオン注入によりソース／ドレイン２０を形成する
（図２（ｃ））。
ッチングにより酸化膜１９をエッチバックし、サイドウ
ォール１９Ａをそれぞれ形成する。そしてＭＯＳにおい
てはイオン注入によりソース／ドレイン２０を形成する
（図２（ｃ））。
【００２７】ｄ）ポリシリコン２１，２２を堆積し、Ｂ
ＰＴにおいてはベースと反対導電型不純物をポリシリコ
ン２１に導入し、それからの熱拡散によりエミッタ２３
を形成する。同時にＭＯＳにおいては、ＰＭＯＳの場合
はポリシリコン２２にｐ型不純物を、ＮＭＯＳの場合は
Ｎ型不純物を導入し、ソース／ドレイン２０の電極とし
て形成する（図２（ｄ））。このようにＢＰＴで形成し
たサイドウォールを利用してＬＤＤ−ＭＯＳを同時に短
時間で製作することができる。
ＰＴにおいてはベースと反対導電型不純物をポリシリコ
ン２１に導入し、それからの熱拡散によりエミッタ２３
を形成する。同時にＭＯＳにおいては、ＰＭＯＳの場合
はポリシリコン２２にｐ型不純物を、ＮＭＯＳの場合は
Ｎ型不純物を導入し、ソース／ドレイン２０の電極とし
て形成する（図２（ｄ））。このようにＢＰＴで形成し
たサイドウォールを利用してＬＤＤ−ＭＯＳを同時に短
時間で製作することができる。
【００２８】また、ｃ）において、 ＭＯＳのソース／ド
レイン にイオンを注入すると同時 に、ＢＰＴのエミッタ
部２ ３を形成する場合において は、ポリシリコン２１，
２ ２を堆積し、ＢＰＴにおい てはベースと反対導電型不
純物をポリシリコン２１に 導入し、エミッタ電極を形 成
する。同時にＭＯＳにお いては、ＰＭＯＳの場合は ポリ
シリコン２２にｐ型不 純物を、ＮＭＯＳの場合は Ｎ型不
純物を導入し、ソー ス／ドレイン２０の電極として形成
する（図２（ｄ））。このようにＢＰＴで形成したサイ
ドウォールを利用してＬＤＤ−ＭＯＳを同時に短時間で
製作することができる。
レイン にイオンを注入すると同時 に、ＢＰＴのエミッタ
部２ ３を形成する場合において は、ポリシリコン２１，
２ ２を堆積し、ＢＰＴにおい てはベースと反対導電型不
純物をポリシリコン２１に 導入し、エミッタ電極を形 成
する。同時にＭＯＳにお いては、ＰＭＯＳの場合は ポリ
シリコン２２にｐ型不 純物を、ＮＭＯＳの場合は Ｎ型不
純物を導入し、ソー ス／ドレイン２０の電極として形成
する（図２（ｄ））。このようにＢＰＴで形成したサイ
ドウォールを利用してＬＤＤ−ＭＯＳを同時に短時間で
製作することができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ベース電極とエミッタ電極間に短絡防止用の側壁絶縁物
を設けることにより、寄生素子 の低減された高性能な半
導体素子を、単純な工程によって短時間で安価に製作で
きるという優れた効果がある。
ベース電極とエミッタ電極間に短絡防止用の側壁絶縁物
を設けることにより、寄生素子 の低減された高性能な半
導体素子を、単純な工程によって短時間で安価に製作で
きるという優れた効果がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例の工程を説明する断面図であ
る。
る。
【図２】本発明の他の実施例の工程を説明する断面図で
ある。
ある。
【図３】従来のＳＳＴ法の工程を説明する断面図であ
る。
る。
【符号の説明】
１ 半導体基板
２ フィールド酸化膜
３ ベース領域
４ ポリシリコン膜
５ 酸化膜
６ 酸化膜
６Ａ サイドウォール
７ エミッタ領域
８ エミッタ電極
１１ 基板
１２ フィールド酸化膜
１３ ゲート酸化膜
１４ ポリシリコン
１５ 酸化膜
１６ ベース領域
１７ べース電極領域
１８ 低濃度ドープ領域
１９ 酸化膜
１９Ａ サイドウォール
２０ ソース／ドレイン
２１，２２ ポリシリコン
３１ ｐ- 型基板
３２ ｎ+ コレクタ領域
３３ フィールド酸化膜
３４ ＳｉＯ2 膜
３５ Ｓｉ3 Ｎ4 膜
３６ ノンドープポリシリコン層
３７ ＳｉＯ2 層
３８ ｐ+ ポリシリコン
３９ 酸化膜
４０ ＳｉＯ2 膜
４１ ノンドープポリシリコン４２ ｐ領域 ４３ ポリシリコン
４４ エミッタ領域４５ 金属電極
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (8)
- 【請求項１】 バイポーラトランジスタまたはバイポー
ラトランジスタを含む半導体装置の製造方法において、
半導体基板上に該半導体基板と同一材料を主成分とする
半導体膜を堆積し、さらにその上に絶縁層を形成する工
程と、前記絶縁層および半導体膜の所定部分を除去して
開孔する工程と、該開孔内および前記絶縁層上に第２の
絶縁層を形成する工程と、方向性のあるエッチングによ
って、前記開孔の側壁部を残して前記第２の絶縁層を除
去する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記半導体基板と反対導電型不純物をイ
オン注入してベースを形成する工程を有することを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記半導体膜が前記半導体基板と反対導
電型不純物を含む膜であって、該半導体膜からの熱拡散
によりベースを形成する工程を有することを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項４】 ベース不純物と反対の導電型の不純物を
イオン注入してエミッタを形成する工程を有することを
特徴とする請求項１ないし３のいずれかに記載の半導体
装置の製造方法。 - 【請求項５】 ベース不純物と反対の導電型の不純物を
含んだ半導体基板材料を主成分とする膜からの熱拡散に
よりエミッタを形成する工程を有することを特徴とする
請求項１ないし３のいずれかに記載の半導体装置の製造
方法。 - 【請求項６】 エミッタ電極を金属ＣＶＤ法により形成
する工程を有することを特徴とする請求項１ないし５の
いずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記金属ＣＶＤ法がジメチルアルミニウ
ムハイドライドを主原料ガスとしたアルミニウムのＣＶ
Ｄにより形成することを特徴とする請求項６に記載の半
導体装置の製造方法。 - 【請求項８】 エミッタ電極が、高融点金属とＡｌを主
成分とした金属の２層構造であることを特徴とする請求
項１ないし５のいずれかに記載の半導体装置の製造方
法。
Priority Applications (3)
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|---|---|---|---|
| JP3184622A JPH0529329A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
| EP92112705A EP0527372A1 (en) | 1991-07-24 | 1992-07-24 | Manufacturing method for a bipolar transistor |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP3184622A JPH0529329A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
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