JPH0521455A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0521455A JPH0521455A JP17152591A JP17152591A JPH0521455A JP H0521455 A JPH0521455 A JP H0521455A JP 17152591 A JP17152591 A JP 17152591A JP 17152591 A JP17152591 A JP 17152591A JP H0521455 A JPH0521455 A JP H0521455A
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- Japan
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- insulating film
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- gate electrode
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Abstract
(57)【要約】
【目的】ＭＯＳトランジスタのゲート電極の段差を小さ
くすることにより、ソース・ドレインコンタクト上の電
極のステップカバレッジを大きく確保して、ＣＭＯＳ集
積回路の高集積化と同時に高信頼性を確保する。 【構成】タングステンシリサイド膜６上に第１シリコン
窒化膜７が設けられ、ゲートの側壁にはシリコン窒化膜
サイドウォール９ａが設けられる。砒素のイオン注入に
よりｎ+ ソース・ドレイン領域１１を形成後、熱リン酸
により第１シリコン窒化膜７とシリコン窒化膜サイドウ
ォール９ａを除去する。その後、絶縁膜１１の堆積、大
きなテーパーをつけたコンタクトの開孔，電極１２の形
成を行ない、ＮＭＯＳトランジスタが形成される。
くすることにより、ソース・ドレインコンタクト上の電
極のステップカバレッジを大きく確保して、ＣＭＯＳ集
積回路の高集積化と同時に高信頼性を確保する。 【構成】タングステンシリサイド膜６上に第１シリコン
窒化膜７が設けられ、ゲートの側壁にはシリコン窒化膜
サイドウォール９ａが設けられる。砒素のイオン注入に
よりｎ+ ソース・ドレイン領域１１を形成後、熱リン酸
により第１シリコン窒化膜７とシリコン窒化膜サイドウ
ォール９ａを除去する。その後、絶縁膜１１の堆積、大
きなテーパーをつけたコンタクトの開孔，電極１２の形
成を行ない、ＮＭＯＳトランジスタが形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関し、特にＬＤＤ構造のＭＯＳトランジスタの
形成方法に関する。
造方法に関し、特にＬＤＤ構造のＭＯＳトランジスタの
形成方法に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ集積回路におけるＮＭＯ
Ｓトランジスタの製造方法を図面を用いて説明する。
Ｓトランジスタの製造方法を図面を用いて説明する。
【０００３】図３は模式的工程断面図である。ｐ型シリ
コン１上にフィールド酸化膜２とチャネルドープ領域３
を形成後、ゲート酸化膜４を形成する。次に燐を高濃度
にドープした多結晶シリコン膜５とタングステンシリサ
イド膜６とを堆積する。フォトレジスト（図示せず）を
マスクとして、タングステンシリサイド膜６と多結晶シ
リコン膜５とをパターニングして、ゲート電極を形成す
る。次に、タングステンシリサイド膜６と多結晶シリコ
ン膜５とをマスクとした燐のイオン注入によりｎ型ＬＤ
Ｄ領域９を形成する〔図３（ａ）〕。その後厚さ０．２
μｍ程度のシリコン酸化膜を熱ＣＶＤ法により堆積し、
エッチバックを行ない、ゲート電極の側壁のみにシリコ
ン酸化膜サイドウォール１４を残す。そして砒素のイオ
ン注入によりｎ+ 型ソース・ドレイン領域１０を形成す
る〔図３（ｂ）〕。その後、絶縁膜１１の成長，コンタ
クトホールの形成，電極１２の形成を行ないＮＭＯＳト
ランジスタが形成される〔図３（ｃ）〕。
コン１上にフィールド酸化膜２とチャネルドープ領域３
を形成後、ゲート酸化膜４を形成する。次に燐を高濃度
にドープした多結晶シリコン膜５とタングステンシリサ
イド膜６とを堆積する。フォトレジスト（図示せず）を
マスクとして、タングステンシリサイド膜６と多結晶シ
リコン膜５とをパターニングして、ゲート電極を形成す
る。次に、タングステンシリサイド膜６と多結晶シリコ
ン膜５とをマスクとした燐のイオン注入によりｎ型ＬＤ
Ｄ領域９を形成する〔図３（ａ）〕。その後厚さ０．２
μｍ程度のシリコン酸化膜を熱ＣＶＤ法により堆積し、
エッチバックを行ない、ゲート電極の側壁のみにシリコ
ン酸化膜サイドウォール１４を残す。そして砒素のイオ
ン注入によりｎ+ 型ソース・ドレイン領域１０を形成す
る〔図３（ｂ）〕。その後、絶縁膜１１の成長，コンタ
クトホールの形成，電極１２の形成を行ないＮＭＯＳト
ランジスタが形成される〔図３（ｃ）〕。
【０００４】
【発明が解決しようとする課題】ＭＯＳトランジスタの
高集積化に伴い、コンタクトの微細化が必要となり、そ
の結果、コンタクトのアスペクト比は大きくなる。コン
タクト領域上に設けられる電極１２のステップカバレジ
を良好にするために、コンタクトの開孔は、まず等方性
のエッチングにより傾斜面を形成後、異方性のエッチン
グにより行われる。しかし図４に示すように、ソース・
ドレインコンタクトとゲート電極との間ｄ1 も微細化さ
れると、タングステンシリサイド膜６と電極１２の間隔
ｄ2 が小さくなるため、あまり大きな傾斜はつけられな
い。又、ステップカバレジが小さいと、マイグレーショ
ンによる電極の断線など信頼性上の問題点がある。この
ようなＭＯＳトランジスタの高集積化に伴う問題を解決
するために、ポリサイド構造のゲート電極を薄く（すな
わちタングステンシリサイド膜６と多結晶シリコン膜５
との積層膜の膜厚を薄く）する方法がある。しかし、前
述した従来の製造方法では、ゲート電極の膜厚を薄くす
ると、ＬＤＤ領域やソース・ドレイン領域を形成するた
めのイオン注入時に、不純物イオンがゲート電極を突き
抜けてチャネル領域３に導入されてしまう。それを避け
るために、イオン注入の加速電圧を下げると、ＭＯＳト
ランジスタのデバイス設計が困難となるため、容易にゲ
ート電極を薄くできないという問題点があった。
高集積化に伴い、コンタクトの微細化が必要となり、そ
の結果、コンタクトのアスペクト比は大きくなる。コン
タクト領域上に設けられる電極１２のステップカバレジ
を良好にするために、コンタクトの開孔は、まず等方性
のエッチングにより傾斜面を形成後、異方性のエッチン
グにより行われる。しかし図４に示すように、ソース・
ドレインコンタクトとゲート電極との間ｄ1 も微細化さ
れると、タングステンシリサイド膜６と電極１２の間隔
ｄ2 が小さくなるため、あまり大きな傾斜はつけられな
い。又、ステップカバレジが小さいと、マイグレーショ
ンによる電極の断線など信頼性上の問題点がある。この
ようなＭＯＳトランジスタの高集積化に伴う問題を解決
するために、ポリサイド構造のゲート電極を薄く（すな
わちタングステンシリサイド膜６と多結晶シリコン膜５
との積層膜の膜厚を薄く）する方法がある。しかし、前
述した従来の製造方法では、ゲート電極の膜厚を薄くす
ると、ＬＤＤ領域やソース・ドレイン領域を形成するた
めのイオン注入時に、不純物イオンがゲート電極を突き
抜けてチャネル領域３に導入されてしまう。それを避け
るために、イオン注入の加速電圧を下げると、ＭＯＳト
ランジスタのデバイス設計が困難となるため、容易にゲ
ート電極を薄くできないという問題点があった。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置の製造方法では、第１絶縁膜をマスクにしてゲート
電極の形成を行ない、第１絶縁膜並びにゲート電極をマ
スクとしたイオン注入によりＬＤＤ領域の形成を行な
い、第１絶縁膜並びにゲート電極の側面に第２絶縁膜サ
イドウォールを形成し、第１絶縁膜並びにゲート電極並
びに第２絶縁膜サイドウォールをマスクとしたイオン注
入によりソース・ドレイン領域を形成し、第１絶縁膜及
び第２絶縁膜サイドウォールを除去している。
装置の製造方法では、第１絶縁膜をマスクにしてゲート
電極の形成を行ない、第１絶縁膜並びにゲート電極をマ
スクとしたイオン注入によりＬＤＤ領域の形成を行な
い、第１絶縁膜並びにゲート電極の側面に第２絶縁膜サ
イドウォールを形成し、第１絶縁膜並びにゲート電極並
びに第２絶縁膜サイドウォールをマスクとしたイオン注
入によりソース・ドレイン領域を形成し、第１絶縁膜及
び第２絶縁膜サイドウォールを除去している。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の模式的工程断面図で
あり、ＣＭＯＳ集積回路におけるＮチャネルＭＯＳトラ
ンジスタの製造方法に応用したものである。
る。図１は本発明の第１の実施例の模式的工程断面図で
あり、ＣＭＯＳ集積回路におけるＮチャネルＭＯＳトラ
ンジスタの製造方法に応用したものである。
【０００７】表面の不純物濃度が１０16〜１０17ｃｍ-3
のｐ型シリコン基板１上に厚さ０．８μｍ程度のフィー
ルド酸化膜２を形成後、ボロンのイオン注入によりチャ
ネルドープ領域３を設ける。次に、７５０〜９００℃の
熱酸化法により厚さ１０〜１５ｎｍのゲート酸化膜４を
形成後、全面に厚さ１００ｎｍの多結晶シリコン膜５を
堆積し、更に多結晶シリコン膜５に燐を高濃度ドープす
る。厚さ１００ｎｍ程度のタングステンシリサイド膜６
と厚さ２００ｎｍ程度の第１シリコン窒化膜７とを堆積
後、フォトレジストをマスクとして、第１シリコン窒化
膜７，タングステンシリサイド膜６，多結晶シリコン膜
５のパターニングを行なう。次に、フォトレジストを除
去後、加速電圧２０〜５０ｋｅＶ，ドーズ量２〜５×１
０13ｃｍ-2の燐のイオン注入によりｎ型ＬＤＤ領域８を
形成する〔図１（ａ）〕。この時、残存する第１シリコ
ン窒化膜７，タングステンシリサイド膜６，多結晶シリ
コン膜５及びフィールド酸化膜２がイオン注入のマスク
となる。
のｐ型シリコン基板１上に厚さ０．８μｍ程度のフィー
ルド酸化膜２を形成後、ボロンのイオン注入によりチャ
ネルドープ領域３を設ける。次に、７５０〜９００℃の
熱酸化法により厚さ１０〜１５ｎｍのゲート酸化膜４を
形成後、全面に厚さ１００ｎｍの多結晶シリコン膜５を
堆積し、更に多結晶シリコン膜５に燐を高濃度ドープす
る。厚さ１００ｎｍ程度のタングステンシリサイド膜６
と厚さ２００ｎｍ程度の第１シリコン窒化膜７とを堆積
後、フォトレジストをマスクとして、第１シリコン窒化
膜７，タングステンシリサイド膜６，多結晶シリコン膜
５のパターニングを行なう。次に、フォトレジストを除
去後、加速電圧２０〜５０ｋｅＶ，ドーズ量２〜５×１
０13ｃｍ-2の燐のイオン注入によりｎ型ＬＤＤ領域８を
形成する〔図１（ａ）〕。この時、残存する第１シリコ
ン窒化膜７，タングステンシリサイド膜６，多結晶シリ
コン膜５及びフィールド酸化膜２がイオン注入のマスク
となる。
【０００８】次に、全面に厚さ２００ｎｍ程度の第２シ
リコン窒化膜９を熱ＣＶＤ法により堆積後、第２シリコ
ン窒化膜９を第１シリコン窒化膜７，タングステンシリ
サイド膜６，多結晶シリコン膜５の側壁に残してエッチ
バックし、シリコン窒化膜サイドウォール９ａを形成す
る。その後、加速電圧４０〜７０ｋｅＶ，ドーズ量１×
１０16ｃｍ-2程度の砒素のイオン注入により、ｎ+ 型ソ
ース・ドレイン領域１０を形成する〔図１（ｂ）〕。こ
の時、シリコン窒化膜サイドウォール９ａと第１シリコ
ン窒化膜７，タングステンシリサイド膜６，多結晶シリ
コン膜５と、フィールド酸化膜２がイオン注入のマスク
となる。
リコン窒化膜９を熱ＣＶＤ法により堆積後、第２シリコ
ン窒化膜９を第１シリコン窒化膜７，タングステンシリ
サイド膜６，多結晶シリコン膜５の側壁に残してエッチ
バックし、シリコン窒化膜サイドウォール９ａを形成す
る。その後、加速電圧４０〜７０ｋｅＶ，ドーズ量１×
１０16ｃｍ-2程度の砒素のイオン注入により、ｎ+ 型ソ
ース・ドレイン領域１０を形成する〔図１（ｂ）〕。こ
の時、シリコン窒化膜サイドウォール９ａと第１シリコ
ン窒化膜７，タングステンシリサイド膜６，多結晶シリ
コン膜５と、フィールド酸化膜２がイオン注入のマスク
となる。
【０００９】次に、温度１５０〜１８０℃の熱リン酸を
用いて、シリコン窒化膜サイドウォール９ａと第１シリ
コン窒化膜７とをエッチングする〔図１（ｃ）〕。
用いて、シリコン窒化膜サイドウォール９ａと第１シリ
コン窒化膜７とをエッチングする〔図１（ｃ）〕。
【００１０】その後、全面に厚さ０．５μｍ程度のＢＰ
ＳＧ膜から成る絶縁膜１１を成長後、コンタクト領域の
開孔を行なう。この時、電極の良好なステップカバレジ
を確保するために、バッファ弗酸による等方性のウェッ
トエッチングにより十分な傾斜をつけた後に、異方性の
ドライエッチングを行なう。その後、例えばＴｉ／Ｔｉ
Ｎ／Ａｌ−Ｓｉ−Ｃｕから成る電極１２を形成し、所望
の特性をもつＮＭＯＳトランジスタが形成される〔図１
（ｄ）〕。
ＳＧ膜から成る絶縁膜１１を成長後、コンタクト領域の
開孔を行なう。この時、電極の良好なステップカバレジ
を確保するために、バッファ弗酸による等方性のウェッ
トエッチングにより十分な傾斜をつけた後に、異方性の
ドライエッチングを行なう。その後、例えばＴｉ／Ｔｉ
Ｎ／Ａｌ−Ｓｉ−Ｃｕから成る電極１２を形成し、所望
の特性をもつＮＭＯＳトランジスタが形成される〔図１
（ｄ）〕。
【００１１】本実施例ではＮチャネルＭＯＳトランジス
タの製造方法について述べたが、ＰチャネルＭＯＳトラ
ンジスタの製造方法への応用も可能である。本実施例に
おいて、ｐ型シリコン基板１のかわりにｎ型シリコン基
板２を容易し、適切なチャネルドーピングを行ない、ｎ
型ＬＤＤ領域８のかわりにボロンのイオン注入によるｐ
型ＬＤＤ領域を形成し、ｎ+ 型ソース・ドレイン領域１
０のかわりにボロンのイオン注入によるｐ+ 型ソース・
ドレイン領域を形成すればよい。
タの製造方法について述べたが、ＰチャネルＭＯＳトラ
ンジスタの製造方法への応用も可能である。本実施例に
おいて、ｐ型シリコン基板１のかわりにｎ型シリコン基
板２を容易し、適切なチャネルドーピングを行ない、ｎ
型ＬＤＤ領域８のかわりにボロンのイオン注入によるｐ
型ＬＤＤ領域を形成し、ｎ+ 型ソース・ドレイン領域１
０のかわりにボロンのイオン注入によるｐ+ 型ソース・
ドレイン領域を形成すればよい。
【００１２】本発明の第２の実施例を、図２を用いて説
明する。
明する。
【００１３】第１の実施例と同様に、ｎ型ＬＤＤ領域８
を形成後、全面に厚さ５０ｎｍ程度のシリコン酸化膜１
３と厚さ１５０ｎｍ程度の第２シリコン窒化膜９をＣＶ
Ｄ法により堆積する〔図２（ａ）〕。
を形成後、全面に厚さ５０ｎｍ程度のシリコン酸化膜１
３と厚さ１５０ｎｍ程度の第２シリコン窒化膜９をＣＶ
Ｄ法により堆積する〔図２（ａ）〕。
【００１４】第２シリコン窒化膜９とシリコン酸化膜１
３とをエッチバックしてシリコン窒化膜サイドウォール
９ａ，シリコン酸化膜サイドウォール１３ａを形成した
後、第１の実施例と同様にｎ+ 型ソース・ドレイン領域
１０を砒素のイオン注入により形成する〔図２
（ｂ）〕。
３とをエッチバックしてシリコン窒化膜サイドウォール
９ａ，シリコン酸化膜サイドウォール１３ａを形成した
後、第１の実施例と同様にｎ+ 型ソース・ドレイン領域
１０を砒素のイオン注入により形成する〔図２
（ｂ）〕。
【００１５】次に、温度１５０〜１８０℃の熱リン酸を
用いて、シリコン窒化膜サイドウォール９ａと第１シリ
コン窒化膜７とをエッチング除去する〔図２（ｃ）〕。
用いて、シリコン窒化膜サイドウォール９ａと第１シリ
コン窒化膜７とをエッチング除去する〔図２（ｃ）〕。
【００１６】その後、第１の実施例と同様に、絶縁膜１
１の堆積，コンタクトの開孔，電極１２の形成を行なう
〔図２（ｄ）〕。
１の堆積，コンタクトの開孔，電極１２の形成を行なう
〔図２（ｄ）〕。
【００１７】本実施例では、第２シリコン窒化膜９の下
にシリコン酸化膜１３を設けているため、熱リン酸によ
り第１シリコン窒化膜７をエッチングした後、シリコン
酸化膜サイドウォール１３ａが側壁として残る。その結
果、ゲート酸化膜４と多結晶シリコン膜５との界面が不
純物混入による汚染から保護されるため、安定な特性を
もつＭＯＳトランジスタが得られる。
にシリコン酸化膜１３を設けているため、熱リン酸によ
り第１シリコン窒化膜７をエッチングした後、シリコン
酸化膜サイドウォール１３ａが側壁として残る。その結
果、ゲート酸化膜４と多結晶シリコン膜５との界面が不
純物混入による汚染から保護されるため、安定な特性を
もつＭＯＳトランジスタが得られる。
【００１８】
【発明の効果】以上説明したように本発明の半導体集積
回路装置の製造方法は、ＭＯＳトランジスタのゲート電
極材料膜上に第１絶縁膜を設け、これをＬＤＤ領域及び
ソースドレイン領域形成のためのイオン注入のマスクと
し、イオン注入後は第１絶縁膜を除去している。その結
果、ゲート電極の段差が小さくなるため、ソース・ドレ
インコンタクト領域とゲート電極との間隔が小さくて
も、コンタクト開孔時に十分な傾斜をつけることが可能
となる。
回路装置の製造方法は、ＭＯＳトランジスタのゲート電
極材料膜上に第１絶縁膜を設け、これをＬＤＤ領域及び
ソースドレイン領域形成のためのイオン注入のマスクと
し、イオン注入後は第１絶縁膜を除去している。その結
果、ゲート電極の段差が小さくなるため、ソース・ドレ
インコンタクト領域とゲート電極との間隔が小さくて
も、コンタクト開孔時に十分な傾斜をつけることが可能
となる。
【００１９】ＭＯＳ集積回路の高集積化に伴い、コンタ
クト領域のアスペクト比は大きくなるが、本発明の製造
方法を用いれば、電極のステップカバレジを十分大きく
確保するためにコンタクト領域に大きな傾斜をつけるこ
とが可能となるため、高信頼性を確保できるという効果
がある。例えば０．８μｍルールのＣＭＯＳ集積回路に
おいて、従来技術ではコンタクト上の電極のステップカ
バレジ（電極厚さに対するｄ2 の割合と定義）が２０〜
３０％であったのに対し、本技術を用いることにより５
０％程度に改善する。
クト領域のアスペクト比は大きくなるが、本発明の製造
方法を用いれば、電極のステップカバレジを十分大きく
確保するためにコンタクト領域に大きな傾斜をつけるこ
とが可能となるため、高信頼性を確保できるという効果
がある。例えば０．８μｍルールのＣＭＯＳ集積回路に
おいて、従来技術ではコンタクト上の電極のステップカ
バレジ（電極厚さに対するｄ2 の割合と定義）が２０〜
３０％であったのに対し、本技術を用いることにより５
０％程度に改善する。
【００２０】又、ゲート電極が薄くできることから、ゲ
ート・ソース間、ゲート・ドレイン間のフリンジング容
量が減少し、ＭＯＳトランジスタの高速動作が可能にな
るという効果もある。
ート・ソース間、ゲート・ドレイン間のフリンジング容
量が減少し、ＭＯＳトランジスタの高速動作が可能にな
るという効果もある。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】従来技術を説明するための工程順の断面図であ
る。
る。
【図４】従来技術を説明するための断面図であり、図３
（ｄ）の部分拡大断面図である。
（ｄ）の部分拡大断面図である。
１ ｐ型シリコン基板
２ フィールド酸化膜
３ チャネルドープ領域
４ ゲート酸化膜
５ 多結晶シリコン膜
６ タングステンシリサイド膜
７ 第１シリコン窒化膜
８ ｎ型ＬＤＤ領域
９ 第２シリコン窒化膜
９ａ シリコン窒化膜サイドウォール
１０ ｎ+ 型ソース・ドレイン領域
１１ 絶縁膜
１２ 電極
１３ シリコン酸化膜
１３ａ，１４ シリコン酸化膜サイドウォール
Claims (4)
- 【請求項１】 シリコン基板上にゲート酸化膜を形成す
る工程と、 前記ゲート酸化膜上にＭＯＳトランジスタのゲート電極
材料膜を堆積する工程と、 前記ゲート電極材料膜上に第１絶縁膜を堆積する工程
と、 前記第１絶縁膜と前記ゲート電極とをパターニングする
工程と、 前記第１絶縁膜と前記ゲート電極とをマスクの一部とす
るイオン注入により、前記ＭＯＳトランジスタのＬＤＤ
領域を形成する工程と、 第２絶縁膜を堆積する工程と、 前記第２絶縁膜を前記第１絶縁膜と前記ゲート電極との
側面に残してエッチバックする工程と、 前記第２絶縁膜と前記第１絶縁膜と前記ゲート電極とを
マスクの一部とするイオン注入により前記ＭＯＳトラン
ジスタのソース・ドレイン領域を形成する工程と、 前記第１絶縁膜と前記第２絶縁膜とを除去する工程と、 を備えることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】 前記ゲート電極が多結晶シリコン膜と金
属シリサイド膜とから成るポリサイド構造であることを
特徴とする請求項１記載の半導体集積回路装置の製造方
法。 - 【請求項３】 前記第１絶縁膜及び前記第２絶縁膜がシ
リコン窒化膜から成ることを特徴とする請求項１記載の
半導体集積回路装置の製造方法。 - 【請求項４】 前記第１絶縁膜及び前記第２絶縁膜がシ
リコン窒化膜から成ることを特徴とする請求項２記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17152591A JPH0521455A (ja) | 1991-07-12 | 1991-07-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17152591A JPH0521455A (ja) | 1991-07-12 | 1991-07-12 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521455A true JPH0521455A (ja) | 1993-01-29 |
Family
ID=15924738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17152591A Pending JPH0521455A (ja) | 1991-07-12 | 1991-07-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521455A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180472B1 (en) | 1998-07-28 | 2001-01-30 | Matsushita Electrons Corporation | Method for fabricating semiconductor device |
| JP2010519724A (ja) * | 2007-01-04 | 2010-06-03 | フリースケール セミコンダクター インコーポレイテッド | 金属電極を有する半導体素子の形成、及び半導体素子の構造 |
| WO2020189472A1 (ja) * | 2019-03-20 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-07-12 JP JP17152591A patent/JPH0521455A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180472B1 (en) | 1998-07-28 | 2001-01-30 | Matsushita Electrons Corporation | Method for fabricating semiconductor device |
| US6492665B1 (en) | 1998-07-28 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2010519724A (ja) * | 2007-01-04 | 2010-06-03 | フリースケール セミコンダクター インコーポレイテッド | 金属電極を有する半導体素子の形成、及び半導体素子の構造 |
| WO2020189472A1 (ja) * | 2019-03-20 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法 |
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