JP3071512B2 - ＢｉＣＭＯＳ型半導体集積回路の製造方法 - Google Patents
ＢｉＣＭＯＳ型半導体集積回路の製造方法Info
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- JP3071512B2 JP3071512B2 JP3243280A JP24328091A JP3071512B2 JP 3071512 B2 JP3071512 B2 JP 3071512B2 JP 3243280 A JP3243280 A JP 3243280A JP 24328091 A JP24328091 A JP 24328091A JP 3071512 B2 JP3071512 B2 JP 3071512B2
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Description
【０００１】
【産業上の利用分野】本発明は、高速・高集積を必要と
するサブミクロンＢｉＣＭＯＳの製造方法に関するもの
である。
するサブミクロンＢｉＣＭＯＳの製造方法に関するもの
である。
【０００２】
【従来の技術】従来、ＢｉＣＭＯＳ集積回路は、バイポ
ーラの高い駆動能力とＣＭＯＳの高い集積度を併せ持つ
論理回路技術としてゲートアレイ、スタンダードセル、
ＳＲＡＭなど高速・高集積を必要とする数多くの集積回
路に用いられている。この高速・高集積の回路を実現で
きるＢｉＣＭＯＳの製造工程として、ＣＭＯＳはＬＤＤ
構造でバイポーラはＮ型にドープされた多結晶シリコン
をエミッタ層の拡散に用い、かつエミッタの取り出し電
極に用いるドープ型エミッタを用いる技術が一般的であ
る。
ーラの高い駆動能力とＣＭＯＳの高い集積度を併せ持つ
論理回路技術としてゲートアレイ、スタンダードセル、
ＳＲＡＭなど高速・高集積を必要とする数多くの集積回
路に用いられている。この高速・高集積の回路を実現で
きるＢｉＣＭＯＳの製造工程として、ＣＭＯＳはＬＤＤ
構造でバイポーラはＮ型にドープされた多結晶シリコン
をエミッタ層の拡散に用い、かつエミッタの取り出し電
極に用いるドープ型エミッタを用いる技術が一般的であ
る。
【０００３】この理由は、高集積にはゲート長１μｍ以
下の、つまり、サブミクロンのデザインルールを用いる
ことが必要であり、この１μｍ以下の微細なＣＭＯＳを
高信頼度で用いるには耐ホットエレクトロン耐量を確保
するためにＬＤＤ構造を用いることが必須であること。
また、高速のバイポーラトランジスタを実現するには、
なるべくエミッタの拡散深さは浅く、かつなるべく幅の
狭いエミッタを形成することが必須であることによるも
のである。
下の、つまり、サブミクロンのデザインルールを用いる
ことが必要であり、この１μｍ以下の微細なＣＭＯＳを
高信頼度で用いるには耐ホットエレクトロン耐量を確保
するためにＬＤＤ構造を用いることが必須であること。
また、高速のバイポーラトランジスタを実現するには、
なるべくエミッタの拡散深さは浅く、かつなるべく幅の
狭いエミッタを形成することが必須であることによるも
のである。
【０００４】このドープ型エミッタ構造以外の構造、例
えばセルフアライン技術を駆使したダブルポリシリコン
バイポーラを持つＢｉＣＭＯＳなども数多く報告されて
いる（例えば、ＩＥＤＭ １９８７「Ａ Ｈｉｇｈ Ｓ
ｐｅｅｄ Ｓｕｐｅｒ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂ
ｉｐｏｌａｒ−ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ＡＴ
Ｔ」）が、いずれも工程が複雑で量産生に乏しく、ある
いは工程数が多く、結果としてコスト高となってしまう
等の問題があった。
えばセルフアライン技術を駆使したダブルポリシリコン
バイポーラを持つＢｉＣＭＯＳなども数多く報告されて
いる（例えば、ＩＥＤＭ １９８７「Ａ Ｈｉｇｈ Ｓ
ｐｅｅｄ Ｓｕｐｅｒ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂ
ｉｐｏｌａｒ−ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ＡＴ
Ｔ」）が、いずれも工程が複雑で量産生に乏しく、ある
いは工程数が多く、結果としてコスト高となってしまう
等の問題があった。
【０００５】以下、既に一般化している従来のＬＤＤＣ
ＭＯＳとドープ型エミッタを持つＢｉＣＭＯＳの製造工
程について図４〜図９を用いて説明する。 （Ａ）まず、図４（ａ）に示すように、Ｐ型（１００）
基板１０１にＮ型埋め込み層１０２、Ｐ型埋め込み層１
０３を形成し、Ｎ- 型エピタキシャル層１０４を形成す
る。
ＭＯＳとドープ型エミッタを持つＢｉＣＭＯＳの製造工
程について図４〜図９を用いて説明する。 （Ａ）まず、図４（ａ）に示すように、Ｐ型（１００）
基板１０１にＮ型埋め込み層１０２、Ｐ型埋め込み層１
０３を形成し、Ｎ- 型エピタキシャル層１０４を形成す
る。
【０００６】（Ｂ）図４（ｂ）に示すように、基板表面
より、Ｎウェル（Ｎ−Ｗｅｌｌ）層１０５とＰウェル
（Ｐ−Ｗｅｌｌ）層１０６を拡散し、各々埋め込み層１
０２、１０３と連続させる。こうして、ＰＭＯＳ用のＮ
ウェル領域１３３、ＮＭＯＳ用のＰウェル領域１３４、
バイポーラの素子形成領域１３５と分離領域１３６を得
る。
より、Ｎウェル（Ｎ−Ｗｅｌｌ）層１０５とＰウェル
（Ｐ−Ｗｅｌｌ）層１０６を拡散し、各々埋め込み層１
０２、１０３と連続させる。こうして、ＰＭＯＳ用のＮ
ウェル領域１３３、ＮＭＯＳ用のＰウェル領域１３４、
バイポーラの素子形成領域１３５と分離領域１３６を得
る。
【０００７】（Ｃ）図４（ｃ）に示すように、薄い酸化
膜１０７を、基板表面に３００Å成長させ、全面にＬＰ
ＣＶＤ法でＳｉ3 Ｎ4 膜を１５０Å成長させた後、選択
的にＳｉ3 Ｎ4 膜１０８を残す。 （Ｄ）図５（ａ）に示すように、フィールド酸化膜を１
０００℃で１５０分のウェットＯ2 雰囲気で成長させ、
Ｓｉ3 Ｎ4 膜で覆われていない領域に７０００Åの厚い
酸化膜１０９を成長させる。
膜１０７を、基板表面に３００Å成長させ、全面にＬＰ
ＣＶＤ法でＳｉ3 Ｎ4 膜を１５０Å成長させた後、選択
的にＳｉ3 Ｎ4 膜１０８を残す。 （Ｄ）図５（ａ）に示すように、フィールド酸化膜を１
０００℃で１５０分のウェットＯ2 雰囲気で成長させ、
Ｓｉ3 Ｎ4 膜で覆われていない領域に７０００Åの厚い
酸化膜１０９を成長させる。
【０００８】（Ｅ）次に、Ｓｉ3 Ｎ4 膜１０８をリン酸
ボイルでエッチング除去した後、基板全面を薄いＨＦ系
のエッチング液に浸し、上記図４（ｃ）の工程で成長さ
せた酸化膜１０７を３００Åエッチングすることによ
り、図５（ｂ）に示すように、ＰＭＯＳ領域１１０、Ｎ
ＭＯＳ領域１１１、バイポーラのコレクタ領域１１２、
ベースエミッタ領域１１３を得る。
ボイルでエッチング除去した後、基板全面を薄いＨＦ系
のエッチング液に浸し、上記図４（ｃ）の工程で成長さ
せた酸化膜１０７を３００Åエッチングすることによ
り、図５（ｂ）に示すように、ＰＭＯＳ領域１１０、Ｎ
ＭＯＳ領域１１１、バイポーラのコレクタ領域１１２、
ベースエミッタ領域１１３を得る。
【０００９】（Ｆ）次に、９５０℃のウエット雰囲気で
１０分の酸化を行ない、図５（ｂ）の工程のＰＭＯＳ領
域１１０、ＮＭＯＳ領域１１１、バイポーラのコレクタ
領域１１２、ベースエミッタ領域１１３の領域へ、図５
（ｃ）に示すように、１０００Åの酸化膜１１４を得
る。 （Ｇ）図６（ａ）に示すように、周知のホトリソ技術を
用いバイポーラのエミッタ形成予定領域にレジスト１１
５を形成する。
１０分の酸化を行ない、図５（ｂ）の工程のＰＭＯＳ領
域１１０、ＮＭＯＳ領域１１１、バイポーラのコレクタ
領域１１２、ベースエミッタ領域１１３の領域へ、図５
（ｃ）に示すように、１０００Åの酸化膜１１４を得
る。 （Ｇ）図６（ａ）に示すように、周知のホトリソ技術を
用いバイポーラのエミッタ形成予定領域にレジスト１１
５を形成する。
【００１０】（Ｈ）次に、図５（ｃ）工程で成長した酸
化膜をエッチングすることにより、図６（ｂ）に示すよ
うに、それぞれＳｉ基板が露出したＰＭＯＳ領域１４
０、ＮＭＯＳ領域１４１、バイポーラのコレクタ領域１
４２、ベースコンタクト領域１４３と、エミッタ形成予
定領域には１０００Åの酸化膜１１７が残されている状
態を得る。なお、１４５は、エミッタ形成領域を示して
いる。
化膜をエッチングすることにより、図６（ｂ）に示すよ
うに、それぞれＳｉ基板が露出したＰＭＯＳ領域１４
０、ＮＭＯＳ領域１４１、バイポーラのコレクタ領域１
４２、ベースコンタクト領域１４３と、エミッタ形成予
定領域には１０００Åの酸化膜１１７が残されている状
態を得る。なお、１４５は、エミッタ形成領域を示して
いる。
【００１１】（Ｉ）次に、レジスト１１５を除去し、図
６（ｃ）に示すように、２００Åのゲート酸化膜１５０
を成長させる。その後、ベース領域にイオン注入法でボ
ロンをイオン注入することによりベース層１１８を得
る。 （Ｊ）次に、全面にポリシリコンを成長させた後、図７
（ａ）に示すように、選択的にゲート電極１１９を形成
する。
６（ｃ）に示すように、２００Åのゲート酸化膜１５０
を成長させる。その後、ベース領域にイオン注入法でボ
ロンをイオン注入することによりベース層１１８を得
る。 （Ｊ）次に、全面にポリシリコンを成長させた後、図７
（ａ）に示すように、選択的にゲート電極１１９を形成
する。
【００１２】（Ｋ）図７（ｂ）に示すように、ゲート電
極１１９とフィールドの酸化膜をマスクに不必要な所は
もちろんレジストで覆った状態でＬＤＤ・Ｐ- 層１２０
とＬＤＤ・Ｎ- 層１２１を各々イオン注入で形成する。 （Ｌ）図７（ｃ）に示すように、全面にＰＳＧ膜１２２
を２６００Å成長させるが、この時ＰＳＧ膜１２２はウ
エハ内で約８％程度バラツキが生ずると言われているた
め、ＰＳＧ膜１２２は２６００Åの時ウエハ内で２４０
０〜２８００Åのバラツキを持つ膜となる。
極１１９とフィールドの酸化膜をマスクに不必要な所は
もちろんレジストで覆った状態でＬＤＤ・Ｐ- 層１２０
とＬＤＤ・Ｎ- 層１２１を各々イオン注入で形成する。 （Ｌ）図７（ｃ）に示すように、全面にＰＳＧ膜１２２
を２６００Å成長させるが、この時ＰＳＧ膜１２２はウ
エハ内で約８％程度バラツキが生ずると言われているた
め、ＰＳＧ膜１２２は２６００Åの時ウエハ内で２４０
０〜２８００Åのバラツキを持つ膜となる。
【００１３】（Ｍ）図８（ａ）に示すように、ＲＩＥに
より基板全面をエッチングしサイドウォール１２３を得
る。この時フィールド膜１０９〔図５（ｂ）参照〕やゲ
ート膜１５０〔図７（ｂ）参照〕で覆われていない各素
子の形成領域１４４はエミッタ形成予定領域１４５を除
いて基板表面が露出する。一般にＲＩＥによる異方性エ
ッチングを用いてＰＳＧ膜をシリコン基板全面にわたっ
て確実にエッチングしようとすると、ＰＳＧ成長時の膜
厚バラツキやＲＩＥ装置そのもののバラツキを考慮した
エッチング条件を設定しなければならず、これは結果と
してエミッタ形成予定領域１４５の１０００Åの酸化膜
１１７がエッチングされて目べりすることとなる。この
問題は次項で詳細に述べる。
より基板全面をエッチングしサイドウォール１２３を得
る。この時フィールド膜１０９〔図５（ｂ）参照〕やゲ
ート膜１５０〔図７（ｂ）参照〕で覆われていない各素
子の形成領域１４４はエミッタ形成予定領域１４５を除
いて基板表面が露出する。一般にＲＩＥによる異方性エ
ッチングを用いてＰＳＧ膜をシリコン基板全面にわたっ
て確実にエッチングしようとすると、ＰＳＧ成長時の膜
厚バラツキやＲＩＥ装置そのもののバラツキを考慮した
エッチング条件を設定しなければならず、これは結果と
してエミッタ形成予定領域１４５の１０００Åの酸化膜
１１７がエッチングされて目べりすることとなる。この
問題は次項で詳細に述べる。
【００１４】（Ｎ）図８（ｂ）に示すように、マスクと
なる酸化膜１２４を２００Å成長させる。この時、エミ
ッタ形成予定領域１４５の酸化膜１１７はほとんど変化
しない。 （Ｏ）図８（ｃ）に示すように、バイポーラのエミッタ
領域１２５に窓あけを行ない、全面にＡｓドープのポリ
シリコンを成長させ、選択的にエミッタの電極でかつエ
ミッタの拡散源となるエミッタ電極１２６を形成する。
なる酸化膜１２４を２００Å成長させる。この時、エミ
ッタ形成予定領域１４５の酸化膜１１７はほとんど変化
しない。 （Ｏ）図８（ｃ）に示すように、バイポーラのエミッタ
領域１２５に窓あけを行ない、全面にＡｓドープのポリ
シリコンを成長させ、選択的にエミッタの電極でかつエ
ミッタの拡散源となるエミッタ電極１２６を形成する。
【００１５】（Ｐ）図９に示すように、ＰＭＯＳのソー
ス・ドレイン１２８とバイポーラのベース取り出し領域
１３１にボロンイオン注入を行ない、ＮＭＯＳのソース
・ドレイン１２９とバイポーラトランジスタのコレクタ
領域にＡｓイオン注入を行ない、ＢＰＳＧ膜１３２を成
長させた後、熱処理を行ない、エミッタ電極１２６によ
りＮ+ 層がベース領域に拡散され、エミッタ層１２７が
形成される。
ス・ドレイン１２８とバイポーラのベース取り出し領域
１３１にボロンイオン注入を行ない、ＮＭＯＳのソース
・ドレイン１２９とバイポーラトランジスタのコレクタ
領域にＡｓイオン注入を行ない、ＢＰＳＧ膜１３２を成
長させた後、熱処理を行ない、エミッタ電極１２６によ
りＮ+ 層がベース領域に拡散され、エミッタ層１２７が
形成される。
【００１６】この後、電極取り出し穴を開孔し、配線す
ることにより、ＢｉＣＭＯＳが完成する。
ることにより、ＢｉＣＭＯＳが完成する。
【００１７】
【発明が解決しようとする課題】しかしながら、以上述
べたＢｉＣＭＯＳ型半導体集積回路の製造方法では、す
でに説明した通り、ＭＯＳデバイスをＬＤＤ構造とする
ため、ゲート電極１１９にサイドウォールを設ける上述
した従来の方法では、図７（ｂ）〜図８（ａ）で説明し
たように、ゲート電極１１９の形成後、ＣＶＤ膜、例え
ばＰＳＧ膜１２２をウエハ全面上に一旦設けてからＲＩ
Ｅエッチングを行なっている。
べたＢｉＣＭＯＳ型半導体集積回路の製造方法では、す
でに説明した通り、ＭＯＳデバイスをＬＤＤ構造とする
ため、ゲート電極１１９にサイドウォールを設ける上述
した従来の方法では、図７（ｂ）〜図８（ａ）で説明し
たように、ゲート電極１１９の形成後、ＣＶＤ膜、例え
ばＰＳＧ膜１２２をウエハ全面上に一旦設けてからＲＩ
Ｅエッチングを行なっている。
【００１８】ところが、ウエハ全面に一様な厚み（通常
は２６００Å程度）でこのＰＳＧ膜１２２を設けるが、
同一のウエハの中心部側と端縁部側とでは厚みに約８％
のバラツキが生じてしまう。また、各ウエハ面でもその
程度の厚みのバラツキが生じる。そのバラツキは、ウエ
ハ内、ウエハ間で２４００〜２８００Åのバラツキとな
る。
は２６００Å程度）でこのＰＳＧ膜１２２を設けるが、
同一のウエハの中心部側と端縁部側とでは厚みに約８％
のバラツキが生じてしまう。また、各ウエハ面でもその
程度の厚みのバラツキが生じる。そのバラツキは、ウエ
ハ内、ウエハ間で２４００〜２８００Åのバラツキとな
る。
【００１９】一方、ＲＩＥエッチングレートも同一ウエ
ハ内はもとより異なるウエハ間で約３％程度のバラツキ
が生じ、このＲＩＥエッチングで複数枚のシリコンウエ
ハを同時に適当な時間にわたりエッチングした時のエッ
チング量のバラツキの状態を図１０に示す。ここで、図
１０は、横軸に度数を、縦軸にエッチング量を示してい
る。この実験結果からシリコン基板のエッチング量は数
Åから最大２００Åに達していることが理解できる。
ハ内はもとより異なるウエハ間で約３％程度のバラツキ
が生じ、このＲＩＥエッチングで複数枚のシリコンウエ
ハを同時に適当な時間にわたりエッチングした時のエッ
チング量のバラツキの状態を図１０に示す。ここで、図
１０は、横軸に度数を、縦軸にエッチング量を示してい
る。この実験結果からシリコン基板のエッチング量は数
Åから最大２００Åに達していることが理解できる。
【００２０】ところで、例えば中心２６００Åの膜厚の
ＣＶＤ膜〔上記図７（ｃ）の絶縁膜であるＰＳＧ膜１２
２等〕がサイドウォール１２３を形成する際、ＲＩＥに
よる異方性エッチングを用いて±２００Åのバラツキを
持つＰＳＧ膜をシリコン基板全面にわたって確実にエッ
チングしようとすると、上述したＰＳＧ膜１２２のバラ
ツキからサイドウォール１２３以外にはウエハ上にＰＳ
Ｇ膜１２２を残存させないようにするため、標準エッチ
ング時間に１０％〜３０％のオーバーエッチング時間、
つまり約２００Å酸化膜をエッチングする時間を追加す
る必要がある。すなわち、２６００Å（ＰＳＧの中心膜
厚）＋２００Å（バラツキの最大）＋２００Å（オーバ
ーエッチング量）＝３０００Å（設定するエッチング膜
厚）の式で表されるように、３０００ÅのＰＳＧ膜がエ
ッチングされるように条件は設定される。この時、バイ
ポーラのエミッタ形成予定領域１４５の酸化膜１１７は
ＰＳＧの厚いところでは１０００Å（ベース酸化）＋２
８００Å（ＰＳＧ膜）−３０００Å（設定するエッチン
グ膜厚）＝８００Å、ＰＳＧの薄いところでは１０００
Å＋２４００Å−３０００Å＝４００Åとなり、ＲＩＥ
のエッチング中にＰＳＧ膜の酸化膜１１７は２００〜６
００Å程度エッチングされてしまう。
ＣＶＤ膜〔上記図７（ｃ）の絶縁膜であるＰＳＧ膜１２
２等〕がサイドウォール１２３を形成する際、ＲＩＥに
よる異方性エッチングを用いて±２００Åのバラツキを
持つＰＳＧ膜をシリコン基板全面にわたって確実にエッ
チングしようとすると、上述したＰＳＧ膜１２２のバラ
ツキからサイドウォール１２３以外にはウエハ上にＰＳ
Ｇ膜１２２を残存させないようにするため、標準エッチ
ング時間に１０％〜３０％のオーバーエッチング時間、
つまり約２００Å酸化膜をエッチングする時間を追加す
る必要がある。すなわち、２６００Å（ＰＳＧの中心膜
厚）＋２００Å（バラツキの最大）＋２００Å（オーバ
ーエッチング量）＝３０００Å（設定するエッチング膜
厚）の式で表されるように、３０００ÅのＰＳＧ膜がエ
ッチングされるように条件は設定される。この時、バイ
ポーラのエミッタ形成予定領域１４５の酸化膜１１７は
ＰＳＧの厚いところでは１０００Å（ベース酸化）＋２
８００Å（ＰＳＧ膜）−３０００Å（設定するエッチン
グ膜厚）＝８００Å、ＰＳＧの薄いところでは１０００
Å＋２４００Å−３０００Å＝４００Åとなり、ＲＩＥ
のエッチング中にＰＳＧ膜の酸化膜１１７は２００〜６
００Å程度エッチングされてしまう。
【００２１】このように、酸化膜１１７が２００〜６０
０Åもエッチング除去されると、工程完了後に結果とし
てエミッタ形成領域１４５の酸化膜のバラツキが生じ
る。また、その酸化膜はもともとの膜厚より薄くなって
しまうという問題が発生し、これはエミッタ形成領域−
ベース層間のベース酸化膜容量（Ｃｏｘ）がバラツキ、
しかも小さくなるという結果となり、ベース−エミッタ
間容量（ＣTE）のバラツキが大きくなる。しかも容量が
小さくなるために、集積回路の歩留まりを低下させると
いう問題がある。
０Åもエッチング除去されると、工程完了後に結果とし
てエミッタ形成領域１４５の酸化膜のバラツキが生じ
る。また、その酸化膜はもともとの膜厚より薄くなって
しまうという問題が発生し、これはエミッタ形成領域−
ベース層間のベース酸化膜容量（Ｃｏｘ）がバラツキ、
しかも小さくなるという結果となり、ベース−エミッタ
間容量（ＣTE）のバラツキが大きくなる。しかも容量が
小さくなるために、集積回路の歩留まりを低下させると
いう問題がある。
【００２２】本発明は、以上述べたサイドウォールエッ
チングの際、ベース酸化膜がエッチングされ、ベース酸
化膜厚がばらつくためエミッタ−ベース間容量（Ｃｏ
ｘ）が一定せず、ウエハ内でバラツクという問題点を除
去するため、ゲートホトリソの際、ベース酸化膜上にゲ
ート電極材料を残し、サイドウォールエッチング完了
後、ベースホトリソを行ないベース酸化膜上に形成した
ゲート電極材料をエッチング除去後、そのままのレジス
トでベースイオン注入を行なうようにしたので、サイド
ウォールエッチングの際のベース酸化膜減りがなくな
り、安定したベース酸化膜厚が得られるためエミッタ−
ベース間容量（Ｃｏｘ）も安定化する。かつベース酸化
膜上のゲート電極材料のエッチングとベースイオン注入
を１回のホトリソにて行なうようにしため、工程数（マ
スク合せ回数）の増加にならないということから、エミ
ッタ−ベース間容量の安定した、かつ工程数増加のない
優れたＢｉＣＭＯＳ型半導体集積回路の製造方法を提供
することを目的とする。
チングの際、ベース酸化膜がエッチングされ、ベース酸
化膜厚がばらつくためエミッタ−ベース間容量（Ｃｏ
ｘ）が一定せず、ウエハ内でバラツクという問題点を除
去するため、ゲートホトリソの際、ベース酸化膜上にゲ
ート電極材料を残し、サイドウォールエッチング完了
後、ベースホトリソを行ないベース酸化膜上に形成した
ゲート電極材料をエッチング除去後、そのままのレジス
トでベースイオン注入を行なうようにしたので、サイド
ウォールエッチングの際のベース酸化膜減りがなくな
り、安定したベース酸化膜厚が得られるためエミッタ−
ベース間容量（Ｃｏｘ）も安定化する。かつベース酸化
膜上のゲート電極材料のエッチングとベースイオン注入
を１回のホトリソにて行なうようにしため、工程数（マ
スク合せ回数）の増加にならないということから、エミ
ッタ−ベース間容量の安定した、かつ工程数増加のない
優れたＢｉＣＭＯＳ型半導体集積回路の製造方法を提供
することを目的とする。
【００２３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、少なくともＭＯＳトランジスタとバイポ
ーラトランジスタとを同一基板上に形成するようにした
ＢｉＣＭＯＳ型半導体集積回路の製造方法において、素
子形成領域外に絶縁膜（１５）を形成する工程と、バイ
ポーラトランジスタのベース形成領域にのみ酸化膜（１
６）を形成する工程と、前記ベース形成領域外の他の素
子形成領域内にゲート酸化膜（５５）を形成する工程
と、ＭＯＳトランジスタのゲート電極を形成すると同時
に前記ベース形成領域にもゲート電極を形成する工程
と、該ゲート電極側面にサイドウォール（５８）を形成
する工程と、前記ベース領域上に形成されているゲート
電極材料を選択エッチング除去する工程〔図２（ｂ）〕
と、ベース拡散層形成のために前記ベース形成領域のみ
にベースイオン注入を行なう工程〔図２（ｃ）〕と、Ｎ
ＭＯＳのソース・ドレインとバイポーラのコレクタにＮ
型不純物を導入する工程〔図２（ｅ）〕と、ＰＭＯＳの
ソース・ドレインとバイポーラのベース取り出しコンタ
クトにＰ型不純物を導入する工程〔図２（ｆ）〕と、絶
縁膜を全面に形成後、コンタクト孔を形成する工程と、
配線金属を必要部分に形成する工程とを順に施すように
したものである。
成するために、少なくともＭＯＳトランジスタとバイポ
ーラトランジスタとを同一基板上に形成するようにした
ＢｉＣＭＯＳ型半導体集積回路の製造方法において、素
子形成領域外に絶縁膜（１５）を形成する工程と、バイ
ポーラトランジスタのベース形成領域にのみ酸化膜（１
６）を形成する工程と、前記ベース形成領域外の他の素
子形成領域内にゲート酸化膜（５５）を形成する工程
と、ＭＯＳトランジスタのゲート電極を形成すると同時
に前記ベース形成領域にもゲート電極を形成する工程
と、該ゲート電極側面にサイドウォール（５８）を形成
する工程と、前記ベース領域上に形成されているゲート
電極材料を選択エッチング除去する工程〔図２（ｂ）〕
と、ベース拡散層形成のために前記ベース形成領域のみ
にベースイオン注入を行なう工程〔図２（ｃ）〕と、Ｎ
ＭＯＳのソース・ドレインとバイポーラのコレクタにＮ
型不純物を導入する工程〔図２（ｅ）〕と、ＰＭＯＳの
ソース・ドレインとバイポーラのベース取り出しコンタ
クトにＰ型不純物を導入する工程〔図２（ｆ）〕と、絶
縁膜を全面に形成後、コンタクト孔を形成する工程と、
配線金属を必要部分に形成する工程とを順に施すように
したものである。
【００２４】
【作用】本発明によれば、上記のように、ＢｉＣＭＯＳ
型半導体集積回路の製造方法において、ベース酸化膜形
成後に全面にゲート電極材料を形成し、その後、ゲート
ホトリソ、エッチングを行ないＭＯＳのゲート形成と同
時にバイポーラ領域のベース酸化膜上にもゲート電極材
料を形成するＭＯＳのＬＤＤイオン注入完了後、サイド
ウォールＰＳＧを全面に形成し、サイドウォールエッチ
ングを行ないＭＯＳのゲート電極側壁にサイドウォール
を形成後、ベースホトリソを行ない、ベース領域上に形
成したゲート電極材料をエッチング除去し、レジストは
そのままの状態ですぐにベースイオン注入を行なう。
型半導体集積回路の製造方法において、ベース酸化膜形
成後に全面にゲート電極材料を形成し、その後、ゲート
ホトリソ、エッチングを行ないＭＯＳのゲート形成と同
時にバイポーラ領域のベース酸化膜上にもゲート電極材
料を形成するＭＯＳのＬＤＤイオン注入完了後、サイド
ウォールＰＳＧを全面に形成し、サイドウォールエッチ
ングを行ないＭＯＳのゲート電極側壁にサイドウォール
を形成後、ベースホトリソを行ない、ベース領域上に形
成したゲート電極材料をエッチング除去し、レジストは
そのままの状態ですぐにベースイオン注入を行なう。
【００２５】このように、ベース酸化膜上にゲート電極
材料を配置し、その後サイドウォールエッチングを行な
うようにしたので、サイドウォールエッチングの際のベ
ース酸化膜エッチングがなくなるため、ベース酸化膜厚
がバラツクことはなく、ベース−エミッタ間の酸化膜容
量が安定化する。
材料を配置し、その後サイドウォールエッチングを行な
うようにしたので、サイドウォールエッチングの際のベ
ース酸化膜エッチングがなくなるため、ベース酸化膜厚
がバラツクことはなく、ベース−エミッタ間の酸化膜容
量が安定化する。
【００２６】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１〜図３は本発明の実施例を
示すＢｉＣＭＯＳ型半導体集積回路の製造工程断面図で
ある。まず、図１（ａ）に示すように、Ｐ型基板１０上
にＮ型埋め込み層１１、Ｐ型埋め込み層１２、Ｎ型エピ
層１０Ａ、Ｎウェル１３、Ｐウェル１４が形成され、窒
化膜１５を用いてＬＯＣＯＳを完了する。
ながら詳細に説明する。図１〜図３は本発明の実施例を
示すＢｉＣＭＯＳ型半導体集積回路の製造工程断面図で
ある。まず、図１（ａ）に示すように、Ｐ型基板１０上
にＮ型埋め込み層１１、Ｐ型埋め込み層１２、Ｎ型エピ
層１０Ａ、Ｎウェル１３、Ｐウェル１４が形成され、窒
化膜１５を用いてＬＯＣＯＳを完了する。
【００２７】次に、図１（ｂ）に示すように、窒化膜及
びＰＡＤ酸化膜を除去後、ベース酸化膜を１０００℃ウ
エット，２０分の条件で行ない、１０００Åのベース酸
化膜１６を形成する。次に、図１（ｃ）に示すように、
ベースホトリソを行ない、ベースコンタクト領域５１、
コレクタ領域５２、ＮＭＯＳ領域５３及びＰＭＯＳ領域
５４以外の箇所にレジスト５０を形成する。形成後、既
知のエッチング技術にて酸化膜を１０００Å全面除去す
る。その後、レジスト５０を除去する。
びＰＡＤ酸化膜を除去後、ベース酸化膜を１０００℃ウ
エット，２０分の条件で行ない、１０００Åのベース酸
化膜１６を形成する。次に、図１（ｃ）に示すように、
ベースホトリソを行ない、ベースコンタクト領域５１、
コレクタ領域５２、ＮＭＯＳ領域５３及びＰＭＯＳ領域
５４以外の箇所にレジスト５０を形成する。形成後、既
知のエッチング技術にて酸化膜を１０００Å全面除去す
る。その後、レジスト５０を除去する。
【００２８】次に、図１（ｄ）に示すように、ゲート酸
化を９５０℃ウエット１０分の条件で行ない、ゲート酸
化膜５５を２００Å形成する。次に、図１（ｅ）に示す
ように、全面にＣＶＤ法によりポリシリコン＋ＷＳｉｘ
５６を形成する。次に、図１（ｆ）に示すように、ゲー
トホトリソ・エッチングを既知のドライエッチング法に
て行ない、ＣＭＯＳ部のゲートの他にベース領域５７上
にもポリシリコン＋ＷＳｉｘを形成する。その後、ＬＤ
ＤＰ- 層１７及びＬＤＤＮ- 層１８ホトリソ・イオン注
入の繰り返しにより形成する。
化を９５０℃ウエット１０分の条件で行ない、ゲート酸
化膜５５を２００Å形成する。次に、図１（ｅ）に示す
ように、全面にＣＶＤ法によりポリシリコン＋ＷＳｉｘ
５６を形成する。次に、図１（ｆ）に示すように、ゲー
トホトリソ・エッチングを既知のドライエッチング法に
て行ない、ＣＭＯＳ部のゲートの他にベース領域５７上
にもポリシリコン＋ＷＳｉｘを形成する。その後、ＬＤ
ＤＰ- 層１７及びＬＤＤＮ- 層１８ホトリソ・イオン注
入の繰り返しにより形成する。
【００２９】次に、図１（ｇ）に示すように、全面にＣ
ＶＤ法によりＰＳＧ膜１９を４０００Å形成する。次
に、図２（ａ）に示すように、既知のドライエッチング
法を用いてエッチバックを行ない、サイドウォールＰＳ
Ｇ５８を形成する。次に、図２（ｂ）に示すように、ベ
ースホトリソを行ないバイポーラトランジスタのベース
領域５７にレジスト２１を窓あけする。窓あけ後、ゲー
トエッチングを行ない、ベース領域５７上にあるポリシ
リコン＋ＷＳｉｘを除去する。
ＶＤ法によりＰＳＧ膜１９を４０００Å形成する。次
に、図２（ａ）に示すように、既知のドライエッチング
法を用いてエッチバックを行ない、サイドウォールＰＳ
Ｇ５８を形成する。次に、図２（ｂ）に示すように、ベ
ースホトリソを行ないバイポーラトランジスタのベース
領域５７にレジスト２１を窓あけする。窓あけ後、ゲー
トエッチングを行ない、ベース領域５７上にあるポリシ
リコン＋ＷＳｉｘを除去する。
【００３０】次に、図２（ｃ）に示すように、ベースイ
オン注入を４０ｋｅｖ、１×１０13ｉｏｎｓ／cm2 ，11
Ｂ+ の条件で行ない、ベース領域５７に不純物導入を行
なう。イオン注入完了後、レジストを除去する。次に、
図２（ｄ）に示すように、ベース層の結晶性を回復させ
るため１０００℃で５分間Ｎ2 の条件でアニールを行な
った後、９５０℃でドライＯ2 １５分の条件で酸化を行
ない、ＭＯＳのソース・ドレイン及びバイポーラトラン
ジスタのコレクタ、ベース取り出し用コンタクト部にマ
スク酸化膜２４を形成する。
オン注入を４０ｋｅｖ、１×１０13ｉｏｎｓ／cm2 ，11
Ｂ+ の条件で行ない、ベース領域５７に不純物導入を行
なう。イオン注入完了後、レジストを除去する。次に、
図２（ｄ）に示すように、ベース層の結晶性を回復させ
るため１０００℃で５分間Ｎ2 の条件でアニールを行な
った後、９５０℃でドライＯ2 １５分の条件で酸化を行
ない、ＭＯＳのソース・ドレイン及びバイポーラトラン
ジスタのコレクタ、ベース取り出し用コンタクト部にマ
スク酸化膜２４を形成する。
【００３１】次に、図２（ｅ）に示すように、ＮＭＯＳ
のソース・ドレイン２７及びコレクタＮ+ ２８を形成す
るため、既知のホトリソ技術にてレジスト２５を窓あけ
し、４０ｋｅｖ，１×１０16ｉｏｎｓ／cm2 、Ａｓ+ の
条件でイオン注入２６を行なう。イオン注入完了後、レ
ジスト２５を除去する。次に、図２（ｆ）に示すよう
に、ＰＭＯＳのソース・ドレイン３０及びベース取り出
しコンタクト３１の形成のためレジストを塗布後、窓あ
けを行ない、３３ｋｅｖ，１×１０16ｉｏｎｓ／cm2 ，
ＢＦ2 + の条件でイオン注入２９を行なう。イオン注入
完了後はレジストを除去する。
のソース・ドレイン２７及びコレクタＮ+ ２８を形成す
るため、既知のホトリソ技術にてレジスト２５を窓あけ
し、４０ｋｅｖ，１×１０16ｉｏｎｓ／cm2 、Ａｓ+ の
条件でイオン注入２６を行なう。イオン注入完了後、レ
ジスト２５を除去する。次に、図２（ｆ）に示すよう
に、ＰＭＯＳのソース・ドレイン３０及びベース取り出
しコンタクト３１の形成のためレジストを塗布後、窓あ
けを行ない、３３ｋｅｖ，１×１０16ｉｏｎｓ／cm2 ，
ＢＦ2 + の条件でイオン注入２９を行なう。イオン注入
完了後はレジストを除去する。
【００３２】次に、図２（ｇ）に示すように、レジスト
３２を形成後、エミッタ部３５の窓あけを行なう。次
に、図３（ａ）に示すように、既知のウエットエッチン
グ法を用いエミッタ部３５の酸化膜をエッチング除去す
る。次に、図３（ｂ）に示すように、ポリシリコン３８
を全面に形成後、Ａｓイオン注入を２×１０16ｉｏｎｓ
／cm2 ，４０ｋｅｖの条件で全面に行なう。
３２を形成後、エミッタ部３５の窓あけを行なう。次
に、図３（ａ）に示すように、既知のウエットエッチン
グ法を用いエミッタ部３５の酸化膜をエッチング除去す
る。次に、図３（ｂ）に示すように、ポリシリコン３８
を全面に形成後、Ａｓイオン注入を２×１０16ｉｏｎｓ
／cm2 ，４０ｋｅｖの条件で全面に行なう。
【００３３】次に、図３（ｃ）に示すように、既知のホ
トリソ・エッチング技術を用いエミッタ部にポリシリコ
ン５９を残す。次に、図３（ｄ）に示すように、コンタ
クト形成のためウエハ全面にＢＰＳＧ膜４０をＣＶＤ法
にて形成後、ＢＰＳＧ膜４０の段差を減らすためＢＰＳ
Ｇフローを１０００℃，１０分，Ｎ2 の条件で行なう。
そのときこのＢＰＳＧフローの熱処理により、ポリシリ
コン５８からの拡散によりエミッタ６０が形成される。
トリソ・エッチング技術を用いエミッタ部にポリシリコ
ン５９を残す。次に、図３（ｄ）に示すように、コンタ
クト形成のためウエハ全面にＢＰＳＧ膜４０をＣＶＤ法
にて形成後、ＢＰＳＧ膜４０の段差を減らすためＢＰＳ
Ｇフローを１０００℃，１０分，Ｎ2 の条件で行なう。
そのときこのＢＰＳＧフローの熱処理により、ポリシリ
コン５８からの拡散によりエミッタ６０が形成される。
【００３４】次に、図３（ｅ）に示すように、コンタク
ト孔形成後、配線金属４１を形成する。なお、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。
ト孔形成後、配線金属４１を形成する。なお、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ベース酸化膜上にゲート電極材料を配置し、そ
の後、サイドウォールエッチングを行なうようにしたの
で、サイドウォールエッチングの際のベース酸化膜エッ
チングがなくなるため、ベース酸化膜厚がばらつかず、
エミッタ−ベース間の酸化膜容量の安定化を図ることが
できる。
よれば、ベース酸化膜上にゲート電極材料を配置し、そ
の後、サイドウォールエッチングを行なうようにしたの
で、サイドウォールエッチングの際のベース酸化膜エッ
チングがなくなるため、ベース酸化膜厚がばらつかず、
エミッタ−ベース間の酸化膜容量の安定化を図ることが
できる。
【図１】本発明の実施例を示すＢｉＣＭＯＳ型半導体集
積回路の製造工程断面図（その１）である。
積回路の製造工程断面図（その１）である。
【図２】本発明の実施例を示すＢｉＣＭＯＳ型半導体集
積回路の製造工程断面図（その２）である。
積回路の製造工程断面図（その２）である。
【図３】本発明の実施例を示すＢｉＣＭＯＳ型半導体集
積回路の製造工程断面図（その３）である。
積回路の製造工程断面図（その３）である。
【図４】従来のＢｉＣＭＯＳ型半導体集積回路の製造工
程断面図（その１）である。
程断面図（その１）である。
【図５】従来のＢｉＣＭＯＳ型半導体集積回路の製造工
程断面図（その２）である。
程断面図（その２）である。
【図６】従来のＢｉＣＭＯＳ型半導体集積回路の製造工
程断面図（その３）である。
程断面図（その３）である。
【図７】従来のＢｉＣＭＯＳ型半導体集積回路の製造工
程断面図（その４）である。
程断面図（その４）である。
【図８】従来のＢｉＣＭＯＳ型半導体集積回路の製造工
程断面図（その５）である。
程断面図（その５）である。
【図９】従来のＢｉＣＭＯＳ型半導体集積回路の製造工
程断面図（その６）である。
程断面図（その６）である。
【図１０】従来の製造方法のシリコン基板のエッチング
量を示す図である。
量を示す図である。
１０ Ｐ型基板 １１ Ｎ型埋め込み層 １２ Ｐ型埋め込み層 １３ Ｎウェル １４ Ｐウェル １５ 窒化膜 １６ ベース酸化膜 １７ ＬＤＤＰ- 層 １８ ＬＤＤＮ- 層 １９ ＰＳＧ膜 ２１，２５，３２，５０ レジスト ２４ マスク酸化膜 ２７ ＮＭＯＳのソース・ドレイン ２６，２９ イオン注入 ２８ コレクタＮ+ ３０ ＰＭＯＳのソース・ドレイン ３１ ベース取り出しコンタクト ３５ エミッタ部 ３８，５９ ポリシリコン ４０ ＢＰＳＧ膜 ４１ 配線金属 ５１ ベースコンタクト領域 ５２ コレクタ領域 ５３ ＮＭＯＳ領域 ５４ ＰＭＯＳ領域 ５５ ゲート酸化膜 ５６ ポリシリコン＋ＷＳｉｘ ５７ ベース領域 ５８ サイドウォールＰＳＧ ６０ エミッタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06
Claims (1)
- 【請求項１】 少なくともＭＯＳトランジスタとバイポ
ーラトランジスタとを同一基板上に形成するようにした
ＢｉＣＭＯＳ型半導体集積回路の製造方法において、 （ａ）素子形成領域外に絶縁膜を形成する工程と、 （ｂ）バイポーラトランジスタのベース形成領域にのみ
酸化膜を形成する工程と、 （ｃ）前記ベース形成領域外の他の素子形成領域内にゲ
ート酸化膜を形成する工程と、 （ｄ）ＭＯＳトランジスタのゲート電極を形成すると同
時に前記ベース形成領域にもゲート電極を形成する工程
と、 （ｅ）該ゲート電極側面にサイドウォールを形成する工
程と、 （ｆ）前記ベース領域上に形成されているゲート電極材
料を選択エッチング除去する工程と、 （ｇ）ベース拡散層形成のために前記ベース形成領域の
みにベースイオン注入を行なう工程と、 （ｈ）ＮＭＯＳのソース・ドレインとバイポーラのコレ
クタにＮ型不純物を導入する工程と、 （ｉ）ＰＭＯＳのソース・ドレインとバイポーラのベー
ス取り出しコンタクトにＰ型不純物を導入する工程と、 （ｊ）絶縁膜を全面に形成後、コンタクト孔を形成する
工程と、 （ｋ）配線金属を必要部分に形成する工程とを順に施す
ことを特徴とするＢｉＣＭＯＳ型半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243280A JP3071512B2 (ja) | 1991-09-24 | 1991-09-24 | ＢｉＣＭＯＳ型半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243280A JP3071512B2 (ja) | 1991-09-24 | 1991-09-24 | ＢｉＣＭＯＳ型半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251643A JPH05251643A (ja) | 1993-09-28 |
| JP3071512B2 true JP3071512B2 (ja) | 2000-07-31 |
Family
ID=17101513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243280A Expired - Fee Related JP3071512B2 (ja) | 1991-09-24 | 1991-09-24 | ＢｉＣＭＯＳ型半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071512B2 (ja) |
-
1991
- 1991-09-24 JP JP3243280A patent/JP3071512B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05251643A (ja) | 1993-09-28 |
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