JP3106492B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3106492B2 JP3106492B2 JP02286431A JP28643190A JP3106492B2 JP 3106492 B2 JP3106492 B2 JP 3106492B2 JP 02286431 A JP02286431 A JP 02286431A JP 28643190 A JP28643190 A JP 28643190A JP 3106492 B2 JP3106492 B2 JP 3106492B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第２図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体装置の製造方法、特にバイポーラトラ
ンジスタとMOSトランジスタを備えた半導体装置の製造
方法に関する。
ンジスタとMOSトランジスタを備えた半導体装置の製造
方法に関する。
（B.発明の概要） 本発明は、上記の半導体装置の製造方法において、 簡単な工程で高速バイポーラトランジスタとMOSトラ
ンジスタを形成できるようにするため、 バイポーラトランジスタのエミッタ及びベースの取り
出し電極とMOSトランジスタのゲート電極を同時に形成
し、バイポーラトランジスタのエミッタ・ベース間の分
離溝を完全に埋め込む絶縁膜とMOSトランジスタのLDD用
サイドウォールを同時に形成するものである。
ンジスタを形成できるようにするため、 バイポーラトランジスタのエミッタ及びベースの取り
出し電極とMOSトランジスタのゲート電極を同時に形成
し、バイポーラトランジスタのエミッタ・ベース間の分
離溝を完全に埋め込む絶縁膜とMOSトランジスタのLDD用
サイドウォールを同時に形成するものである。
（C.従来技術）［第２図］ 超高速バイポーラトランジスタは一般にダブルポリシ
リコン構造を有しているが、このような構造のバイポー
ラトランジスタは製造工程が複雑であり、また、エミッ
タ開口部の段差が大きいこととエミッタ幅が狭いことと
が相挨ってメタルカバレッジが悪いという欠点があっ
た。
リコン構造を有しているが、このような構造のバイポー
ラトランジスタは製造工程が複雑であり、また、エミッ
タ開口部の段差が大きいこととエミッタ幅が狭いことと
が相挨ってメタルカバレッジが悪いという欠点があっ
た。
そこで、シンボルポリシリコン構造で超高速バイポー
ラトランジスタを実現する試みが為され、その試みの一
つがSTRIPE（Self−aligned Trench−Isolated Polysil
icon Electroder）構造と称される構造を有したバイポ
ーラトランジスタであり、第２図（Ａ）乃至（Ｄ）はそ
のバイポーラトランジスタの製造方法を工程順に示すと
ころのベース、エミッタ部の断面図である。
ラトランジスタを実現する試みが為され、その試みの一
つがSTRIPE（Self−aligned Trench−Isolated Polysil
icon Electroder）構造と称される構造を有したバイポ
ーラトランジスタであり、第２図（Ａ）乃至（Ｄ）はそ
のバイポーラトランジスタの製造方法を工程順に示すと
ころのベース、エミッタ部の断面図である。
（Ａ）選択酸化膜２が形成された半導体基板１上に多結
晶シリコン膜３をCVDにより形成し、該多結晶シリコン
膜３上にSiO2からなる絶縁膜４を形成する。第２図
（Ａ）は該絶縁膜４形成後の状態を示す。
晶シリコン膜３をCVDにより形成し、該多結晶シリコン
膜３上にSiO2からなる絶縁膜４を形成する。第２図
（Ａ）は該絶縁膜４形成後の状態を示す。
（Ｂ）次に、絶縁膜４のエミッタ電極を形成すべき部分
を選択的にエッチングすることにより開口５を形成す
る。該開口５は形成すべきエミッタ電極よりも適宜大き
く形成する。次に、例えばSiNからなる膜のCVD及び該膜
に対する異方性エッチングにより開口５内周面にサイド
ウォール６を形成する。次に、SiO2からなる上記絶縁膜
４及びサイドウォール６をマスクとして多結晶シリコン
膜６の表面部を選択的に酸化することによりシリコン酸
化膜７を形成する。第２図（Ｂ）は該シリコン酸化膜７
形成後の状態を示す。
を選択的にエッチングすることにより開口５を形成す
る。該開口５は形成すべきエミッタ電極よりも適宜大き
く形成する。次に、例えばSiNからなる膜のCVD及び該膜
に対する異方性エッチングにより開口５内周面にサイド
ウォール６を形成する。次に、SiO2からなる上記絶縁膜
４及びサイドウォール６をマスクとして多結晶シリコン
膜６の表面部を選択的に酸化することによりシリコン酸
化膜７を形成する。第２図（Ｂ）は該シリコン酸化膜７
形成後の状態を示す。
（Ｃ）次に、上記サイドウォール６を除去し、絶縁膜
４、７をマスクとして多結晶シリコン膜３をエッチング
することによりエミッタ電極８をベース電極９と分離す
る。10は分離溝である。
４、７をマスクとして多結晶シリコン膜３をエッチング
することによりエミッタ電極８をベース電極９と分離す
る。10は分離溝である。
（Ｄ）次に、SiO2からなる絶縁膜のCVD及び該膜に対す
る異方性エッチングにより上記分離溝10を絶縁膜11で埋
める。尚、エミッタ電極８上のシリコン酸化膜７は上記
異方性エッチングの際に除去される。
る異方性エッチングにより上記分離溝10を絶縁膜11で埋
める。尚、エミッタ電極８上のシリコン酸化膜７は上記
異方性エッチングの際に除去される。
（D.発明が解決しようとする問題点） 第２図に示すようなバイポーラトランジスタの製法に
よれば、遮断周波数が30GHzというダブルポリシリコン
構造のバイポーラトランジスタ並みの高速性を得ること
ができる。
よれば、遮断周波数が30GHzというダブルポリシリコン
構造のバイポーラトランジスタ並みの高速性を得ること
ができる。
しかしながら、このようなバイポーラトランジスタの
製造方法も製造工程が多く、コスト低減を図ることが難
しい。しかも、本製造方法にはバイポーラトランジスタ
とMOSトランジスタを備えた所謂BiCMOSICへのスムーズ
な適用に対する配慮が為されていなかった。
製造方法も製造工程が多く、コスト低減を図ることが難
しい。しかも、本製造方法にはバイポーラトランジスタ
とMOSトランジスタを備えた所謂BiCMOSICへのスムーズ
な適用に対する配慮が為されていなかった。
本発明はこのような問題点を解決すべく為されたもの
であり、簡単な工程で高速バイポーラトランジスタとMO
Sトランジスタを形成できるようにすることを目的とす
る。
であり、簡単な工程で高速バイポーラトランジスタとMO
Sトランジスタを形成できるようにすることを目的とす
る。
（E.問題点を解決するための手段） 本発明半導体装置の製造方法は上記問題点を解決する
ため、バイポーラトランジスタのエミッタ及びベースの
取り出し電極とMOSトランジスタのゲート電極を同時に
形成し、バイポーラトランジスタのエミッタ・ベース間
の分離溝を完全に埋め込む絶縁膜とMOSトランジスタのL
DD用サイドウォールを同時に形成することを特徴とす
る。
ため、バイポーラトランジスタのエミッタ及びベースの
取り出し電極とMOSトランジスタのゲート電極を同時に
形成し、バイポーラトランジスタのエミッタ・ベース間
の分離溝を完全に埋め込む絶縁膜とMOSトランジスタのL
DD用サイドウォールを同時に形成することを特徴とす
る。
（F.作用） 本発明半導体装置の製造方法によれば、バイポーラト
ランジスタのエミッタ及びベースの取り出し電極とMOS
トランジスタのゲート電極とを、そして、バイポーラト
ランジスタのエミッタ・ベース間分離膜とMOSトランジ
スタのLDD用サイドウォールとを、それぞれ同時に形成
するので、バイポーラトランジスタのためだけの工程及
びMOSトランジスタのためだけの工程を少なくすること
ができる。従って、高速バイポーラトランジスタとMOS
トランジスタを備えた半導体装置の製造工程を少なくす
ることができ、製造コストの低減を図ることができる。
ランジスタのエミッタ及びベースの取り出し電極とMOS
トランジスタのゲート電極とを、そして、バイポーラト
ランジスタのエミッタ・ベース間分離膜とMOSトランジ
スタのLDD用サイドウォールとを、それぞれ同時に形成
するので、バイポーラトランジスタのためだけの工程及
びMOSトランジスタのためだけの工程を少なくすること
ができる。従って、高速バイポーラトランジスタとMOS
トランジスタを備えた半導体装置の製造工程を少なくす
ることができ、製造コストの低減を図ることができる。
（G.実施例）［第１図］ 以下、本発明半導体装置の製造方法を図示実施例に従
って詳細に説明する。
って詳細に説明する。
第１図（Ａ）乃至（Ｅ）は本発明半導体装置の製造方
法の一つの実施例を工程順に示す断面図であり、これに
よって製造方法を説明する。尚、半導体基板１の表面に
形成されるエミッタ、ベース、コレクタあるいはソー
ス、ドレイン、チャンネル等については本発明の本質に
直接関係しないので触れない。
法の一つの実施例を工程順に示す断面図であり、これに
よって製造方法を説明する。尚、半導体基板１の表面に
形成されるエミッタ、ベース、コレクタあるいはソー
ス、ドレイン、チャンネル等については本発明の本質に
直接関係しないので触れない。
（Ａ）表面部に選択酸化膜２が形成された半導体基板１
表面にゲート絶縁膜12を形成した後、バイポーラトラン
ジスタ領域上のゲート絶縁膜12を選択的エッチングによ
り除去する。従って、第１図（Ａ）に示すように半導体
基板１のMOSトランジスタ領域上にのみゲート絶縁膜12
が形成された状態になる。
表面にゲート絶縁膜12を形成した後、バイポーラトラン
ジスタ領域上のゲート絶縁膜12を選択的エッチングによ
り除去する。従って、第１図（Ａ）に示すように半導体
基板１のMOSトランジスタ領域上にのみゲート絶縁膜12
が形成された状態になる。
（Ｂ）次に、同図（Ｂ）に示すように、表面に多結晶シ
リコン膜３をCVDにより形成する。
リコン膜３をCVDにより形成する。
（Ｃ）次に、上記多結晶シリコン膜３を選択的にエッチ
ングすることにより同図（Ｃ）に示すようにバイポーラ
トランジスタのエミッタ電極８、ベース電極９及びコレ
クタ電極13と、MOSトランジタのゲート電極14を同時に
形成する。10はこのエッチングにより形成された分離溝
である。
ングすることにより同図（Ｃ）に示すようにバイポーラ
トランジスタのエミッタ電極８、ベース電極９及びコレ
クタ電極13と、MOSトランジタのゲート電極14を同時に
形成する。10はこのエッチングにより形成された分離溝
である。
（Ｄ）次に、同図（Ｄ）に示すように、SiO2からなる絶
縁膜11をCVDにより形成する。
縁膜11をCVDにより形成する。
（Ｅ）次に、上記絶縁膜11に対して異方性エッチング処
理を施すことにより上記分離溝10、10を完全に埋め込む
ところのバイポーラトランジスタのエミッタ・ベース間
及びエミッタ・コレクタ間を分離する分離膜15と、ゲー
ト電極14の側面を覆うLDD用サイドウォール16とを同時
に形成する。
理を施すことにより上記分離溝10、10を完全に埋め込む
ところのバイポーラトランジスタのエミッタ・ベース間
及びエミッタ・コレクタ間を分離する分離膜15と、ゲー
ト電極14の側面を覆うLDD用サイドウォール16とを同時
に形成する。
このような半導体装置の製造方法によれば、第２図に
示した半導体装置の製造方法のように半導体基板上の多
結晶シリコンの上に絶縁膜４を形成しこれをフォトエッ
チングにして開口５を形成し、該開口５の内側面にサイ
ドウォール６を形成して、これをマスクとして上記多結
晶シリコン膜３の表面部を選択酸化し、更にそれによっ
て形成された酸化膜７をマスクとして多結晶シリコン膜
３をエッチングするというような徒らに複雑な工程によ
らなくても簡単に高速バイポーラトランジスタのエミッ
タ、ベース及びコレクタの取り出し電極８、９、13が形
成できる。
示した半導体装置の製造方法のように半導体基板上の多
結晶シリコンの上に絶縁膜４を形成しこれをフォトエッ
チングにして開口５を形成し、該開口５の内側面にサイ
ドウォール６を形成して、これをマスクとして上記多結
晶シリコン膜３の表面部を選択酸化し、更にそれによっ
て形成された酸化膜７をマスクとして多結晶シリコン膜
３をエッチングするというような徒らに複雑な工程によ
らなくても簡単に高速バイポーラトランジスタのエミッ
タ、ベース及びコレクタの取り出し電極８、９、13が形
成できる。
しかも、エミッタ、ベース及びコレクタの取り出し電
極８、９、13と同時にMOSトランジスタのゲート電極も
形成でき、また、分離溝10を埋める分離膜15と、ゲート
電極14側面のLDD構造MOSトランジスタの製造に不可欠な
LDD用サイドウォール16を同時に形成できる。従って、
バイポーラトランジスタのためだけの工程及びMOSトラ
ンジスタのためだけの工程を少なくすることができ、延
いてはBiCOSIC、LSI、VLSIの製造工程を簡単にすること
ができる。
極８、９、13と同時にMOSトランジスタのゲート電極も
形成でき、また、分離溝10を埋める分離膜15と、ゲート
電極14側面のLDD構造MOSトランジスタの製造に不可欠な
LDD用サイドウォール16を同時に形成できる。従って、
バイポーラトランジスタのためだけの工程及びMOSトラ
ンジスタのためだけの工程を少なくすることができ、延
いてはBiCOSIC、LSI、VLSIの製造工程を簡単にすること
ができる。
（H.発明の効果） 以上述べたように、本発明半導体装置の製造方法は、
表面部に選択的に分離領域が形成されMOSトランジスタ
領域表面にゲート絶縁膜が形成された半導体基板上に多
結晶シリコン膜を形成し、該多結晶シリコン膜を選択的
にエッチングすることによりバイポーラトランジスタの
エミッタ及びベースの取り出し電極とMOSトランジスタ
のゲート電極を同時に形成し、絶縁膜のデポジションと
それに対する異方性エッチングによりバイポーラトラン
ジスタの上記エミッタ及びベースの取り出し電極間に存
在する分離溝を上記絶縁膜で完全に埋め込むと共に、MO
Sトランジスタのゲート電極側面を覆うLDD用サイドウォ
ールを同時に形成することを特徴とするものである。
表面部に選択的に分離領域が形成されMOSトランジスタ
領域表面にゲート絶縁膜が形成された半導体基板上に多
結晶シリコン膜を形成し、該多結晶シリコン膜を選択的
にエッチングすることによりバイポーラトランジスタの
エミッタ及びベースの取り出し電極とMOSトランジスタ
のゲート電極を同時に形成し、絶縁膜のデポジションと
それに対する異方性エッチングによりバイポーラトラン
ジスタの上記エミッタ及びベースの取り出し電極間に存
在する分離溝を上記絶縁膜で完全に埋め込むと共に、MO
Sトランジスタのゲート電極側面を覆うLDD用サイドウォ
ールを同時に形成することを特徴とするものである。
従って、本発明半導体装置の製造方法によれば、バイ
ポーラトランジスタのエミッタ及びベースの取り出し電
極とMOSトランジスタのゲート電極とを、そして、バイ
ポーラトランジスタのエミッタ・ベース間分離膜とMOS
トランジスタのLDD用サイドウォールとをそれぞれ同時
に形成するので、バイポーラトランジスタのためだけの
工程及びMOSトランジスタのためだけの工程を少なくす
ることができる。従って、高速バイポーラトランジスタ
とMOSトランジスタを備えた半導体装置の製造工程を少
なくすることができ、延いては製造コストの低減を図る
ことができる。
ポーラトランジスタのエミッタ及びベースの取り出し電
極とMOSトランジスタのゲート電極とを、そして、バイ
ポーラトランジスタのエミッタ・ベース間分離膜とMOS
トランジスタのLDD用サイドウォールとをそれぞれ同時
に形成するので、バイポーラトランジスタのためだけの
工程及びMOSトランジスタのためだけの工程を少なくす
ることができる。従って、高速バイポーラトランジスタ
とMOSトランジスタを備えた半導体装置の製造工程を少
なくすることができ、延いては製造コストの低減を図る
ことができる。
第１図（Ａ）乃至（Ｅ）は本発明半導体装置の製造方法
の一つの実施例を工程順に示す断面図、第２図（Ａ）乃
至（Ｄ）は従来例を工程順に示す断面図である。 符号の説明 １……半導体基板、 ２……アイソレーション部、 ３……多結晶シリコン膜、 ８……エミッタ電極、９……ベース電極、 10……分離溝、12……ゲート絶縁膜、 13……コレクタ電極、 14……ゲート電極、15……分離膜、 16……LDD用サイドウォール。
の一つの実施例を工程順に示す断面図、第２図（Ａ）乃
至（Ｄ）は従来例を工程順に示す断面図である。 符号の説明 １……半導体基板、 ２……アイソレーション部、 ３……多結晶シリコン膜、 ８……エミッタ電極、９……ベース電極、 10……分離溝、12……ゲート絶縁膜、 13……コレクタ電極、 14……ゲート電極、15……分離膜、 16……LDD用サイドウォール。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 29/73 - 29/735 H01L 21/331
Claims (1)
- 【請求項１】表面部に選択的に分離領域が形成されMOS
トランジスタ領域表面にゲート絶縁膜が形成された半導
体基板上に多結晶シリコン膜を形成し、 上記多結晶シリコン膜を選択的にエッチングすることに
よりバイポーラトランジスタのエミッタ及びベースの取
り出し電極とMOSトランジスタのゲート電極を同時に形
成し、 絶縁膜のデポジションとそれに対する異方性エッチング
によりバイポーラトランジスタの上記エミッタ及びベー
スの取り出し電極間に存する分離溝を上記絶縁膜で完全
に埋め込むと共に、MOSトランジスタのゲート電極側面
を覆うLDD用サイドウォールを同時に形成する ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02286431A JP3106492B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
| KR1019910018569A KR100236366B1 (ko) | 1990-10-23 | 1991-10-22 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02286431A JP3106492B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159772A JPH04159772A (ja) | 1992-06-02 |
| JP3106492B2 true JP3106492B2 (ja) | 2000-11-06 |
Family
ID=17704299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02286431A Expired - Fee Related JP3106492B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3106492B2 (ja) |
| KR (1) | KR100236366B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102122643B (zh) * | 2011-01-28 | 2015-07-08 | 上海华虹宏力半导体制造有限公司 | 一种双极型晶体管的制作方法 |
-
1990
- 1990-10-23 JP JP02286431A patent/JP3106492B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-22 KR KR1019910018569A patent/KR100236366B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04159772A (ja) | 1992-06-02 |
| KR100236366B1 (ko) | 1999-12-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |