JPH06314696A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、ベ−ス抵抗を低減するとともに、
コレクタ・ベ−ス容量を減少させる。 【構成】Ｎ⁺ 型シリコン基板21の表面上にＮ型エピタキ
シャル層22を設け、Ｎ型エピタキシャル層22に第１、第
２のトレンチ22a,22b を設け、トレンチ22a,22bそれぞ
れの側壁部および底部に第２の酸化膜24を設ける。次
に、トレンチ22a,22b の底部および底部側の側壁部それ
ぞれに第２の酸化膜24が残るようにエッチングする。ト
レンチ22a,22b の内部およびＮ型エピタキシャル層22の
上にボロンがド−プされた第２のポリシリコン膜26を堆
積し、熱処理されることによってボロンをＮ型エピタキ
シャル層22に拡散させることにより、Ｎ型エピタキシャ
ル層22に浅いベ−ス領域を形成し、この浅いベ−ス領域
にエミッタ領域29を形成している。従って、ベ−ス抵抗
を低減できるとともに、コレクタ・ベ−ス容量を減少で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に係わ
り、特に最大遮断周波数を高くし、ノイズ指数を小さく
した高周波トランジスタに関する。

【０００２】

【従来の技術】図６は、従来の高周波トランジスタを示
す断面図である。Ｎ⁺ 型シリコン基板１の表面上にはＮ
型エピタキシャル層２が設けられる。このＮ型エピタキ
シャル層２の表面にはＰ型拡散層からなるベ−ス領域３
ａが形成され、このベ−ス領域３ａの両端にはＰ⁺ 型拡
散層からなるグラフトベ−ス領域３ｂが形成される。次
に、前記Ｎ型エピタキシャル層２の上には酸化膜４が設
けられ、この酸化膜４の上にはシリコン窒化膜５が設け
られる。

【０００３】この後、このシリコン窒化膜５および酸化
膜４にはベ−ス領域３ａの上に位置する第１のコンタク
トホ−ル５ａが設けられる。次に、前記シリコン窒化膜
５および酸化膜４をマスクとして不純物がイオン注入さ
れることにより、Ｎ型エピタキシャル層２におけるベ−
ス領域３ａの内にはエミッタ領域６が形成される。この
後、前記第１のコンタクトホ−ル５ａの内およびシリコ
ン窒化膜５の上にはＡｓがド−プされたポリシリコンか
らなるエミッタ電極７が設けられる。

【０００４】次に、前記シリコン窒化膜５および酸化膜
４にはグラフトベ−ス領域３ｂの上に位置する第２、３
のコンタクトホ−ル５ｂ、５ｃが設けられる。この後、
第２、第３のコンタクトホ−ル５ｂ、５ｃの内およびシ
リコン窒化膜５の上にはＡｌからなる幅８ａが２．０μ
ｍの第１、第２のベ−ス配線８、９が設けられ、前記エ
ミッタ電極７の上には幅１０ａが１．９μｍのエミッタ
配線１０が設けられる。これにより、第１のベ−ス配線
８とエミッタ配線１０との間隔９ａおよび第２のベ−ス
配線９とエミッタ配線１０との間隔９ａそれぞれは０．
８μｍとされ、グラフトベ−ス３ｂ相互間隔、即ちベ−
ス・ベ−ス間隔３ｃは５．５μｍとされる。また、ベ−
スコンタクトからベ−ス領域３ａ（浅いベ−ス）までの
距離は、メタルとの合わせ余裕が必要となるため、１．
４μｍとされている。

【０００５】ところで、高周波トランジスタの性能は、
最大遮断周波数ｆ_T とノイズ指数Ｎ_F とにより示され
る。前記最大遮断周波数ｆ_T を高くするためには、ベ−
ス・エミッタ接合のシャロ−化、コレクタ・ベ−ス容量
Ｃ_cbo を低くするための配線容量の低減化、ベ−ス抵抗
ｒ_bbを低くするための微細化・低配線抵抗化が考えられ
る。このうち、ベ−ス抵抗ｒ_bbを低減させることによ
り、最大遮断周波数ｆ_T およびノイズ指数Ｎ_F それぞれ
の向上が同時に期待できる。したがって、上記従来の高
周波トランジスタでは、ベ−ス抵抗ｒ_bbを低減させるた
め、グラフトベ−ス、エミッタ・ベ−ス間隔の縮小化、
ベ−ス電極の低抵抗化が行われている。

【０００６】図７は、図６に示す高周波トランジスタの
要部を示す断面図である。Ｎ型エピタキシャル層２には
ベ−ス領域３ａが形成されており、このベ−ス領域３ａ
の両端にはグラフトベ−ス領域３ｂが形成されている。
前記ベ−ス領域３ａの内にはエミッタ領域６が形成され
ており、このエミッタ領域６およびベ−ス領域３ａはト
ランジスタの動作領域１１となっている。このような構
成の高周波トランジスタのベ−ス抵抗ｒ_bbを小さくする
には、グラフトベ−ス領域３ｂの深さによる抵抗ｒ₁ と
エミッタ・ベ−ス間隔１２による抵抗ｒ₂ とを小さくす
る必要がある。図８は、従来の高周波トランジスタのグ
ラフト構造において、グラフトベ−ス領域を深くするこ
とによるトランジスタ特性への影響を示す断面図であ
る。

【０００７】

【発明が解決しようとする課題】上述したように、ベ−
ス抵抗ｒ_bbを低減させるには、図８に示すように、グラ
フトベ−ス領域３ｂの深さ１３を深くすることによって
前記ベ−ス配線８、９とグラフトベ−ス領域３ｂとのコ
ンタクト性を向上させることにより、ベ−スコンタクト
部の抵抗ｒ₁ を小さくすることが考えられる。しかし、
グラフトベ−ス領域３ｂを深くすると、サイド拡散が生
じることによりエミッタ・ベ−ス間隔１２が増加し、抵
抗ｒ₂ が大きくなる。したがって、上記従来の高周波ト
ランジスタでは、ベ−ス抵抗ｒ_bbを充分に低減させるこ
とができない。また、エミッタ・ベ−ス間隔１２の増加
によるコレクタ・ベ−ス容量Ｃ_cbo の増加を招く。

【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、エミッタ・ベ−ス間隔
を小さくし、且つベ−ス領域を深く形成することによ
り、ベ−ス抵抗を低減するとともに、コレクタ・ベ−ス
容量を減少させた半導体装置およびその製造方法を提供
することにある。

【０００９】

【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基体に設けられたトレンチと、前
記トレンチの底部に設けられた酸化膜と、不純物が導入
されたポリシリコンを前記トレンチの内部に埋め込み形
成された深いベ−ス領域と、前記トレンチの側壁部およ
び前記半導体基体の表面から前記不純物を拡散して形成
された浅いベ−ス領域と、前記浅いベ−ス領域の内に形
成されたエミッタ領域とを具備することを特徴としてい
る。

【００１０】また、半導体基体にトレンチを設ける工程
と、前記トレンチの内部に酸化膜を設ける工程と、前記
酸化膜の一部をエッチングして、前記トレンチの底部に
前記酸化膜を残す工程と、前記トレンチの内部および前
記半導体基体の上に不純物が導入されたポリシリコンを
設ける工程と、熱処理して前記トレンチの側壁部および
前記半導体基体の表面から前記不純物を拡散し、前記ト
レンチの内部に深いベ−ス領域を形成するとともに、前
記半導体基体に浅いベ−ス領域を形成する工程と、前記
浅いベ−ス領域にエミッタ領域を形成する工程とを具備
することを特徴としている。

【００１１】

【作用】この発明は、半導体基体にトレンチを設け、こ
のトレンチの内部に不純物が導入されたポリシリコンを
埋め込むことにより、深いベ−ス領域を形成し、前記ト
レンチの側壁部および前記半導体基体の表面から前記不
純物が拡散されることにより浅いベ−ス領域を形成し、
この浅いベ−ス領域の内にエミッタ領域を形成してい
る。したがって、前記深いベ−ス領域の幅を狭く形成す
ることにより、エミッタ・ベ−ス間隔を小さくすること
ができる。また、前記トレンチの形状を深く形成するこ
とにより、前記深いベ−ス領域も深く形成することがで
きる。この結果、ベ−ス抵抗を低減することができる。
これとともに、前記トレンチの底部に酸化膜を設けてい
るため、コレクタ・ベ−ス容量を低減させることができ
る。

【００１２】

【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１乃至図５は、この発明の実施例に
よる半導体装置の製造方法を示す断面図である。先ず、
図２に示すように、Ｎ⁺ 型シリコン基板２１の表面上に
はＮ型エピタキシャル層２２が設けられ、このＮ型エピ
タキシャル層２２の上には第１の酸化膜２３が形成され
る。この第１の酸化膜２３の上には図示せぬレジスト膜
が設けられ、このレジスト膜をマスクとして前記第１の
酸化膜２３はエッチングされる。次に、前記レジスト膜
は除去される。この後、前記第１の酸化膜２３をマスク
としてエッチングされることにより、前記Ｎ型エピタキ
シャル層２２には第１および第２のトレンチ２２ａ、２
２ｂが形成される。

【００１３】次に、図３に示すように、前記第１、第２
のトレンチ２２ａ、２２ｂそれぞれの側壁部および底部
には第２の酸化膜２４が設けられる。この後、前記第
１、第２の酸化膜２３、２４の上にはボロンがド−プさ
れた第１のポリシリコン膜２５が堆積される。次に、こ
のポリシリコン膜２５はＣＤＥ(Chemical Dry Etching)
法によりエッチバックされ、第１、第２のトレンチ２２
ａ、２２ｂそれぞれの内部に第１のポリシリコン膜２５
が埋め込まれる。

【００１４】この後、図４に示すように、前記第１、第
２の酸化膜２３、２４は、Ｂｕｆｆｅｒ ＨＦにより前
記トレンチ２２ａ、２２ｂの底部および底部側の側壁部
それぞれにおける第２の酸化膜２４が残るようにエッチ
ングされる。次に、前記トレンチ２２ａ、２２ｂの内部
およびＮ型エピタキシャル層２２の上にはボロンがド−
プされた第２のポリシリコン膜２６が堆積される。これ
により、前記トレンチ２２ａ、２２ｂの内部はポリシリ
コン膜２５、２６により完全に埋め込まれる。この結
果、第１、第２のトレンチ２２ａ、２２ｂの内部には深
いベ−ス領域２７ａが形成される。この後、前記第１、
第２のポリシリコン膜２５、２６が熱処理されることに
よって、ボロンがＮ型エピタキシャル層２２に拡散され
る。これにより、前記Ｎ型エピタキシャル層２２には浅
いベ−ス領域、即ち真性ベ−ス領域２７ｂが形成され
る。

【００１５】次に、図５に示すように、前記第２のポリ
シリコン膜２６は、ラッピング装置によりＮ型エピタキ
シャル層２２の表面が露出するまで削られる。この後、
前記Ｎ型エピタキシャル層２２およびポリシリコン膜２
６の上には第３の酸化膜２８が形成される。この酸化膜
２８の上には図示せぬレジスト膜が設けられ、このレジ
スト膜をマスクとしてエッチングされることにより第３
の酸化膜２８には浅いベ−ス領域２７ｂの上に位置する
開孔部２８ａが設けられる。この後、前記レジスト膜は
除去される。次に、前記第３の酸化膜２８をマスクとし
て前記Ｎ型エピタキシャル層２２にはＡｓがイオン注入
される。この後、熱処理されることにより、前記Ｎ型エ
ピタキシャル層２２における浅いベ−ス領域２７ｂの内
にはエミッタ領域２９が形成される。

【００１６】この後、図１に示すように、前記第３の酸
化膜２８には深いベ−ス領域２７ａの上に位置する第
１、第２のコンタクトホ−ル２８ｂ、２８ｃが設けられ
る。次に、第１、第２のコンタクトホ−ル２８ｂ、２８
ｃおよび開孔部２８ａの内にはＴｉが堆積される。これ
により、前記エミッタ領域２９の上には自己整合的にエ
ミッタシリサイド３０が形成され、深いベ−ス領域２７
ａの上にはベ−スポリサイド３１が形成される。

【００１７】上記実施例の高周波トランジスタの寸法に
ついて説明すると、第１、第２のトレンチ２２ａ、２２
ｂおよびエミッタ領域２９それぞれの幅２９ａは１μｍ
とされている。ベ−スコンタクトから浅いベ−スまでの
距離、即ちエミッタ領域２９と第１のトレンチ２２ａと
の間の合わせ余裕３２およびエミッタ領域２９と第２の
トレンチ２２ｂとの間の合わせ余裕３２それぞれは０．
５μｍとされている。これにより、ベ−ス・ベ−ス間隔
３３は、３．０μｍとされる。

【００１８】上記実施例によれば、Ｎ型エピタキシャル
層２２に第１および第２のトレンチ２２ａ、２２ｂを形
成し、これらトレンチ２２ａ、２２ｂの内にボロンがド
−プされた第１、第２のポリシリコン膜２５、２６を埋
込むことにより深くて幅が狭いベ−ス領域２７ａを形成
している。このため、前記ポリサイド３１と深いベ−ス
領域２７ａとのコンタクト性を向上させることができ、
ベ−スコンタクト部の抵抗を小さくすることができる。
しかも、前記深いベ−ス領域２７ａの幅も小さく形成し
ているため、エミッタ・ベ−ス間隔を縮小させることが
できる。したがって、高周波トランジスタのベ−ス抵抗
を従来の高周波トランジスタのそれより小さくすること
ができる。これとともに、第１、第２のトレンチ２２
ａ、２２ｂそれぞれの側壁部および底部に第２の酸化膜
２４を設けているため、コレクタ・ベ−ス容量を低減さ
せることができる。

【００１９】また、従来の高周波トランジスタでは、ベ
−スコンタクトから浅いベ−スまでの距離は、メタルと
の合わせ余裕が必要となるため、１．４μｍとされてい
た。これに対して、この発明では、ベ−スコンタクトか
ら浅いベ−スまでの距離を０．５μｍ程度にすることが
できる。このため、ベ−ス抵抗を大幅に減少させること
ができる。

【００２０】また、従来の高周波トランジスタでは、エ
ミッタ電極の上にエミッタ配線を形成する構造であるた
め、エミッタ電極による凹凸がエミッタ配線の加工を困
難にしていた。これに対して、この発明では、エミッタ
領域２９の上にエミッタシリサイド３０を自己整合的に
形成しているため、電極をフラットに形成することがで
きる。

【００２１】また、第１、第２のトレンチ２２ａ、２２
ｂそれぞれの底部および底部側の側壁部に第２の酸化膜
２４を設けている。このため、コレクタ・ベ−スの接合
面積を従来のそれに比べて４０％以下とすることができ
る。これにより、コレクタ・ベ−ス容量を６０％低減さ
せることができる。

【００２２】また、従来の高周波トランジスタのベ−ス
・ベ−ス間隔は５．５μｍであるのに対して、この発明
の高周波トランジスタのそれは３．０μｍとすることが
できる。

【００２３】

【発明の効果】以上説明したようにこの発明によれば、
半導体基体にトレンチを設け、このトレンチの底部に酸
化膜を設け、前記トレンチの内および前記半導体基体の
上に不純物が導入されたポリシリコンを設けている。し
たがって、エミッタ・ベ−ス間隔を小さくし、且つベ−
ス領域を深く形成することにより、ベ−ス抵抗を低減で
きるとともに、コレクタ・ベ−ス容量を減少させること
ができる。

【図面の簡単な説明】

【図１】この発明の実施例による半導体装置の製造方法
を示すものであり、図５の次の工程を示す断面図。

【図２】この発明の実施例による半導体装置の製造方法
を示す断面図。

【図３】この発明の実施例による半導体装置の製造方法
を示すものであり、図２の次の工程を示す断面図。

【図４】この発明の実施例による半導体装置の製造方法
を示すものであり、図３の次の工程を示す断面図。

【図５】この発明の実施例による半導体装置の製造方法
を示すものであり、図４の次の工程を示す断面図。

【図６】従来の高周波トランジスタを示す断面図。

【図７】従来の高周波トランジスタのグラフト構造にお
いて、グラフトベ−ス領域を深くすることによるトラン
ジスタ特性への影響を示す断面図。

【図８】従来の高周波トランジスタのグラフト構造にお
いて、グラフトベ−ス領域を深くすることによるトラン
ジスタ特性への影響を示す断面図。

【符号の説明】

21…Ｎ⁺ 型シリコン基板、22…Ｎ型エピタキシャル層、
22a …第１のトレンチ、22b …第２のトレンチ、23…第
１の酸化膜、24…第２の酸化膜、25…第１のポリシリコ
ン膜、26…第２のポリシリコン膜、27a …深いベ−ス領
域、27b …真性ベ−ス領域（浅いベ−ス領域）、28…第
３の酸化膜、28a …開孔部、28b …第１のコンタクトホ
−ル、28c …第２のコンタクトホ−ル、29…エミッタ領
域、29a…第１のトレンチとエミッタ領域との幅、第２
のトレンチとエミッタ領域との幅、30…エミッタシリサ
イド、31…ベ−スポリサイド、32…エミッタ領域と第１
のトレンチとの合わせ余裕、エミッタ領域と第２のトレ
ンチとの合わせ余裕、33…ベ−ス・ベ−ス間隔

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基体に設けられたトレンチと、 前記トレンチの底部に設けられた酸化膜と、 不純物が導入されたポリシリコンを前記トレンチの内部
   に埋め込み形成された深いベ−ス領域と、 前記トレンチの側壁部および前記半導体基体の表面から
   前記不純物を拡散して形成された浅いベ−ス領域と、 前記浅いベ−ス領域の内に形成されたエミッタ領域と、 を具備することを特徴とする半導体装置。
2. 【請求項２】 半導体基体にトレンチを設ける工程と、 前記トレンチの内部に酸化膜を設ける工程と、 前記酸化膜の一部をエッチングして、前記トレンチの底
   部に前記酸化膜を残す工程と、 前記トレンチの内部および前記半導体基体の上に不純物
   が導入されたポリシリコンを設ける工程と、 熱処理して前記トレンチの側壁部および前記半導体基体
   の表面から前記不純物を拡散し、前記トレンチの内部に
   深いベ−ス領域を形成するとともに、前記半導体基体に
   浅いベ−ス領域を形成する工程と、 前記浅いベ−ス領域にエミッタ領域を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。