JPH03211883A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH03211883A
JPH03211883A JP745190A JP745190A JPH03211883A JP H03211883 A JPH03211883 A JP H03211883A JP 745190 A JP745190 A JP 745190A JP 745190 A JP745190 A JP 745190A JP H03211883 A JPH03211883 A JP H03211883A
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JP
Japan
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groove
forming
insulating film
conductivity type
drain
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Pending
Application number
JP745190A
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English (en)
Inventor
Koji Sakurai
浩司 桜井
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
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Publication of JPH03211883A publication Critical patent/JPH03211883A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/76Unipolar devices, e.g. field effect transistors
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    • H01L29/78Field effect transistors with field effect produced by an insulated gate

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はMOS トランジスタの微細化、高速化を図っ
た半導体装置およびその製造方法に関するものである。
従来の技術 従来のこの種の半導体装置およびその製造方法を第2図
に示す。第2図に示すように、P型シリコン基板21に
素子分離用のフィールド酸化膜22を形成した後、熱酸
化により素子形成領域を酸化し、CVDによってポリシ
リコンを堆積した後、フォトリソグラフィによるレジス
トをマスクに選択的にエツチング除去し、ゲート酸化膜
23およびポリシリコンゲート電極24を形成する。そ
の後、低濃度でN型不純物をイオン注入しN−不純物層
を形成する。つぎにCVDにより酸化膜を堆積した後、
RIEによりエツチングしポリシリコンゲート電極24
の側壁にサイドウオールスベーサ26を形成する。その
後、高濃度でN型不純物をイオン注入しN”不純物層を
形成する。
発明が解決しようとする課題 このような従来の構成では、ゲート長が短くなると、ド
レイン電界の影響を受けてトランジスタのしきい値電圧
が低下するいわゆるショートチャネル効果ならびにドレ
イン近傍の高電界によって加速された電子の衝突電離に
よって発生した電子がサイドウオールスペーサに注入さ
れ特性劣化を引き起こすLDD構造特有のホットキャリ
アの問題があった。本発明はこのような問題点を解決す
るもので、ショー・トヂャネル効果ならびにホットキャ
リア効果を低減することを目的としたものである。
課題を解決するための手段 この問題を解決するために本発明は、半導体基板の素子
形成領域の一部に溝を形成し、溝の側壁に低濃度拡散層
内を形成し、溝内にゲート絶縁膜およびゲート電極を形
成し、溝の上部の素子形成領域表面に高濃度拡散層を形
成したものである。
作用 この構成により、MOS )ランシスタのチャネル部分
が溝底部に形成され、ソース、ドレインから分離される
。またソース、ドレインとチャネルの間に低濃度拡散層
が存在し、低濃度拡散層の上までゲート絶縁膜およびゲ
ート電極が存在することとなる。
実施例 第1図(d)に本発明の一実施例による半導体装置の構
成を示す。11がソース、ドレインとなるN+不純物層
であり、4がゲート酸化膜、9がポリシリコンゲート電
極であり溝に埋め込まれている。8がチャネルとなるP
型不純物層である。
チャネル七ソース、ドレインの間には溝の側壁にN−不
純物層が設けられている。
以下に本発明の一実施例による半導体装置の製造方法を
示す。第1図(a)において、P−シリコン基板l上に
フィールド酸化膜2を形成した後、第1図(b)のよう
に素子形成領域の一部をフォトリソグラフィによるレジ
ストをマスクとして選択的にエツチング除去し溝3を形
成する。さらに熱酸化により溝3の底部および側壁を含
む素子形成frI域全面にゲート酸化膜4を形成し、2
回の斜めイオン注入によりN型不純物5を溝3の対向す
る2つの側壁に注入し、N−不純物層6を形成する。次
に、しきい値電圧制御用のP型不純物7をイオン注入し
、P型不純物層8を形成する。その後、第1図(d)に
示す通りCVDにより全面にポリシリコンを堆積し、溝
3を埋め込んだ後、RIEにより全面エッチバックして
溝3内のみにポリシリコンを残しポリシリコンゲート電
極9を形成し、最後にN型不純物10をイオン注入し溝
3の上部の素子形成領域表面にN中不純物層11を形成
する。
発明の効果 以上のように本発明によれば、MOSトランジスタのチ
ャネル部分が、溝底部に形成され、ソース、ドレインか
ら分離されるため、ドレイン電界の影響を受けにくく、
ショートチャネル効果が抑制されるという効果、および
低濃度拡散層の存在によって下レイン近傍の電界が緩和
され、さらにLDD構造のように膜質の劣るサイドウオ
ールが存在せず、低濃度拡散層の上までゲート絶縁膜お
よびゲート電極が存在するためホットキャリアが酸化膜
に注入された時の特性劣化がLDD構造と比較して小さ
くなるという効果が得られる。
【図面の簡単な説明】
第1図(a)〜(d)は本発明の一実施例における半導
体装置の製造方法の工程順断面図、第2図は従来の半導
体装置の製造方法の断面図である。 1・・・・・・P−型シリコン基板、2・・・・・・フ
ィールド酸化膜、3・・・・・・溝、4・・・・・・ゲ
ート酸化膜、5・・・・・・N型不純物、6・・・・・
・N−不純物層、7・・・・・・P型不純物、8・・・
・・・P型不純物層、9・・・・・・ポリシリコンゲー
ト電極、10・・・・・・N型不純物、12・・・・・
・N+不純物層、21・・・・・・P型シリコン基板、
22・・・・・・フィールド酸化膜、23・・・・・・
ゲート酸化膜、24・・・・・・ポリシリコンゲート電
極、25・・・・・・N−不純物層、26・・・・・・
サイドウオールスペーサ、27・・・・・・N十不純物
層。

Claims (2)

    【特許請求の範囲】
  1. (1)一導電型半導体基板の素子形成領域の一部に形成
    した溝と、前記溝の底部および側壁に形成されたゲート
    絶縁膜と、前記溝の対向する2つの側壁に形成した低濃
    度逆導電型領域と、前記ゲート絶縁膜に接し前記溝内に
    埋め込まれたゲート電極と、前記溝の上部の前記素子形
    成領域表面に形成した高濃度逆導電型領域を備えたこと
    を特徴とする半導体装置。
  2. (2)一導電型半導体基板の素子形成領域の一部をエッ
    チング除去して溝を形成する工程と、前記溝の底部およ
    び側壁にゲート絶縁膜を形成する工程と、前記溝の対向
    する2つの側壁に低濃度逆導電型領域を形成する工程と
    、前記ゲート絶縁膜に接し前記溝内に伝導体を埋め込み
    ゲート電極を形成する工程と、前記溝の上部の前記素子
    形成領域表面に高濃度逆導電型領域を形成する工程とを
    含むことを特徴とする半導体装置の製造方法。
JP745190A 1990-01-17 1990-01-17 半導体装置およびその製造方法 Pending JPH03211883A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598171B1 (ko) * 2004-06-22 2006-07-10 주식회사 하이닉스반도체 함몰형 트랜지스터의 제조 방법
KR100923033B1 (ko) * 2006-09-26 2009-10-22 샤프 가부시키가이샤 고내압 트렌치 mos 트랜지스터 및 그 제조 방법

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