JP2006190823A - 絶縁ゲート電界効果トランジスタ - Google Patents
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Abstract
【解決手段】ゲート絶縁膜17を介してゲート電極19と対向し、内部にチャネル層が形成される半導体基板のチャネル形成領域と、当該チャネル形成領域と逆の導電型を有し、チャネル形成領域に各々接し互いに離れて形成されているソース・ドレイン領域10と、を有する。チャネル形成領域とゲート絶縁膜17との界面を深さの基準面としたときに、ソース領域(ソース・ドレイン領域10)とチャネル層との接続箇所に最も近いソース領域の基板深部側の端部Aにおいて、ソース領域とチャネル形成領域との間に形成されている空乏層とソース領域内の空間電荷の中性領域とが成す界面が、基準面からチャネル層の最大深さの2倍までの深さ範囲内に位置する。
【選択図】図7
Description
しかし、ゲート長が100nmを切るあたりから、ゲート長の短縮に見合うオン電流の増加を得ることが容易ではなくなってきている。その原因の1つを、以下に図16を用いて説明する。
従来のプレーナー型MOSFETの断面構造を、図16(A)の模式図に示す。
図16(A)の構造において、ソース領域およびドレイン領域は、外部配線と接続を低抵抗で行うための領域であり、高濃度で基板深くまで形成されている。一方、エクステンション部は、ソース領域およびドレイン領域の各々からゲート電極の下方まで張り出し、チャネル層(反転層)にソース領域またはドレイン領域を接続させるための領域である。このエクステンション部の深さは、反転層が形成される基板領域がゲート絶縁膜に接する界面を基準とした接合深さXjにより既定される。一方、実効ゲート長LGは、2つのエクステンション部の間隔により規定される。
すなわち、ゲート大容量化(ゲート絶縁膜の薄膜化)、チャネル高濃度化、および、ソース領域およびドレイン領域の接合面を浅くすることの3つ観点から、これらを組み合わせて微細化が行われる。
また、チャネル高濃度化も、チャネル領域の不純物濃度にして1018cm−3のオーダに達している。不純物濃度が1018cm−3に近づくと、ツェナーブレークダウン(トンネルブレークダウン)による接合耐圧の低下、チャネルに発生する高電界による移動度の低下などが懸念される。
図16(B)は、「グルーブゲート」、あるいは「リセスゲート」と呼ばれる構造の模式図である。基板に形成されたトレンチあるいはリセス(以下、凹部という)の底部にチャネルが形成されるゲート電極構造にすることによって、エクステンション部と反転層との前記位置関係を実現している(たとえば、特許文献1の第1〜第3および第7実施形態ならびに非特許文献1および2参照)。
なお、特許文献1の他の実施形態、たとえば第4および第5実施形態において、これら第1および第2のソース・ドレイン領域をエピタキシャル成長層に形成したものが開示されている。
図17(A)〜図18(C)にシミュレーションから得られ、それぞれ、接合深さXjを負(基準面:ゲート絶縁膜と基板との界面)、すなわち接合位置を基準面より上方に位置させた場合の、不純物濃度分布、電子濃度分布(ゼロバイアス時)、電子濃度分布(動作時)、ドレイン電流経路に沿った電位分布、電界分布および移動度分布を示す。なお、図17(B)および図17(C)の各曲線に添える数値「10」〜「20」は不純物濃度のオーダを示すものであり、たとえば数値「19」は不純物濃度が1×1019/cm3であることを示している。
このような設計においては、ショートチャネル効果が抑制され、しきい値電圧のロールオフが著しく低減することが実験で確かめられている。
コーナー部は、実効的な酸化膜厚が厚いことと、ゲートから基板内部に向かう電界が放射状に広がることとにより、局所的なしきい値電圧が高い。その結果、同じゲート電圧でも、平坦なチャネル領域と比べて、コーナー部のシートキャリア濃度は低くなる。図17(B)および図17(C)において、コーナー部の不純物濃度が、チャネル層の濃度およびソースやドレインの濃度より低くなっているのが分かる。とくに動作時(図17(C))においては、ソース領域側のオーバーラップ領域(図の左側のコーナー部の上付近)には、強い電界により蓄積層が形成されるが、それでも、コーナー部でキャリア濃度が不足している。
抵抗が増大すると、コーナー部の電圧降下が増加するので、チャネルのソース端の電位が上昇し、実効的なゲート電圧(FETチャネルに対する実効的なゲート・ソース間電圧)が減少する。その結果、チャネルのキャリア密度が減少して抵抗が増大するので、ドレイン電流が減少する。キャリアのドリフト速度が飽和に達した場合は、コーナー部が定電流源として働くため、ドレイン電流は頭打ちになる。
図18(A)から、ソース側から供給されたキャリアがチャネルに入る手前で電位が上昇していることが分かる。
この場合は、コーナー部が、ソース・ドレイン拡散層の中に埋め込まれるため、コーナー部にあっても不純物由来のキャリアで十分なシートキャリア濃度が確保される。したがって、上記の問題は起こらない。
たとえば特許文献3において、接合深さを10〜20nmとしている限りにおいては、実効ゲート長10〜20nmにおけるショートチャネル効果を十分抑制することができない。その結果、オフ時のリーク電流の増大、あるいは、リーク電流を抑えた場合は、オーバードライブ電圧の不足によるオン電流の減少が避けられず、高性能なMOSFETは得られない。
図1(A)〜図4(D)は、構造例1のMISトランジスタについて、その製造方法を説明するためのチャネル方向の断面図である。
まず、完成したMISトランジスタの基本構造を、図4(D)を参照して述べる。
Pウェル3上にゲート絶縁膜4とゲート電極5を含む積層体(ゲートスタック)7が形成され、その側面が隔壁絶縁膜11と側壁絶縁膜13により覆われている。隔壁絶縁膜11に形成位置が決められたエピタキシャル成長によりエクステンション部12がPウェル3上に形成されている。また、側壁絶縁膜13により形成位置が決められたサリサイド(Self-aligned silicide)プロセスにより、エクステンション部12およびゲート電極5のそれぞれに合金層としてのシリサイド層14Aおよび14Bが形成されている。エクステンション部12の下面に接するPウェル3の表面部にN型のソース・ドレイン領域10が形成されている。トランジスタの全面が層間絶縁膜15に覆われ、シリサイド層14Aに接触する接続層16が層間絶縁膜15内に形成されている。
図4(D)において以上の構成は、ゲートを中心にしてチャネル方向で対称に形成され、バイアス印加条件に応じて、その一方側がソース、他方側がドレインとして機能する。
これに対し、本構造例1においては、たとえばエピタキシャル成長途中の不純物導入(In-suit doping)によってエクステンション部12と基板(Pウェル3)との界面で急峻なPN接合が形成され、その結果、エクステンション部12からの空乏層の延びが抑えられている。
また、エクステンション部12が基板表面より上方に持ち上げられていることによって、動作バイアス印加時にエクステンション部12の直列抵抗を上げることなく、そのウェル表面からのPN接合深さを浅くすることができることから、エクステンション部12から伸びる空乏層の実効チャネル領域に対する影響および電界集中を抑えることができる。
ただし、本実施の形態においては後述する製造方法の適用によって、この熱拡散が必要最小限に抑えられる。これにより、図4(D)には現れていないが、エクステンション部12の熱拡散部の深さは数nm、最大でも10nm程度である。このことについて、本発明の特徴でもあるため詳細は後述する。
また、隔壁絶縁膜11の幅にもよるが、その幅を、たとえば2nmと薄くし、エクステンション部12からの横方向の熱拡散によって、その熱拡散部の一部がゲート電極5とオーバーラップすることが望ましい。本構造例1では、熱拡散量が比較的小さいことから、そのオーバーラップ幅も必要最小限に制御されている。
このオーバーラップ部には、とくにソース側においてゲート電極5による電界によってキャリア蓄積層が形成され、低抵抗化が図られる。このためオーバーラップ部の存在自体は好ましいが、あまりオーバーラップ量が大きいと、ゲート寄生容量の増加を招き、論理ゲートの動作速度が低下する。また、オーバーラップ部から伸びる空乏層の影響(キャリアの枯渇)が大きくなり、また、実効チャネル長の減少にともない短チャネル効果が大きくなる。このためオーバーラップ量にはトレードオフが存在するが、従来構造では、過度にオーバーラップ部の幅が大きく、そのため、特性低下を招くことが多い。
本構造例1においては、このオーバーラップ量を隔壁絶縁膜11の膜厚で制御できることから最適化が容易で、特性低下が起きない。
このため、ソース・ドレイン領域10内の不純物は、エクステンション部12との境界付近までしか存在せず、成長直後のエクステンション部12の表面側濃度は、ソース・ドレイン領域10の濃度と比べると低いことがある。このような低い濃度のエクステンション部12に直接、接続層16を接触させると、そのコンタクト抵抗が大きくなる。
したがってシリサイド層14Aが設けられているのであるが、構造例1においては、シリサイド層14Aがエピタキシャル成長層を厚さ方向に貫いて高濃度なソース・ドレイン領域10にまで達し、これによって良好なコンタクトが実現されている。その一方、シリサイド層14Aが余り深くまで達すると、ソース・ドレイン領域10の接合リークが増大する。
このシリサイド層14Aの深さ制御は、合金材料、合金時の条件に大きく依存するが、エクステンション部12の厚さにも依存する。エクステンション部12の厚さと濃度分布は、この観点と、ソースまたはドレインの直列抵抗低減の観点、さらには、その傾斜端面形状(とくに傾き)なども考慮して決められる。
なお、CMOSプロセスにおいては、基板の図示しない他の部分にP型のMISトランジスタが形成される。以下は、記述の簡潔化のために、N型のMISトランジスタの手順を抽出して述べるが、CMOSプロセスにおいては、必要な箇所で以下と類似の工程を、その都度繰り返すことによってN型のMISトランジスタとP型のMISトランジスタを同一基板に作製する。
つぎに、基板1を熱酸化し、表面に、たとえば8nmの酸化膜(図示せず)を形成する。続いて、トランジスタの活性領域となるSTI2が形成されていない基板部分を露出するパターンのレジスト(図示せず)を形成する。その後、イオン注入を行い、レジストを除去してから活性化アニールを行うと、図1(B)に示すように、Pウェル3が形成される。Pウェル形成のためのイオン注入のイオン種は、たとえばホウ素Bである。活性化アニールの条件は、たとえばRTA(Rapid Thermal Anneal)法において1010℃、10秒である。
なお、Pウェル形成と前後してしきい値電圧調整のためのチャネル注入を行ってもよい。また、CMOSプロセスの場合は、Pウェル形成(および、そのチャネル注入)と前後して、同様の手順でNウェル(図示せず)を形成してもよい。この場合のNウェルの不純物は、たとえば燐Pである。また、この場合の活性化アニールは、PウェルとNウェルを形成後に一括して行うとよい。
ゲート層5aは、たとえば熱CVD法で堆積したポリシリコン層であり、その厚さは、100〜150nmである。
続いて、図示のようにゲート層5aにイオン注入法で不純物を導入し、その後、活性化アニールを行い、ゲート層5aに注入された不純物を活性化する。ゲート層5aに導入する不純物は、たとえば燐Pである。
レジストを除去すると、図2(A)に示すように、ゲート絶縁膜4と、ゲート層5aからなるゲート電極5と、ハードマスク6とからなるゲートスタック7が基板上に形成された状態になる。なお、図2(A)においてはゲートスタック7周囲の領域でゲート絶縁膜4がエッチオフされているが、ゲート層5aのRIE時に、この領域にゲート絶縁膜4が残るようにエッチング条件を定めることが好ましい。
このゲートスタック7と側壁絶縁膜9からなる構造物は、つぎに形成される2つのソース・ドレイン領域10の間隔D1(図3(B)参照)を規定する「スペーサ」の具体例である。本構造例においては、このスペーサの中に最初からゲート電極5が埋め込まれている。
側壁絶縁膜9の幅は、ゲート長(ゲートスタック7の幅)と、つぎの工程で形成するソース・ドレイン領域10の接合深さXj1(図3(A)参照)との関係で最適値が決められる。一例を挙げると、ゲート長を20nm、ソース・ドレイン領域10の接合深さXj1を150nmとした場合、側壁絶縁膜9の底面の幅は70nm程度が望ましい。
スペーサを後退させる方法は図示の方法に限らないが、上述のようにスペーサの側壁部分を一旦除去して新たな薄い膜を形成すると、後退幅の制御性がよく、また側壁部分の材質を変えることができる意味で好ましい。
エピタキシャル成長層は、図3(D)に示すように、露出した半導体層、すなわちソース・ドレイン領域10が形成されているPウェル3から成長するが、SiO2膜6bおよび隔壁絶縁膜11に保護されてゲート電極5からは成長しない。隔壁絶縁膜11は、このエピタキシャル成長層(エクステンション部12)とゲート電極5との隔壁として機能する。エピタキシャル成長は、絶縁膜と半導体層との境界部分では片側(半導体層側)でのみ成長することから、半導体層の結晶構造や条件にもよるが通常、その端部が、上方ほど隔壁絶縁膜11から離れる斜めの傾斜端面状になる。
エクステンション部12に対する不純物の導入は、エピタキシャル成長時に不純物含有ガスを供給することにより行い、不純物はたとえば、砒素Asあるいは燐Pである。
その後は、とくに図示しないが、接続層16上に配線を形成する。なお、ゲート電極5上のシリサイド層14Bに対する上層の配線との接続は、図示しない部分で同様に接続層を用いて達成される。
以下、エクステンション部の斜めの傾斜端面にゲート電極を部分的に精度よく重ねているMISトランジスタの構造(構造例2)と、その形成方法とを述べる。
図5(A)〜図6(D)は、構造例2のMISトランジスタについて、その製造方法を説明するためのチャネル方向の断面図である。
まず、完成したMISトランジスタの基本構造を、図6(D)を参照して述べる。
ここでは図4(B)に示すゲートスタック7の最上層のSiO2膜6bを除去することなくシリサイド層の形成を行う。これにより、図5(A)に示すように、エクステンション部12に対してシリサイド層14Aが形成され、ゲート電極5に対してシリサイド層が形成されない。
続いて、ゲート開口部7a内のゲート絶縁膜4および隔壁絶縁膜(SiN膜)11を、弗酸を含む溶液などを用いてエッチングにより除去し、ゲート開口部7aの底面にPウェル3の表面を露出させる。図5(D)に、このエッチング後の素子断面を示す。このエッチングによって側壁絶縁膜13の一部もエッチングされ、ゲート開口部7aの底部にエクステンション部12の傾斜端面が露出する。
その後、必要ならば上層の配線(不図示)などの形成を行って、当該MISトランジスタを完成させる。
この埋め込みゲートプロセスの採用を前提とすると、構造例2のように上記スペーサをゲートスタック7、すなわち導電性のゲート電極5を含む積層体で形成する必要は必ずしもなく、その代わりに絶縁性スペーサを用いることができる。
なお、絶縁性スペーサを用いる場合でも、エクステンション部12の傾斜端面端部にゲート電極の一部を重ねるか否かは任意に選択できる。
この指標の基本的コンセプトは、チャネル層と同程度の深さまでソース領域の空間電荷の中性領域(空乏化していない領域)をチャネル層の横方向に形成することである。通常は、深さ方向において、この理想状態を超えて不純物領域が分布しており、その結果として短チャネル効果が十分抑圧できない。
以下、このシミュレーションの結果を、図7(A)〜図15を用いて説明する。
この図からわかるように、動作状態において、チャネル層内の電子は、ゲート絶縁膜17と基板(ここではチャネル形成領域)との界面から、基板深部側に約4nmの範囲に分布する。このチャネル層の深さはゲート長やデバイス構造、動作条件により変動し得るが、極微細ゲート(ゲート長:10〜40nm)における基板濃度(1018/cm3前後)とゲート電圧(〜1V)においては、この計算結果から大きくずれることはない。
これらの図は、ゲート電極がエクステンション部の傾斜端面に重なる構造を有するMOSFETのキャリア分布等を計算した結果を示す。なお、図9〜図11および図13〜図15の各曲線に添える数値「10」〜「20」は不純物濃度のオーダを示すものであり、たとえば数値「19」は不純物濃度が1×1019/cm3であることを示している。
これらの計算においては、基板濃度を2×1018/cm3、ゲート電極長を20nmとし、エクステンション部とチャネルとの境界は、ゲート平坦部とゲート乗り上げ部の境界を通る垂直な平面上に設けた。エクステンション濃度は、図8〜図11の計算では2×1020/cm3、図12〜図15の計算では2×1019/cm3とした。これらの濃度条件は、通常のMOSFETのソース不純物濃度としては非常に高濃度であり、ワーストケースの例に当たる。
したがって、本発明の指標(0〜チャネル層最大幅の2倍)を接合深さXjに換算すると、接合深さXj=0〜4nm程度が接合深さの許される下限に相当する。
オン電流は、ドレイン電圧0.8Vを印加した状態でドレイン電流が40nA/μmとなるゲート電圧をしきい値電圧と定義し、このしきい値電圧に0.8Vを足した電圧をゲートに印加したときの電流をオン電流と定義した。
また、図9〜図11は、接合深さXjが、それぞれ、−4nm,0nm,8nmの3点における電子濃度分布を、ゼロバイアス状態とバイアス印加状態についてそれぞれ見積もった結果である。
一方、接合深さXjが8nmを越える領域では、図11から容易に推測できるように、ゼロバイアス状態でエクステンション部のキャリアが深さ0の基準面から下方に大きく染み出すことから、ソース・ドレイン間の電位障壁が下がる。したがって、この領域でのオン電流の減少(図8参照)は、ショートチャネル効果でサブスレッショルド傾斜が減少し、前述の定義によるしきい値電圧が負にシフトした結果、オーバードライブ電圧が減少したためである。
ただし、接合深さXjが0nm以上、8nm以下の範囲ではオン電流としては十分高い値を維持している。
エクステンション濃度が2×1019/cm3の条件において、図12(A)に示すオン電流は、接合深さXjが8nmでも減少に転じてはいない。しかし、図12(B)に示すようにDIBLが増加していることから、ショートチャネル効果が顕在化していることがわかる。
高歩留まりで集積回路を製造するためには、DIBLの値(絶対値)が100mV以下であることが望ましいが、接合深さXjが約9nm未満ではではこれを超えていることから、MOSFETの製造で高い歩留まりを期待することはできない。
この上限は、主に、エクステンション濃度が相対的に低いときに必要なDIBLを満足するという理由に基づくものである。この上限と下限(Xj=2nm付近)との間のオン電流は、エクステンション濃度が相対的に高い場合でも十分な値を満足する。
一方、最初に記載した接合深さXjの下限は、主に、相対的に濃度が低い場合のオン電流値により決められる。図9(A)から分かるように、このときの下限2nm付近では乗り上げ長が変化しても概ね500μA/μmを満足していることが分かる。
このような浅い接合は、本実施の形態に記述した構造および製造方法によって容易に達成できる。
Claims (4)
- ゲート絶縁膜を介してゲート電極と対向し、内部にチャネル層が形成される半導体基板のチャネル形成領域と、当該チャネル形成領域と逆の導電型を有し、前記チャネル形成領域に各々接し互いに離れて形成されているソース領域およびドレイン領域と、を有する絶縁ゲート電界効果トランジスタであって、
前記チャネル形成領域と前記ゲート絶縁膜との界面を深さの基準面としたときに、前記ソース領域と前記チャネル層との接続箇所に最も近い前記ソース領域の基板深部側の端部において、前記ソース領域と前記チャネル形成領域との間に形成されている空乏層と前記ソース領域内の空間電荷の中性領域とが成す界面が、前記基準面から前記チャネル層の最大深さの2倍までの深さ範囲内に位置する
絶縁ゲート電界効果トランジスタ。 - 前記ソース領域は、
前記チャネル層と接する部分であって前記基板深部側の端部を有するエクステンション部と、
前記エクステンション部よりも前記ゲート電極から離れた前記チャネル形成領域の位置に形成されているキャリア供給部と、を有し、
前記エクステンション部が前記チャネル形成領域上に形成されているエピタキシャル成長層からなる
請求項1に記載の絶縁ゲート電界効果トランジスタ。 - 前記エピタキシャル成長層のゲート側端部に、上方ほど前記ゲート電極からの距離が遠い傾斜端面を備え、当該傾斜端面に対して前記ゲート電極が前記ゲート絶縁膜を介して部分的に重なっている
請求項2に記載の絶縁ゲート電界効果トランジスタ。 - 前記ゲート電極のチャネル電流方向の幅であるゲート長が10nm以上で40nm以下のときに、前記空乏層と前記中性領域とが成す前記界面の前記基準面からの最大深さが10nm近傍である
請求項1に記載の絶縁ゲート電界効果トランジスタ。
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