JP2004031753A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 36
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000002955 isolation Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- -1 for example Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Abstract
【課題】ＭＩＳデバイスの高信頼度化および微細化を実現する。
【解決手段】ダミーゲート電極をマスクとしたエッチングにより半導体基板１に溝を形成し、この溝の内部にソース・ドレインを構成するシリコンゲルマニウム膜１０，１２を埋め込んだ後、半導体基板１上に堆積された絶縁膜１３の表面を平坦化してダミーゲート電極の上面を露出させ、次いでダミーゲート電極およびダミーゲート絶縁膜を除去してゲート溝を形成する。その後、このゲート溝の内部にゲート絶縁膜（絶縁膜１５）およびゲート電極（低抵抗金属膜１６）を埋め込む。
【選択図】 図６
【解決手段】ダミーゲート電極をマスクとしたエッチングにより半導体基板１に溝を形成し、この溝の内部にソース・ドレインを構成するシリコンゲルマニウム膜１０，１２を埋め込んだ後、半導体基板１上に堆積された絶縁膜１３の表面を平坦化してダミーゲート電極の上面を露出させ、次いでダミーゲート電極およびダミーゲート絶縁膜を除去してゲート溝を形成する。その後、このゲート溝の内部にゲート絶縁膜（絶縁膜１５）およびゲート電極（低抵抗金属膜１６）を埋め込む。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳデバイスの高性能化、微細化のためにソース・ドレインに課せられる条件は、▲１▼浅い接合、▲２▼不純物濃度分布の急峻さ、▲３▼低抵抗などである。従来、ソース・ドレインは、イオン注入による不純物の導入と、その後の熱処理による不純物の活性化とで形成されてきた。しかし近年、上記▲１▼〜▲３▼の条件を満たす製造プロセスとして、ＭＩＳデバイスのソース・ドレインを選択ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるシリコンゲルマニウム膜（以下、選択ＣＶＤ−ＳｉＧｅ膜と記す）によって構成するプロセスが提案されている。
【０００３】
たとえば２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｊｕｎｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ”Ｕｌｔｒａ−Ｓｈａｌｌｏｗ Ｓｏｕｒｃｅ／Ｄｒａｉｎ Ｊｕｎｃｔｉｏｎｓ ｆｏｒ Ｎａｎｏｓｃａｌｅ ＣＭＯＳ Ｕｓｉｎｇ Ｓｅｌｅｃｔｉｖｅ Ｓｉｌｉｃｏｎ−Ｇｅｒｍａｎｉｕｍ Ｔｅｃｈｎｏｌｏｇｙ”に、選択ＣＶＤ−ＳｉＧｅ膜を用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの記載がある。
【０００４】
この選択ＣＶＤ−ＳｉＧｅ膜を用いたＭＩＳデバイスは、浅い接合が形成でき、また活性不純物濃度が相対的に高くかつ均一であることから、低抵抗のソース・ドレインが得られる。さらに接合端部での不純物が急峻となることから、ＭＩＳデバイスのショートチャネル化にも有効である。
【０００５】
【発明が解決しようとする課題】
ところが、上記選択ＣＶＤ−ＳｉＧｅ膜を用いてＭＩＳデバイスを形成する製造技術において、以下の課題があることを本発明者は見いだした。
【０００６】
すなわち、ゲート電極をマスクとしてソース・ドレインとなる領域の基板をエッチングした後、選択ＣＶＤ法でシリコンゲルマニウム膜を形成するので、シリコンゲルマニウム膜の形成時にゲート絶縁膜が損傷を受けて、ゲート電極とソース・ドレインとの間に耐圧低下が生ずることが懸念される。ゲート電極の端部から離してソース・ドレインとなる領域の基板をエッチングすると、上記耐圧劣化の問題はなくなるが、ソース・ドレイン端部の不純物勾配が急峻となるので、ゲート電極とソース・ドレインとの間がオフセットになりやすいという問題が生ずる。
【０００７】
上記オフセットの問題の対策として、選択ＣＶＤ−ＳｉＧｅ膜中の不純物を基板に拡散させる方法が考えられるが、この方法は、不純物濃度分布の急峻さが失われるのでＭＩＳデバイスの微細化には不利である。
【０００８】
本発明の目的は、ＭＩＳデバイスの高信頼度化および微細化を実現することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、半導体基板上にダミーゲート絶縁膜およびダミーゲート電極を形成した後、ダミーゲート電極をマスクとしてダミーゲート絶縁膜および半導体基板をエッチングし、半導体基板に溝を形成する工程と、溝の内部にソース・ドレインとして機能するシリコンゲルマニウム膜を形成する工程と、半導体基板上に絶縁膜を形成した後、絶縁膜の表面を平坦化してダミーゲート電極の上面を露出させる工程と、ダミーゲート電極およびダミーゲート絶縁膜を除去してゲート溝を形成する工程と、ゲート溝の内部にゲート絶縁膜およびゲート電極を埋め込む工程とを有するものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
本発明の実施の形態１であるＣＭＯＳデバイスの製造方法を図１〜図６に示した半導体基板の要部断面図を用いて工程順に説明する。図中、ＱｎはｎチャネルＭＩＳＦＥＴ（ＭＩＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＱｐはｐチャネルＭＩＳＦＥＴである。
【００１４】
まず、図１（ａ）に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板１を用意する。次に、この半導体基板１を熱酸化してその表面に厚さ０．０１μｍ程度の薄いシリコン酸化膜２を形成し、次いでその上層にＣＶＤ法で厚さ０．１μｍ程度のシリコン窒化膜３を堆積する。
【００１５】
この後、レジストパターンをマスクとしてシリコン窒化膜３、シリコン酸化膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ０．３５μｍ程度の素子分離溝４ａを形成する。
【００１６】
その後、半導体基板１上にＣＶＤ法でシリコン酸化膜４ｂを堆積し、次いでシリコン酸化膜４ｂをエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝４ａの内部にシリコン酸化膜４ｂを残すことにより素子分離領域を形成する。さらに半導体基板１を約１０００℃でアニールすることにより、素子分離溝４ａに埋め込んだシリコン酸化膜４ｂをデンシファイする。次に、図１（ｂ）に示すように、上記レジストパターンを除去した後、熱リン酸を用いたウェットエッチング法でシリコン窒化膜３を除去する。
【００１７】
次いで、フッ酸系の水溶液を用いてシリコン酸化膜２を除去した後、半導体基板１を熱酸化して、半導体基板１の表面に保護膜５を形成する。次いで半導体基板１のｎチャネルＭＩＳＦＥＴＱｎ形成領域にｐ型ウェル６を形成するためのｐ型不純物、たとえばボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐ形成領域にｎ型ウェル７を形成するためのｎ型不純物、たとえばリンをイオン注入する。
【００１８】
次に、図２（ａ）に示すように、保護膜５を除去した後、半導体基板１上にダミーゲート絶縁膜８を、たとえば５ｎｍ程度の厚さで形成する。ダミーゲート絶縁膜８は、たとえばシリコン酸化膜を例示することができる。次いでダミーゲート絶縁膜８の上層にダミー膜を、たとえば０．１μｍ程度の厚さで堆積した後、レジストパターンをマスクとしてこのダミー膜をエッチングし、ｎチャネルＭＩＳＦＥＴＱｎ形成領域およびｐチャネルＭＩＳＦＥＴＱｐ形成領域にゲート長０．１〜０．１２μｍ程度のダミーゲート電極９を形成する。ダミーゲート電極９は、たとえばアモルファスシリコン膜、多結晶シリコン膜または金属膜（たとえばタングステン膜）などを例示することができる。
【００１９】
次に、図２（ｂ）に示すように、上記レジストパターンを除去した後、レジストパターンおよびダミーゲート電極９をマスクとして、ｎチャネルＭＩＳＦＥＴＱｎ形成領域のダミーゲート絶縁膜８および半導体基板１をエッチングし、半導体基板１に、たとえば深さ２０ｎｍ程度の溝１０ａを形成する。次いで上記レジストパターンを除去した後、溝１０ａの内部にｎ型不純物、たとえばリンが導入されたシリコンゲルマニウム膜１０を形成する。シリコンゲルマニウム膜１０は、たとえばＳｉ２Ｈ６、ＧｅＨ４、ＰＨ３、Ｈ２およびＣｌ２のガス系を用いたＣＶＤ法によって半導体基板１を構成するシリコン表面に選択的に形成され、その厚さは、たとえば３０ｎｍ程度である。上記シリコンゲルゲルマニウム膜１０は、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能する。
【００２０】
次に、図３（ａ）に示すように、半導体基板１上にシリコン酸化膜１１を堆積する。次いでレジストパターンをマスクとしてシリコン酸化膜１１をエッチングし、ｐチャネルＭＩＳＦＥＴＱｐ形成領域のシリコン酸化膜１１を除去した後、上記レジストパターンおよびダミーゲート電極９をマスクとして、ｐチャネルＭＩＳＦＥＴＱｐ形成領域のダミーゲート絶縁膜８および半導体基板１をエッチングし、半導体基板１に、たとえば深さ２０ｎｍ程度の溝１２ａを形成する。
【００２１】
次に、図３（ｂ）に示すように、上記レジストパターンを除去した後、溝１２ａの内部にｐ型不純物、たとえばボロンが導入されたシリコンゲルマニウム膜１２を形成し、続いてシリコン酸化膜１１を除去する。シリコンゲルマニウム膜１２は、たとえばＳｉ２Ｈ６、ＧｅＨ４、Ｂ２Ｈ６、Ｈ２およびＣｌ２のガス系を用いたＣＶＤ法によって半導体基板１を構成するシリコン表面に選択的に形成され、その厚さは、たとえば３０ｎｍ程度である。上記シリコンゲルゲルマニウム膜１２は、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインとして機能する。なお、シリコン酸化膜１１は、シリコンゲルマニウム膜１０上にシリコンゲルマニウム膜１２が成長するのを防ぐ機能を有している。
【００２２】
次に、図４（ａ）に示すように、半導体基板１上に約０．１μｍ以上の厚さの絶縁膜１３、たとえばシリコン酸化膜を形成し、この絶縁膜１３をＣＭＰ法で研磨することにより、絶縁膜１３の表面を平坦化してダミーゲート電極９の上面を露出させる。次いで図４（ｂ）に示すように、たとえば過酸化水素を含む水溶液を用いてダミーゲート電極９を選択的に除去し、さらにダミーゲート絶縁膜８を除去することにより、ゲート溝１４を形成する。
【００２３】
次に、図５（ａ）に示すように、ゲート溝１４の内部を含む半導体基板１の全面に絶縁膜１５、たとえばたとえばアルミナ（Ａｌ２Ｏ３）膜などの高誘電体材料を形成する。半導体基板１上に堆積される高誘電体材料の厚さは、たとえば４〜６ｎｍ程度を例示することができるが、比誘電率を考慮したＳｉＯ２換算膜厚で２〜３ｎｍ程度となるように、高誘電体材料の厚さは設定される。なお、絶縁膜１５としてシリコン酸化膜、シリコン窒化膜を用いることもできる。
【００２４】
次に、ゲート溝１４の内部を含む半導体基板１の全面に低抵抗金属膜１６、たとえばタングステン膜、アルミニウム膜、チタン膜または銅膜などを形成する。低抵抗金属膜１６は、たとえばＣＶＤ法またはスパッタ法により堆積することができる。次いでゲート溝１４以外の領域の絶縁膜１５および低抵抗金属膜１６を、たとえばＣＭＰ法により除去して、図５（ｂ）に示すように、ゲート溝１４の内部に、ゲート絶縁膜を構成する絶縁膜１５およびゲート電極を構成する低抵抗金属膜１６を形成する。
【００２５】
次に、図６に示すように、半導体基板１上に絶縁膜１７を堆積した後、レジストパターンをマスクとしたエッチングによって絶縁膜１３，１７に接続孔１８を形成する。この接続孔１８は、シリコンゲルマニウム膜１０，１２上などの必要部分に形成する。次いで上記レジストパターンを除去した後、接続孔１８の内部を含む半導体基板１の全面にチタン窒化膜を、たとえばＣＶＤ法で堆積し、さらに接続孔１８を埋め込むタングステン膜を、たとえばＣＶＤ法で堆積する。その後、接続孔１８以外の領域のチタン窒化膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔１８の内部にプラグ１９を形成する。
【００２６】
続いて、半導体基板１上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、配線２０を形成する。タングステン膜は、たとえばＣＶＤ法またはスパッタ法により堆積できる。その後、上記レジストパターンを除去し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、本実施の形態１のＣＭＯＳデバイスが完成する。
【００２７】
このように、本実施の形態１によれば、ソース・ドレインを構成するシリコンゲルマニウム膜１０，１２をダミーゲート電極９に対して自己整合で形成し、その後、ダミーゲート絶縁膜８およびダミーゲート電極９を除去した絶縁膜１３に形成されるゲート溝１４の内部に、ゲート絶縁膜およびゲート電極を形成することができる。これにより、ゲート電極端部でのゲート絶縁膜の信頼性低下の問題、およびソース・ドレインを構成するシリコンゲルマニウム膜１０，１２とゲート電極とのオフセットの問題を回避することができる。さらに、ソース・ドレインの形成工程において熱処理を必要としないので、ソース・ドレインの不純物濃度分布を急峻にできてＣＭＯＳデバイスの微細化を図ることができる。
【００２８】
（実施の形態２）
本発明の実施の形態２であるＣＭＯＳデバイスの製造方法を図７および図８に示した半導体基板の要部断面図を用いて説明する。まず、前記実施の形態１と同様の方法で半導体基板１に素子分離領域を形成し、続いてｐ型ウェル６、ｎ型ウェル７を形成した後、ダミーゲート絶縁膜８およびダミーゲート電極９を形成する。ここまでの工程は、前記実施の形態１の図１（ａ）〜図２（ａ）に示した工程と同じである。
【００２９】
次に、図７（ａ）に示すように、レジストパターンおよびダミーゲート電極９をマスクとして、ｎチャネルＭＩＳＦＥＴＱｎ形成領域のダミーゲート絶縁膜８および半導体基板１を等方的にエッチングし、半導体基板１に、たとえば深さ２０ｎｍ程度の溝２１ａを形成する。この際、溝２１ａをダミーゲート電極９の端部下に延在させる。
【００３０】
次に、図７（ｂ）に示すように、上記レジストパターンを除去した後、溝２１ａの内部にｎ型不純物、たとえばリンが導入されたシリコンゲルマニウム膜２１を形成する。さらに半導体基板１上にシリコン酸化膜１１を堆積した後、レジストパターンをマスクとしてシリコン酸化膜１１をエッチングし、ｐチャネルＭＩＳＦＥＴＱｐ形成領域のシリコン酸化膜１１を除去する。次いで上記レジストパターンおよびダミーゲート電極９をマスクとして、ｐチャネルＭＩＳＦＥＴＱｐ形成領域のダミーゲート絶縁膜８および半導体基板１を等方的にエッチングし、半導体基板１に、たとえば深さ２０ｎｍ程度の溝２２ａを形成する。この際、溝２２ａをダミーゲート電極９の端部下に延在させる。
【００３１】
次に、図８（ａ）に示すように、上記レジストパターンを除去した後、溝２２ａの内部にｐ型不純物、たとえばボロンが導入されたシリコンゲルマニウム膜２２を形成し、続いてシリコン酸化膜１１を除去する。その後の工程は、前記実施の形態１と同じであり、図８（ｂ）に示すＣＭＯＳデバイスが完成する。
【００３２】
このように、本実施の形態２によれば、ゲート電極の端部下にソース・ドレインを構成するシリコンゲルマニウム膜２１，２２を配置できるので、両者のオーバーラップを制御することができて、オフセットを確実に防止することができる。また、ダミーゲート電極９のゲート長よりもチャネル長を小さくできるので、ダミーゲート電極９のゲート長が同じであっても前記実施の形態１のＣＭＯＳデバイスよりも動作性能を向上することができる。
【００３３】
（実施の形態３）
本発明の実施の形態３であるＣＭＯＳデバイスの製造方法を図９および図１０に示した半導体基板の要部断面図を用いて説明する。まず、前記実施の形態１と同様の方法で半導体基板１にシリコンゲルマニウム膜１０，１２を形成し、続いて絶縁膜１３を形成した後、ダミーゲート絶縁膜８およびダミーゲート電極９を除去して絶縁膜１３にゲート溝２３を形成する。ここまでの工程は、前記実施の形態１の図１〜図４に示した工程と同じである。
【００３４】
次に、図９（ａ）に示すように、等方性エッチングにより絶縁膜１３を、たとえば５ｎｍ程度除去する。その後、図９（ｂ）に示すように、ゲート溝１４の内部を含む半導体基板１の全面に絶縁膜１５を形成する。その後の工程は、前記実施の形態１と同じであり、図１０に示すＣＭＯＳデバイスが完成する。
【００３５】
このように、本実施の形態３によれば、ゲート電極とソース・ドレインを構成するシリコンゲルマニウム膜１０，１２とのオーバーラップを制御することができて、オフセットを確実に防止することができる。
【００３６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３７】
たとえば、前記実施の形態では、選択ＣＶＤ法で形成される不純物が導入されたシリコンゲルマニウム膜でソース・ドレインを構成したが、選択ＣＶＤ法で形成される不純物が導入されたシリコン膜でソース・ドレインを構成してもよい。
【００３８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３９】
ゲート電極端部でのゲート絶縁膜の信頼性低下およびソース・ドレインとゲート電極とのオフセットを防ぐことができ、さらにソース・ドレインの不純物濃度分布を急峻にできるので、ＭＩＳデバイスの高信頼度化および微細化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ シリコン酸化膜
３ シリコン窒化膜
４ａ 素子分離溝
４ｂ シリコン酸化膜
５ 保護膜
６ ｐ型ウェル
７ ｎ型ウェル
８ ダミーゲート絶縁膜
９ ダミーゲート電極
１０ａ 溝
１０ シリコンゲルマニウム膜
１１ シリコン酸化膜
１２ａ 溝
１２ シリコンゲルマニウム膜
１３ 絶縁膜
１４ ゲート溝
１５ 絶縁膜
１６ 低抵抗金属膜
１７ 絶縁膜
１８ 接続孔
１９ プラグ
２０ 配線
２１ａ 溝
２１ シリコンゲルマニウム膜
２２ａ 溝
２２ シリコンゲルマニウム膜
２３ ゲート溝
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳデバイスの高性能化、微細化のためにソース・ドレインに課せられる条件は、▲１▼浅い接合、▲２▼不純物濃度分布の急峻さ、▲３▼低抵抗などである。従来、ソース・ドレインは、イオン注入による不純物の導入と、その後の熱処理による不純物の活性化とで形成されてきた。しかし近年、上記▲１▼〜▲３▼の条件を満たす製造プロセスとして、ＭＩＳデバイスのソース・ドレインを選択ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるシリコンゲルマニウム膜（以下、選択ＣＶＤ−ＳｉＧｅ膜と記す）によって構成するプロセスが提案されている。
【０００３】
たとえば２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｊｕｎｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ”Ｕｌｔｒａ−Ｓｈａｌｌｏｗ Ｓｏｕｒｃｅ／Ｄｒａｉｎ Ｊｕｎｃｔｉｏｎｓ ｆｏｒ Ｎａｎｏｓｃａｌｅ ＣＭＯＳ Ｕｓｉｎｇ Ｓｅｌｅｃｔｉｖｅ Ｓｉｌｉｃｏｎ−Ｇｅｒｍａｎｉｕｍ Ｔｅｃｈｎｏｌｏｇｙ”に、選択ＣＶＤ−ＳｉＧｅ膜を用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの記載がある。
【０００４】
この選択ＣＶＤ−ＳｉＧｅ膜を用いたＭＩＳデバイスは、浅い接合が形成でき、また活性不純物濃度が相対的に高くかつ均一であることから、低抵抗のソース・ドレインが得られる。さらに接合端部での不純物が急峻となることから、ＭＩＳデバイスのショートチャネル化にも有効である。
【０００５】
【発明が解決しようとする課題】
ところが、上記選択ＣＶＤ−ＳｉＧｅ膜を用いてＭＩＳデバイスを形成する製造技術において、以下の課題があることを本発明者は見いだした。
【０００６】
すなわち、ゲート電極をマスクとしてソース・ドレインとなる領域の基板をエッチングした後、選択ＣＶＤ法でシリコンゲルマニウム膜を形成するので、シリコンゲルマニウム膜の形成時にゲート絶縁膜が損傷を受けて、ゲート電極とソース・ドレインとの間に耐圧低下が生ずることが懸念される。ゲート電極の端部から離してソース・ドレインとなる領域の基板をエッチングすると、上記耐圧劣化の問題はなくなるが、ソース・ドレイン端部の不純物勾配が急峻となるので、ゲート電極とソース・ドレインとの間がオフセットになりやすいという問題が生ずる。
【０００７】
上記オフセットの問題の対策として、選択ＣＶＤ−ＳｉＧｅ膜中の不純物を基板に拡散させる方法が考えられるが、この方法は、不純物濃度分布の急峻さが失われるのでＭＩＳデバイスの微細化には不利である。
【０００８】
本発明の目的は、ＭＩＳデバイスの高信頼度化および微細化を実現することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、半導体基板上にダミーゲート絶縁膜およびダミーゲート電極を形成した後、ダミーゲート電極をマスクとしてダミーゲート絶縁膜および半導体基板をエッチングし、半導体基板に溝を形成する工程と、溝の内部にソース・ドレインとして機能するシリコンゲルマニウム膜を形成する工程と、半導体基板上に絶縁膜を形成した後、絶縁膜の表面を平坦化してダミーゲート電極の上面を露出させる工程と、ダミーゲート電極およびダミーゲート絶縁膜を除去してゲート溝を形成する工程と、ゲート溝の内部にゲート絶縁膜およびゲート電極を埋め込む工程とを有するものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
本発明の実施の形態１であるＣＭＯＳデバイスの製造方法を図１〜図６に示した半導体基板の要部断面図を用いて工程順に説明する。図中、ＱｎはｎチャネルＭＩＳＦＥＴ（ＭＩＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＱｐはｐチャネルＭＩＳＦＥＴである。
【００１４】
まず、図１（ａ）に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板１を用意する。次に、この半導体基板１を熱酸化してその表面に厚さ０．０１μｍ程度の薄いシリコン酸化膜２を形成し、次いでその上層にＣＶＤ法で厚さ０．１μｍ程度のシリコン窒化膜３を堆積する。
【００１５】
この後、レジストパターンをマスクとしてシリコン窒化膜３、シリコン酸化膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ０．３５μｍ程度の素子分離溝４ａを形成する。
【００１６】
その後、半導体基板１上にＣＶＤ法でシリコン酸化膜４ｂを堆積し、次いでシリコン酸化膜４ｂをエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝４ａの内部にシリコン酸化膜４ｂを残すことにより素子分離領域を形成する。さらに半導体基板１を約１０００℃でアニールすることにより、素子分離溝４ａに埋め込んだシリコン酸化膜４ｂをデンシファイする。次に、図１（ｂ）に示すように、上記レジストパターンを除去した後、熱リン酸を用いたウェットエッチング法でシリコン窒化膜３を除去する。
【００１７】
次いで、フッ酸系の水溶液を用いてシリコン酸化膜２を除去した後、半導体基板１を熱酸化して、半導体基板１の表面に保護膜５を形成する。次いで半導体基板１のｎチャネルＭＩＳＦＥＴＱｎ形成領域にｐ型ウェル６を形成するためのｐ型不純物、たとえばボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐ形成領域にｎ型ウェル７を形成するためのｎ型不純物、たとえばリンをイオン注入する。
【００１８】
次に、図２（ａ）に示すように、保護膜５を除去した後、半導体基板１上にダミーゲート絶縁膜８を、たとえば５ｎｍ程度の厚さで形成する。ダミーゲート絶縁膜８は、たとえばシリコン酸化膜を例示することができる。次いでダミーゲート絶縁膜８の上層にダミー膜を、たとえば０．１μｍ程度の厚さで堆積した後、レジストパターンをマスクとしてこのダミー膜をエッチングし、ｎチャネルＭＩＳＦＥＴＱｎ形成領域およびｐチャネルＭＩＳＦＥＴＱｐ形成領域にゲート長０．１〜０．１２μｍ程度のダミーゲート電極９を形成する。ダミーゲート電極９は、たとえばアモルファスシリコン膜、多結晶シリコン膜または金属膜（たとえばタングステン膜）などを例示することができる。
【００１９】
次に、図２（ｂ）に示すように、上記レジストパターンを除去した後、レジストパターンおよびダミーゲート電極９をマスクとして、ｎチャネルＭＩＳＦＥＴＱｎ形成領域のダミーゲート絶縁膜８および半導体基板１をエッチングし、半導体基板１に、たとえば深さ２０ｎｍ程度の溝１０ａを形成する。次いで上記レジストパターンを除去した後、溝１０ａの内部にｎ型不純物、たとえばリンが導入されたシリコンゲルマニウム膜１０を形成する。シリコンゲルマニウム膜１０は、たとえばＳｉ２Ｈ６、ＧｅＨ４、ＰＨ３、Ｈ２およびＣｌ２のガス系を用いたＣＶＤ法によって半導体基板１を構成するシリコン表面に選択的に形成され、その厚さは、たとえば３０ｎｍ程度である。上記シリコンゲルゲルマニウム膜１０は、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能する。
【００２０】
次に、図３（ａ）に示すように、半導体基板１上にシリコン酸化膜１１を堆積する。次いでレジストパターンをマスクとしてシリコン酸化膜１１をエッチングし、ｐチャネルＭＩＳＦＥＴＱｐ形成領域のシリコン酸化膜１１を除去した後、上記レジストパターンおよびダミーゲート電極９をマスクとして、ｐチャネルＭＩＳＦＥＴＱｐ形成領域のダミーゲート絶縁膜８および半導体基板１をエッチングし、半導体基板１に、たとえば深さ２０ｎｍ程度の溝１２ａを形成する。
【００２１】
次に、図３（ｂ）に示すように、上記レジストパターンを除去した後、溝１２ａの内部にｐ型不純物、たとえばボロンが導入されたシリコンゲルマニウム膜１２を形成し、続いてシリコン酸化膜１１を除去する。シリコンゲルマニウム膜１２は、たとえばＳｉ２Ｈ６、ＧｅＨ４、Ｂ２Ｈ６、Ｈ２およびＣｌ２のガス系を用いたＣＶＤ法によって半導体基板１を構成するシリコン表面に選択的に形成され、その厚さは、たとえば３０ｎｍ程度である。上記シリコンゲルゲルマニウム膜１２は、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインとして機能する。なお、シリコン酸化膜１１は、シリコンゲルマニウム膜１０上にシリコンゲルマニウム膜１２が成長するのを防ぐ機能を有している。
【００２２】
次に、図４（ａ）に示すように、半導体基板１上に約０．１μｍ以上の厚さの絶縁膜１３、たとえばシリコン酸化膜を形成し、この絶縁膜１３をＣＭＰ法で研磨することにより、絶縁膜１３の表面を平坦化してダミーゲート電極９の上面を露出させる。次いで図４（ｂ）に示すように、たとえば過酸化水素を含む水溶液を用いてダミーゲート電極９を選択的に除去し、さらにダミーゲート絶縁膜８を除去することにより、ゲート溝１４を形成する。
【００２３】
次に、図５（ａ）に示すように、ゲート溝１４の内部を含む半導体基板１の全面に絶縁膜１５、たとえばたとえばアルミナ（Ａｌ２Ｏ３）膜などの高誘電体材料を形成する。半導体基板１上に堆積される高誘電体材料の厚さは、たとえば４〜６ｎｍ程度を例示することができるが、比誘電率を考慮したＳｉＯ２換算膜厚で２〜３ｎｍ程度となるように、高誘電体材料の厚さは設定される。なお、絶縁膜１５としてシリコン酸化膜、シリコン窒化膜を用いることもできる。
【００２４】
次に、ゲート溝１４の内部を含む半導体基板１の全面に低抵抗金属膜１６、たとえばタングステン膜、アルミニウム膜、チタン膜または銅膜などを形成する。低抵抗金属膜１６は、たとえばＣＶＤ法またはスパッタ法により堆積することができる。次いでゲート溝１４以外の領域の絶縁膜１５および低抵抗金属膜１６を、たとえばＣＭＰ法により除去して、図５（ｂ）に示すように、ゲート溝１４の内部に、ゲート絶縁膜を構成する絶縁膜１５およびゲート電極を構成する低抵抗金属膜１６を形成する。
【００２５】
次に、図６に示すように、半導体基板１上に絶縁膜１７を堆積した後、レジストパターンをマスクとしたエッチングによって絶縁膜１３，１７に接続孔１８を形成する。この接続孔１８は、シリコンゲルマニウム膜１０，１２上などの必要部分に形成する。次いで上記レジストパターンを除去した後、接続孔１８の内部を含む半導体基板１の全面にチタン窒化膜を、たとえばＣＶＤ法で堆積し、さらに接続孔１８を埋め込むタングステン膜を、たとえばＣＶＤ法で堆積する。その後、接続孔１８以外の領域のチタン窒化膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔１８の内部にプラグ１９を形成する。
【００２６】
続いて、半導体基板１上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、配線２０を形成する。タングステン膜は、たとえばＣＶＤ法またはスパッタ法により堆積できる。その後、上記レジストパターンを除去し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、本実施の形態１のＣＭＯＳデバイスが完成する。
【００２７】
このように、本実施の形態１によれば、ソース・ドレインを構成するシリコンゲルマニウム膜１０，１２をダミーゲート電極９に対して自己整合で形成し、その後、ダミーゲート絶縁膜８およびダミーゲート電極９を除去した絶縁膜１３に形成されるゲート溝１４の内部に、ゲート絶縁膜およびゲート電極を形成することができる。これにより、ゲート電極端部でのゲート絶縁膜の信頼性低下の問題、およびソース・ドレインを構成するシリコンゲルマニウム膜１０，１２とゲート電極とのオフセットの問題を回避することができる。さらに、ソース・ドレインの形成工程において熱処理を必要としないので、ソース・ドレインの不純物濃度分布を急峻にできてＣＭＯＳデバイスの微細化を図ることができる。
【００２８】
（実施の形態２）
本発明の実施の形態２であるＣＭＯＳデバイスの製造方法を図７および図８に示した半導体基板の要部断面図を用いて説明する。まず、前記実施の形態１と同様の方法で半導体基板１に素子分離領域を形成し、続いてｐ型ウェル６、ｎ型ウェル７を形成した後、ダミーゲート絶縁膜８およびダミーゲート電極９を形成する。ここまでの工程は、前記実施の形態１の図１（ａ）〜図２（ａ）に示した工程と同じである。
【００２９】
次に、図７（ａ）に示すように、レジストパターンおよびダミーゲート電極９をマスクとして、ｎチャネルＭＩＳＦＥＴＱｎ形成領域のダミーゲート絶縁膜８および半導体基板１を等方的にエッチングし、半導体基板１に、たとえば深さ２０ｎｍ程度の溝２１ａを形成する。この際、溝２１ａをダミーゲート電極９の端部下に延在させる。
【００３０】
次に、図７（ｂ）に示すように、上記レジストパターンを除去した後、溝２１ａの内部にｎ型不純物、たとえばリンが導入されたシリコンゲルマニウム膜２１を形成する。さらに半導体基板１上にシリコン酸化膜１１を堆積した後、レジストパターンをマスクとしてシリコン酸化膜１１をエッチングし、ｐチャネルＭＩＳＦＥＴＱｐ形成領域のシリコン酸化膜１１を除去する。次いで上記レジストパターンおよびダミーゲート電極９をマスクとして、ｐチャネルＭＩＳＦＥＴＱｐ形成領域のダミーゲート絶縁膜８および半導体基板１を等方的にエッチングし、半導体基板１に、たとえば深さ２０ｎｍ程度の溝２２ａを形成する。この際、溝２２ａをダミーゲート電極９の端部下に延在させる。
【００３１】
次に、図８（ａ）に示すように、上記レジストパターンを除去した後、溝２２ａの内部にｐ型不純物、たとえばボロンが導入されたシリコンゲルマニウム膜２２を形成し、続いてシリコン酸化膜１１を除去する。その後の工程は、前記実施の形態１と同じであり、図８（ｂ）に示すＣＭＯＳデバイスが完成する。
【００３２】
このように、本実施の形態２によれば、ゲート電極の端部下にソース・ドレインを構成するシリコンゲルマニウム膜２１，２２を配置できるので、両者のオーバーラップを制御することができて、オフセットを確実に防止することができる。また、ダミーゲート電極９のゲート長よりもチャネル長を小さくできるので、ダミーゲート電極９のゲート長が同じであっても前記実施の形態１のＣＭＯＳデバイスよりも動作性能を向上することができる。
【００３３】
（実施の形態３）
本発明の実施の形態３であるＣＭＯＳデバイスの製造方法を図９および図１０に示した半導体基板の要部断面図を用いて説明する。まず、前記実施の形態１と同様の方法で半導体基板１にシリコンゲルマニウム膜１０，１２を形成し、続いて絶縁膜１３を形成した後、ダミーゲート絶縁膜８およびダミーゲート電極９を除去して絶縁膜１３にゲート溝２３を形成する。ここまでの工程は、前記実施の形態１の図１〜図４に示した工程と同じである。
【００３４】
次に、図９（ａ）に示すように、等方性エッチングにより絶縁膜１３を、たとえば５ｎｍ程度除去する。その後、図９（ｂ）に示すように、ゲート溝１４の内部を含む半導体基板１の全面に絶縁膜１５を形成する。その後の工程は、前記実施の形態１と同じであり、図１０に示すＣＭＯＳデバイスが完成する。
【００３５】
このように、本実施の形態３によれば、ゲート電極とソース・ドレインを構成するシリコンゲルマニウム膜１０，１２とのオーバーラップを制御することができて、オフセットを確実に防止することができる。
【００３６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３７】
たとえば、前記実施の形態では、選択ＣＶＤ法で形成される不純物が導入されたシリコンゲルマニウム膜でソース・ドレインを構成したが、選択ＣＶＤ法で形成される不純物が導入されたシリコン膜でソース・ドレインを構成してもよい。
【００３８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３９】
ゲート電極端部でのゲート絶縁膜の信頼性低下およびソース・ドレインとゲート電極とのオフセットを防ぐことができ、さらにソース・ドレインの不純物濃度分布を急峻にできるので、ＭＩＳデバイスの高信頼度化および微細化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ シリコン酸化膜
３ シリコン窒化膜
４ａ 素子分離溝
４ｂ シリコン酸化膜
５ 保護膜
６ ｐ型ウェル
７ ｎ型ウェル
８ ダミーゲート絶縁膜
９ ダミーゲート電極
１０ａ 溝
１０ シリコンゲルマニウム膜
１１ シリコン酸化膜
１２ａ 溝
１２ シリコンゲルマニウム膜
１３ 絶縁膜
１４ ゲート溝
１５ 絶縁膜
１６ 低抵抗金属膜
１７ 絶縁膜
１８ 接続孔
１９ プラグ
２０ 配線
２１ａ 溝
２１ シリコンゲルマニウム膜
２２ａ 溝
２２ シリコンゲルマニウム膜
２３ ゲート溝
Claims (5)
- （ａ）半導体基板上にダミーゲート絶縁膜およびダミーゲート電極を形成した後、前記ダミーゲート電極をマスクとして前記ダミーゲート絶縁膜および前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、
（ｂ）前記溝の内部にソース・ドレインとして機能するシリコンゲルマニウム膜を形成する工程と、
（ｃ）前記半導体基板上に絶縁膜を形成した後、前記絶縁膜の表面を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
（ｄ）前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去してゲート溝を形成する工程と、
（ｅ）前記ゲート溝の内部にゲート絶縁膜およびゲート電極を埋め込む工程とを有することを特徴とする半導体装置の製造方法。 - （ａ）半導体基板上にダミーゲート絶縁膜およびダミーゲート電極を形成した後、前記ダミーゲート電極をマスクとして前記ダミーゲート絶縁膜および前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、
（ｂ）前記溝の内部にソース・ドレインとして機能するシリコンゲルマニウム膜を形成する工程と、
（ｃ）前記半導体基板上に絶縁膜を形成した後、前記絶縁膜の表面を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
（ｄ）前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去してゲート溝を形成する工程と、
（ｅ）前記ゲート溝の内部にゲート絶縁膜およびゲート電極を埋め込む工程とを有し、
前記（ａ）工程において、前記溝を前記ダミーゲート電極の端部下まで形成することを特徴とする半導体装置の製造方法。 - （ａ）半導体基板上にダミーゲート絶縁膜およびダミーゲート電極を形成した後、前記ダミーゲート電極をマスクとして前記ダミーゲート絶縁膜および前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、
（ｂ）前記溝の内部にソース・ドレインとして機能するシリコンゲルマニウム膜を形成する工程と、
（ｃ）前記半導体基板上に絶縁膜を形成した後、前記絶縁膜の表面を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
（ｄ）前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去してゲート溝を形成する工程と、
（ｅ）前記ゲート溝の内部にゲート絶縁膜およびゲート電極を埋め込む工程とを有し、
前記（ｄ）工程の後、等方性エッチングを行い、前記絶縁膜を約５ｎｍ以下除去することを特徴とする半導体装置の製造方法。 - （ａ）半導体基板上にダミーゲート絶縁膜およびダミーゲート電極を形成した後、前記ダミーゲート電極をマスクとして前記ダミーゲート絶縁膜および前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、
（ｂ）前記溝の内部にソース・ドレインとして機能するシリコンゲルマニウム膜を形成する工程と、
（ｃ）前記半導体基板上に絶縁膜を形成した後、前記絶縁膜の表面を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
（ｄ）前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去してゲート溝を形成する工程と、
（ｅ）前記ゲート溝の内部にゲート絶縁膜およびゲート電極を埋め込む工程とを有し、
前記ダミーゲート電極は、アモルファスシリコン膜、多結晶シリコン膜または金属膜であり、前記ゲート絶縁膜は、高誘電体材料、シリコン酸化膜またはシリコン窒化膜であり、前記ゲート電極は、タングステン膜、アルミニウム膜、チタン膜または銅膜であることを特徴とする半導体装置の製造方法。 - （ａ）半導体基板上にダミーゲート絶縁膜およびダミーゲート電極を形成した後、前記ダミーゲート電極をマスクとして前記ダミーゲート絶縁膜および前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、
（ｂ）前記溝の内部にソース・ドレインとして機能するシリコン膜を形成する工程と、
（ｃ）前記半導体基板上に絶縁膜を形成した後、前記絶縁膜の表面を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
（ｄ）前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去してゲート溝を形成する工程と、
（ｅ）前記ゲート溝の内部にゲート絶縁膜およびゲート電極を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP2002187437A JP2004031753A (ja) | 2002-06-27 | 2002-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002187437A JP2004031753A (ja) | 2002-06-27 | 2002-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004031753A true JP2004031753A (ja) | 2004-01-29 |
Family
ID=31182481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002187437A Pending JP2004031753A (ja) | 2002-06-27 | 2002-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004031753A (ja) |
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