KR101357986B1 - 소스/드레인 스트레서 및 인터레벨 유전체 층 스트레서를 통합하는 반도체 공정 - Google Patents

소스/드레인 스트레서 및 인터레벨 유전체 층 스트레서를 통합하는 반도체 공정 Download PDF

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Abstract

반도체 제조 공정은 트랜지스터 영역의 어느 한 측 상에 분리 구조들(106)을 형성하는 단계와, 트랜지스터 영역 위에서 게이트 구조를 형성하는 단계와, 소스/드레인의 리세스(120)를 형성하기 위해 소스/드레인 영역(107)을 제거하는 단계와, 에피택셜 형성 반도체와 같은 소스/드레인 스트레서로 소스/드레인의 리세스를 채우는 단계를 포함한다. 소스/드레인의 리세스의 하부 표면은 양호하게 대략 10 내지 30 nm 만큼 리세스된 분리 구조의 상부 표면 보다 깊다. 소스/드레인의 리세스를 채우는 단계는 리세스된 분리 구조를 형성하는 단계에 우선하거나 또는 후속한다. 그 후, ILD 스트레서(140)는, ILD 스트레서가 소스/드레인 구조의 사이드월에 인접함으로써 ILD 스트레서를 소스/드레인 스트레서에 결합시키도록, 트랜지스터 영역 위에 피착된다. ILD 스트레서는 양호하게 압축성 또는 신장성 질화 실리콘이며, 소스/드레인 구조는 양호하게 실리콘 게르마늄 또는 탄화 실리콘이다.
반도체 제조 공정, 분리 구조, 소스/드레인 영역, ILD 스트레서, 트랜지스터 영역

Description

소스/드레인 스트레서 및 인터레벨 유전체 층 스트레서를 통합하는 반도체 공정{SEMICONDUCTOR PROCESS INTEGRATING SOURCE/DRAIN STRESSORS AND INTERLEVEL DIELECTRIC LAYER STRESSORS}
본 발명은 반도체 제조 공정 분야에 관한 것으로, 특히, 스트레인드(strained) 실리콘을 사용하는 반도체 제조 공정에 관한 것이다.
디프 서브-미크론 트랜지스터(deep sub-micron transistors)의 캐리어 이동성(carrier mobility)을 강화하기 위해 반도체 제조 공정 분야에서 스트레인드 또는 스트레스트(stressed) 실리콘이 사용된다. 스트레인드 실리콘을 구현하기 위한 제안에는, 실리콘 트랜지스터 채널에 인접한 소스/드레인 스트레서를 제공하기 위한 소스/드레인 영역의 공학(engineering)이 포함된다(예를 들어, T. Ghani 외 다수의 A 90 nm high volume manufacturing logic technology featuring novel 45 nm gate length strained silicon CMOS transistors, IEDM Tech. Dig. p.978(2003) 및 미국 특허 제6,621,131호, Murthy 외 다수의 Semiconductor Transistor Having a Stressed Channel을 참조하라). 다른 제안에서, 스트레스-유발 인터레벨 유전체(ILD; interlevel dielectic) 층을 트랜지스터 위에 피착하는 것이 제안된다(예를 들어, C.H Ge 외 다수의 Process - strained Si CMOS technology featuring 3D strain engineering, IEDM Tech. Dig. p.73, (2003)을 참조하라). 제조 공정의 비용 또는 복잡성을 실제로 증가시키지 않으면서 소스/드레인 스트레서 및 ILD 스트레서의 최적 결합(optimized coupling)을 용이하게 하는 공정을 구현하는 것이 바람직하다.
본 발명은 일례로서 도시된 것으로, 첨부된 도면에 의해 제한되지는 않는다. 도면에서, 유사한 참조 부호는 유사한 소자를 나타낸다.
도 1은 트랜지스터 게이트 구조가 반도체 기판 위에 형성된 반도체 제조 공정의 제1 스테이지의 웨이퍼의 부분 단면도이다.
도 2는 게이트 구조 아래의 트랜지스터 채널 영역의 양 측(either side)에 위치한, 기판의 소스/드레인 영역에 보이드(voids)가 형성된 도 1에 이어지는 공정을 도시한다.
도 3은 분리 구조가 다시 에칭된(etched back) 도 2에 이어지는 공정을 도시한다.
도 4는 소스/드레인 반도체가 성장되는 도 3에 이어지는 공정을 도시한다.
도 5는 유전체 층이 트랜지스터 위에 피착되는 도 4에 이어지는 공정을 도시한다.
도 6은 소스/드레인 보이드가 소스/드레인 구조로 다시 채워지는, 도 3 및 도 4에 도시된 공정의 대안으로서, 도 2에 이어지는 공정을 도시한다.
도 7은 소스/드레인 구조의 형성 후에 분리 구조가 리세스되는(recessed) 도 6에 이어지는 공정을 도시한다.
당업자는 도면의 요소들은 편의상 명료하게 도시된 것으로 반듯이 비율적으로 그려질 필요가 없음을 안다. 예를 들어, 도면의 일부 요소들의 치수는 다른 요소들에 비해 과장되어서, 본 발명의 실시예의 이해를 도울 수 있다.
일 양상에서, 본 명세서에 기술된 반도체 제조 공정은 반도체 기판의 소스/드레인 영역의 리세스(recess)를 에칭함으로써 스트레스트(stressed) 소스/드레인 구조를 갖는 트랜지스터를 형성하는 단계를 포함한다. 소스/드레인의 리세스에 인접한 분리 구조는 다시 에칭되어서(etched back), 특정 범위 내에서 분리 구조와 인접 소스/드레인의 리세스가 서로 덜 오버랩된다. 그 후, 소스/드레인의 리세스는 다시 채워지고, 스트레인드(strained) 유전체가 전체 구조 위에 피착된다. 스트레인드 소스/드레인 영역과 인접한 분리 구조가 서로 적게 오버랩됨으로써, 또한, 스트레스 유발 유전체 층을 피착함으로써, 본 개시된 공정은 희망 레벨의 스트레인 강화를 달성한다.
이제 도 1을 참조하면, 도 1은 참조 부호(100)로 표시된 집적 회로의 제조시 중간 스테이지(stage)에서의 반도체 웨이퍼(101)의 부분 단면도이다. 도 1에 도시된 바와 같이, 웨이퍼(101)는 반도체 층(104)(액티브 층(104)이라고도 함)이 BOX(buried oxide) 층(102) 위에 위치한 SOI(semiconductor on insulator) 웨이퍼이다. 트랜지스터 영역(103)은 한 쌍의 유전체 분리 구조들(106) 사이에 위치한 반도체 층(104)의 일부를 포함한다. 반도체 층(104)은, 가볍게 도핑된 n형 또는 p형 단결정 실리콘인 것이 바람직하다. 분리 유전체 구조(106) 및 BOX 층(102)은 적합한 피착 또는 열 형성 산화 실리콘 화합물과 같은 유전체이다.
게이트 구조(110)는 액티브 층(104) 내의 트랜지스터 영역(103)의 일부 위에 형성되었다. 게이트 구조(110)는 게이트 유전체 층(114) 위에 놓인 전기 도전성 게이트 전극(112)을 포함한다. 게이트 유전체 층(114)은 액티브 층(104) 위에 위치하며, 바람직하게는, 액티브 층(104)과 접촉하거나 그 상부에 위치한다. 스페이서 구조(116)는 게이트 전극(112)의 사이드월 상에 배치된다.
적합한 구현에서, 게이트 전극(112)은 실란의 열 분해와 같은 종래의 방식으로 형성된 p형 또는 n형 다결정 실리콘(폴리실리콘)이다. 다른 실시예에서, 게이트 전극(112)은 금속 게이트 전극 또는 다른 전기 도전성 물질일 수도 있다. 게이트 유전체(114)는 열 형성 이산화 실리콘 막, 질화 실리콘과 같은 "하이 K" 물질, HfO2와 같은 임의의 다양한 금속 산화 화합물 또는 상술된 물질들의 조합물일 수 있다. 스페이서(116)는 산화 실리콘, 질화 실리콘 등과 같은 유전체 물질일 수 있다. 스페이서(116)는 산화 실리콘 및 질화 실리콘의 조합과 같은 물질들의 다수의 층들로 구성될 수도 있다.
게이트 구조(110)의 위치는 액티브 층(104) 내의 채널 영역(105)과 한 쌍의 소스/드레인 영역(107)의 근사한 경계들을 정의한다. 액티브 층(104) 내의 채널 영역(105)의 측(lateral) 경계들은 게이트 전극(112)의 사이드월과 일치하고, 소스/드레인 영역(107)은 액티브 층(104)의 나머지 부분들을 포함한다. 다시 말해서, 소스/드레인 영역(107)은 채널 영역(105)과 분리 구조(106) 사이의 액티브 층(104)의 일부를 차지한다.
이제 도 2를 참조하면, 소스/드레인의 리세스(120)가 반도체 층(104)의 소스/드레인 영역(107)(도 1 참조)의 일부분들을 제거함으로써 형성된다. 양호한 실시예에서, 소스/드레인의 리세스(120)는 건식 또는 이방성 컴포넌트(dry or anisotropic component), 습식 또는 등방성 컴포넌트(wet or isotropic component), 또는 그 조합물을 포함할 수 있는 에칭 공정으로 형성된다. 액티브 층(104)이 단결정 실리콘인 실시예들의 경우, Cl2와 같은 염소계, SF6와 같은 불소계, 또는 그 조합물을 함유하는 플라즈마가 소스/드레인의 리세스(120)를 형성하기 위해 사용될 수 있다. 일 실시예에서, 소스/드레인의 리세스(120)의 깊이는 대략 30 내지 200 nm의 범위 내에 있다. 본 실시예에서, 소스/드레인의 리세스(120)의 형성으로, 스페이서 구조(116)의 언더커팅(undercutting)이 야기된다. 또한, 본 실시예에서, 소스/드레인의 리세스 에칭 공정은 분리 구조(106)에 대하여 매우 선택적이다.
이제 도 3을 참조하면, 소스/드레인의 리세스(120)의 형성에 이어, 도 2의 분리 구조(106)의 상부 일부분이 에칭되거나 제거되어, 리세스된 분리 구조(126)가 형성된다. 본 실시예에서, 분리 구조(126)를 형성하는데 사용된 에칭은 희망 범위 내에서 오버랩(128)을 야기하도록 제어된다. 일 실시예에서, 오버랩(128)은 대략 10 내지 30 nm의 범위 내에 있는 것이 바람직하다. 액티브 층(104), BOX 층(102), 또는 두 층 모두의 에칭을 포함하는 의도되지 않은 공정을 방지하기 위해, 오버랩(128)은 0 보다 커야만 한다.
이제 도 4를 참조하면, 소스/드레인 구조(130)가 도 3의 소스/드레인의 리세스(120)에 형성된다. 소스/드레인 구조(130)는 액티브 층(104)의 격자 상수(lattice constant)와 상이한 격자 상수를 갖는 결정 반도체 물질인 것이 바람직하다. 액티브 층(104)이 실리콘인 실시예의 경우, 소스/드레인 구조(130)는, 압축성 스트레서가 요구되는 경우, PMOS 트랜지스터를 위한 실리콘 게르마늄 화합물일 수 있으며, 또는, 신장성(tensile) 스트레서가 요구되는 경우, NMOS 트랜지스터를 위한 탄화 실리콘일 수 있다. 실리콘 게르마늄의 경우, 실리콘 게르마늄 스트레서의 혼합물(composition)은 Si1-XGeX인 것이 바람직하며, 여기서, X(게르마늄의 백분율)는 대략 10 내지 50%의 범위이다. 탄화 실리콘의 경우, 탄화 실리콘 스트레서의 혼합물은 Si1-XCX인 것이 바람직하며, 여기서, X(탄소의 백분율)는 대략 0.5 내지 5%의 범위이다. 양호한 실시예에서, 소스/드레인 구조(130)의 형성은 시드(seed)로서 액티브 층(104)을 사용해서 에피택셜 성장에 의해 달성된다. 도 4에 도시된 바와 같이, 리세스된 분리 구조(126)의 상부 표면은 변위(displacement) 또는 오버랩(138)에 의해 소스/드레인 구조(130)의 하부 표면 위에서 수직으로 변위된다. 양호한 실시예에서, 변위(138)는 소스/드레인 구조(130)가 형성되기 전의 도 2에 도시된 오버랩(128)과 거의 동일하다.
도 4에 도시된 집적 회로(100)는 액티브 층(104)의 격자 상수와 상이한 격자 상수를 갖는 소스/드레인 구조(130)를 포함하고, 따라서, 압축성 또는 신장성 스트레스를 트랜지스터 채널 영역(105)에 제공한다. 상기 실시예들에서, 소스/드레인 구조(130)는 소스/드레인 스트레서라고 한다. 소스/드레인 구조(130)를 위해 실리콘 게르마늄 화합물을 사용하고 액티브 층(104)을 위해 실리콘을 사용하는 실시예들은 채널 영역(105)에서 압축성 스트레스를 야기한다. 압축성 스트레스는 유익하게도 PMOS 장치의 채널 영역(105)의 캐리어 이동성을 강화한다. 소스/드레인 구조(130)를 위해 탄화 실리콘 화합물을 사용하고 액티브 층(104)을 위해 실리콘을 사용하는 실시예들은 채널 영역(105) 상에서 신장성 스트레스를 야기한다. 이 압축성 스트레스는 유익하게도 NMOS 장치의 채널 영역(105)의 캐리어 이동성을 강화한다.
도 2, 도 3 및 도 4에 도시된 시퀀스는 최종(resulting) 집적 회로(100)를 거의 변경시키지 않고 변경될 수 있다. 예를 들어, 소스/드레인 구조(130)가 형성되기 전에 상기 시퀀스가 소스/드레인 보이드(120)와 리세스된 분리 구조(126)를 형성하더라도, 다른 실시예들은 분리 구조(106)를 리세스하기 전에 소스/드레인 구조(130)의 에피택셜 형성을 실행할 수도 있다. 이 시퀀스는 도 6 및 도 7에 도시되어 있으며, 도 6 및 도 7은 상술된 도 3 및 도 4에 도시된 공정을 대체하는 공정 시퀀스를 도시한다.
또한, 본 실시예가 소스/드레인 보이드(120)를 형성하기 위해 소스/드레인 영역(107)을 에칭하기 위한 매우 선택적인 제1 에칭과, 리세스된 분리 구조(126)를 형성하기 위해 분리 구조(106)를 리세스하기 위한 매우 선택적인 제2 에칭을 사용하더라도, 다른 실시예들은 액티브 층(104)과 분리 구조(106) 간의 중간 선택성(selectivity)을 갖는 에칭 공정을 사용할 수도 있는데, 이 때, 액티브 층(104)의 에칭율은 분리 구조(106)의 에칭율을 적당하게만 초과한다. 본 실시예에서, 소 스/드레인 보이드(120)와 리세스된 분리 구조(126)는 단일 에칭 공정 시퀀스를 사용해서 거의 동시에 형성될 수 있다.
이제 도 5를 참조하면, ILD(interlevel dielectric) 스트레서 층(140)이라고 하는 유전체 층은 리세스된 분리 구조(126)를 포함하는 웨이퍼(101)를 커버하도록 블랭킷 피착된다. 도 5에 도시된 바와 같이, 이에 따라 ILD 스트레서 층(140)은 리세스된 분리 구조(126)에 의해 노출된 소스/드레인 구조(130)의 사이드월의 일부와 접촉한다. 양호한 실시예에서, ILD 스트레서 층(140)은 실리콘에 피착되거나 인접할 때 고유하게 스트레인드되는 유전 물질이다. ILD 스트레서를 위한 스트레인의 속성(즉, 압축성 또는 신장성)은 소스/드레인 스트레서의 것과 동일한 것이 바람직하다. 따라서, ILD 스트레서 층(140)은 집적 회로의 PMOS 트랜지스터에 대해서는 압축성이고, NMOS 트랜지스터에 대해서는 신장성이다. 본 실시예에서, ILD 스트레서 층(140)은 소스/드레인 구조(130)의 노출된 사이드월을 접촉함으로써 채널 영역(105)에 대한 추가 스트레인을 강화한다. ILD 스트레서 층(140)은 PMOS 영역의 압축성 질화 실리콘과 NMOS 영역의 신장성 질화 실리콘을 포함할 수 있다.
ILD 스트레서 층이 소스/드레인 구조(130)의 사이드월과 접촉할 수 있게 함으로써, 리세스된 분리 구조는 소스/드레인 구조(130)와 트랜지스터 채널(105)에 대한 ILD 스트레서 층(140)의 최적 결합을 용이하게 한다. 특정 스트레인 타입(strain type)을 갖는 ILD 스트레서 층(140)이 바람직하지 않은 경우의 웨이퍼 영역에 대해, ILD 스트레서 층(140)은 국부적으로 상이한 ILD 막으로 대체될 수 있으며, 또는, 국부적으로 포토리지스트 패터닝 하의 주입(implantation)에 의해 완 화(relaxed)될 수 있다.
상술한 명세서에서, 본 발명은 특정 실시예들을 참조해서 기술되었다. 그러나, 당업자는 다양한 수정 및 변경이 이하의 청구의 범위에 기재된 본 발명의 범위 내에서 이루어질 수 있음을 안다. 예를 들어, 본 실시예가 개시 물질(starting material)로서 SOI 웨이퍼를 사용하더라도, 상술된 공정은 종래의 대량의 실리콘 개시 물질을 사용하는 공정에 적용될 수 있다. 유사하게, 본 실시예가 종래의 단일 게이트 전극을 갖는 트랜지스터를 도시하더라도, 본 발명의 비휘발성 실시예가 부동 게이트 트랜지스터 기술, 나노크리스탈(nanocrystal) 게이트 기술 등을 사용할 수 있다. 따라서, 명세서 및 도면은 제한적인 의미가 아닌 예시적인 의미로 간주되며, 모든 수정물은 본 발명의 범위 내에 속한다.
이점, 다른 장점 및 문제점에 대한 해결책이 특정 실시예와 관련해서 상술되었다. 그러나, 이점, 장점, 문제점에 대한 해결책과, 임의의 이점, 장점, 또는 해결책을 발생시키고 더욱 명백해지도록 하는 임의의 요소는 임의의 또는 모든 청구범위의 중요하고 필요하며 필수적인 특징 또는 요소로서 해석되지 않는다. 본 명세서에서 사용되는 바와 같이, 용어 "포함한다(comprises)", "포함하는(comprising)", 또는 이들의 다른 변형은, 비배타적인 포함(non-exclusive inclusion)을 의미해서, 일련의 요소들을 포함하는 공정, 방법, 물건(article), 또는 장치(apparatus)는 상기 요소들만으로 한정되는 것이 아니라 상기 공정, 방법, 물건 또는 장치에 명백히 나열되지 않은 다른 요소들을 포함할 수 있다.

Claims (20)

  1. 반도체 제조 공정으로서,
    반도체 층의 트랜지스터 영역의 양 측(either side)에 측면으로(laterally) 위치한 제1 및 제2 분리 구조들(isolation structures)을 형성하는 단계,
    상기 트랜지스터 영역의 일부 위에 게이트 구조를 형성하는 단계 - 상기 게이트 구조는 상기 반도체 층 위에 놓인 게이트 유전체 층의 위에 놓인 전기 도전성 게이트 전극을 포함하고, 또한, 상기 게이트 전극의 사이드월(sidewall)들이, 상기 게이트 구조의 아래에 놓인 채널 영역과 소스/드레인 영역들의 경계들을 규정하며, 상기 소스/드레인 영역들은 상기 채널 영역과 상기 제1 및 제2 분리 구조들 사이에서 연장되며 상기 채널 영역의 양 측에 있음 - ,
    상기 소스/드레인 영역들에서 상기 반도체 층의 일부들을 제거하여 소스/드레인의 리세스들(recesses)을 형성하는 단계,
    상기 소스/드레인의 리세스들을 소스/드레인 스트레서로 채우는 단계, 및
    상기 소스/드레인의 리세스들을 소스/드레인 스트레서로 채운 후에, 상기 제1 및 제2 분리 구조들의 상부 일부들을 제거하여 제1 및 제2 리세스된 분리 구조들을 형성하는 단계
    를 포함하는 반도체 제조 공정.
  2. 제1항에 있어서,
    상기 소스/드레인의 리세스들의 하부 표면 및 상기 리세스된 분리 구조들의 상부 표면은, 각각, 제1 변위량(displacement) 및 제2 변위량만큼 상기 반도체 기판의 상부 표면 아래에서 수직으로 변위되고, 상기 제1 변위량은 상기 제2 변위량보다 큰 반도체 제조 공정.
  3. 제2항에 있어서,
    상기 제1 변위량은 10 내지 30 nm의 범위의 변위량만큼 제2 변위량을 초과하는 반도체 제조 공정.
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