JP5712985B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 230
- 238000002955 isolation Methods 0.000 claims description 154
- 239000000758 substrate Substances 0.000 claims description 84
- 230000015572 biosynthetic process Effects 0.000 claims description 81
- 238000005192 partition Methods 0.000 claims description 17
- 238000000638 solvent extraction Methods 0.000 claims 2
- 239000010408 film Substances 0.000 description 311
- 238000000034 method Methods 0.000 description 32
- 238000004519 manufacturing process Methods 0.000 description 29
- 239000010410 layer Substances 0.000 description 23
- 238000002474 experimental method Methods 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 239000011248 coating agent Substances 0.000 description 14
- 238000000576 coating method Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 14
- 229910021332 silicide Inorganic materials 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 10
- 229910052799 carbon Inorganic materials 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 7
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229920001709 polysilazane Polymers 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
図22(a)にゲート長方向が<110>方向、図22(b)にゲート長方向が<100>方向である半導体基板を適用した場合にNチャネルトランジスタ,Pチャネルトランジスタに対して半導体装置を構成するトランジスタの性能を向上させるための応力の印加方向を示す。チャネル形成領域に対して、図22に示す方向に応力を印加して性能を向上する技術の一つとして、コンタクトエッチングストッパー膜(以下CESLとも称する)として高い応力を印加させる膜を適用することにより、トランジスタの電流値を高めることができる構造が知られている(非特許文献1参照)。
従来使用されてきたHDP(高密度プラズマ)法により形成された酸化シリコンからなるSTI(shallow Trench Isolation)型の素子分離絶縁膜においても、その応力の影響がデザインの縮小化に伴い問題が顕在化している。HDP法により形成された酸化シリコンからなるSTI型の素子分離絶縁膜を形成する際、活性領域も酸化されるためより大きな圧縮応力が発生して、HDP法により形成された酸化シリコンからなるSTI型の素子分離絶縁膜が形成されている部分によっては、半導体装置を構成するトランジスタの性能劣化を引き起こしている。
さらに、このような状況下で、DSL膜を形成しても、チャネル形成領域幅の縮小に伴って、半導体装置を構成するトランジスタの性能改善効果が得られないことも知られている(非特許文献3参照)。
図1は、本発明の第1の実施形態に係る半導体装置として、ゲート長方向が<110>方向である半導体基板を適用した場合の半導体装置及び半導体装置の性能を向上させるための印加させる応力方向を示す平面図である。また、図2(a)は、本発明の第1の実施形態に係る図1中のA−A’における断面図であり、図2(b)は、本発明の第1の実施形態に係る図1中のB−B’における断面図である。図3(a)は、本発明の第1の実施形態に係る図1中のC−C’における断面図であり、図3(b)は、本発明の第1の実施形態に係る図1中のD−D’における断面図である。
図1に示すように、細い矢印は素子分離絶縁膜2及び素子分離絶縁膜6aにより印加される応力方向を示し、太い矢印は被覆応力膜14a及び被覆応力膜14bにより印加される応力方向を示す。
また、PTrにおいて、活性領域1dにおけるゲート電極の延伸方向に対し素子分離絶縁膜2により引張応力を印加させ、ゲート長方向に対し素子分離絶縁膜6a及び被覆応力膜14bにより圧縮応力を印加させる。以上の応力を印加させることにより、半導体装置の性能を向上させることができる。
図2に示すように、上記のp型半導体領域1aの活性領域(不図示)を区画するように、例えば、プラズマ酸化膜、LP−酸化膜、プラズマ窒化膜、LP−窒化膜、ポリシラザン、HSQ(Hydrogen Silsesquioxane)、カーボン含有酸化シリコン、SOG(塗布酸化膜)などの塗布膜からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜2が形成されている。
またゲート電極8aの両側部には、サイドウォール絶縁膜10aが形成されている。
また、ソース・ドレイン領域11aのチャネル形成領域側におけるp型半導体領域1aの表層部にはエクステンション領域9aが形成されている。
上記のようにNTrが形成されている。
上記の素子分離絶縁膜2及び被覆応力膜14aが形成されているため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
図3に示すように、n型半導体領域1bの活性領域(不図示)を区画するように、例えば、プラズマ酸化膜、LP−酸化膜、プラズマ窒化膜、LP−窒化膜、ポリシラザン、HSQ、カーボン含有酸化シリコン、SOGなどの塗布膜からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜2が形成されている。
さらに、n型半導体領域1bの後述のソース・ドレイン領域11bの両端部において活性領域(不図示)を区画するように例えば、HDPプラズマ酸化膜、熱酸化膜、フッ素あるいは窒素、あるいはカーボン含有プラズマ酸化膜からなり、チャネル形成領域に対し圧縮応力を印加させる素子分離絶縁膜6aが形成されている。
またゲート電極8bの両側部には、サイドウォール絶縁膜10bが形成されている。
サイドウォール絶縁膜10bは、前述したNTrのサイドウォール絶縁膜10aと同じ絶縁材料で形成されている。
また、ソース・ドレイン領域11bのチャネル形成領域側におけるn型半導体領域1bの表層部にはエクステンション領域9bが形成されている。
上記のようにPTrが形成されている。
また、上記のチャネル形成領域に印加させる引張応力の絶対値が0.5GPa/cm2以上、圧縮応力の絶対値が0.5GPa/cm2以上であることが好ましい。
上記の素子分離絶縁膜6a及び被覆応力膜14bが形成されているため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
図4から図9は、本発明の第1の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
ドライエッチング法などにより窒化シリコン膜3を除去し、活性領域1c及び活性領域1dの表面に熱酸化法などにより、酸化シリコンを成膜して、ゲート絶縁膜7a及びゲート絶縁膜7bを形成する。そして、ゲート絶縁膜7a及びゲート絶縁膜7bの上層に、例えば、CVD法などによりポリシリコンなどの導電層を形成させ、当該導電層の上層にフォトレジスト膜を形成する。そして、ゲート電極のパターンを形成したフォトレジスト膜をマスクとして、RIEなどのドライエッチングによりゲート電極8a及びゲート電極8bを形成する。
次に、PTr形成領域において、ゲート電極8bをマスクとしてp型の導電性不純物をn型半導体領域1bの活性領域1dにおける表層部分にイオン注入することにより、エクステンション領域9bを形成する。
次に、PTr形成領域を開口するレジスト膜をパターン形成し、PTr形成領域において、TEOS膜10を全面にエッチバックして、TEOS膜であるサイドウォール絶縁膜10bを形成する。
次に、例えば、PTr形成領域において、サイドウォール絶縁膜10b及びゲート電極8bをマスクとして、p型の導電性不純物をn型半導体領域1bの活性領域(不図示)における表層部分にイオン注入することで、ソース・ドレイン領域11bを形成する。
次に、例えば、PTr形成領域において、素子分離絶縁膜2、素子分離絶縁膜6a、ゲート電極8b、サイドウォール絶縁膜10b及びソース・ドレイン領域11b上にスパッタリングなどの物理蒸着法により、Ti、Coなどからなるシリサイド膜12bを形成する。
次に、例えば、PTr形成領域において、アニールなどの熱処理によりシリサイド膜12bとゲート電極8b及びシリサイド膜12bとソース・ドレイン領域11bをシリサイド化反応させ、ゲート電極8b及びソース・ドレイン領域11bにシリサイド13bを形成する。
以上の工程により、図2に示すNTrが形成される。
次に、例えば、PTr形成領域において、CVD法などにより窒化シリコンなどからなる圧縮応力を印加させる被覆応力膜14bを形成する。
以上の工程により、図3に示すPTrが形成されている。
また、本実施形態において、引張応力を印加させる素子分離絶縁膜として、プラズマ酸化膜、LP−酸化膜、プラズマ窒化膜、LP−窒化膜、ポリシラザン、HSQ、カーボン含有酸化シリコン、SOGを用い、圧縮応力を印加させる素子分離絶縁膜として、HDPプラズマ酸化膜、熱酸化膜、フッ素あるいは窒素、あるいはカーボン含有プラズマ酸化膜を用いたが、これには限定されず、引張応力を印加させる材料、圧縮応力を印加させる材料を用いてもよい。
また、本実施形態において、NTr形成領域における被覆応力膜14aとして引張応力を印加させる材料を用い、PTr形成領域における被覆応力膜14bとして引張応力を印加させる材料を用いたが、NTr形成領域における被覆応力膜14a及びPTr形成領域における被覆応力膜14bともに引張応力を印加させる材料を用いてもよい。
図10は、本発明の第2の実施形態に係る半導体装置として、ゲート長方向が<110>方向である半導体基板を適用した場合の半導体装置及び半導体装置の性能を向上させるための印加させる応力方向を示す平面図である。また、図11(a)は、本発明の第2の実施形態に係る図10中のE−E’における断面図であり、図11(b)は、本発明の第1の実施形態に係る図10中のF−F’における断面図である。図12(a)は、本発明の第2の実施形態に係る図10中のG−G’における断面図であり、図12(b)は、本発明の第2の実施形態に係る図10中のH−H’における断面図である。
第2の実施形態に係る半導体装置は、PTrにおける素子分離絶縁膜2a以外は第1の実施形態に係る半導体装置と同じである。そのため、重複する箇所については、記載を省略する。
図10に示すように、細い矢印は素子分離絶縁膜2により印加される応力方向を示し、太い矢印は被覆応力膜14a及び被覆応力膜14bにより印加される応力方向を示す。
NTrにおいて、活性領域1cにおけるゲート電極の延伸方向に対し素子分離絶縁膜2により引張応力を印加させ、ゲート長方向に対し素子分離絶縁膜2及び被覆応力膜14aにより引張応力を印加させる。
また、PTrにおいて、活性領域1dにおけるゲート電極の延伸方向に対し素子分離絶縁膜2により引張応力を印加させ、ゲート長方向に対し被覆応力膜14aにより圧縮応力を印加させる。以上の応力を印加させることにより、半導体装置の性能を向上させることができる。
PTrにおいて、図12に示すように、n型半導体領域1bの活性領域(不図示)を区画するように例えば、プラズマ酸化膜、LP−酸化膜、プラズマ窒化膜、LP−窒化膜、ポリシラザン、HSQ、カーボン含有酸化シリコン、SOGなどの塗布膜からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜2が形成されている。
さらに、n型半導体領域1bのソース・ドレイン領域11bの両端部において活性領域(不図示)を区画するように、素子分離絶縁膜2と同じ材料からなる素子分離絶縁膜2aが、当該膜の表面が活性領域(不図示)の表面より低い位置となるように形成されている。
図13は、本発明の第2の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
図14(a)は、本発明の第3の実施形態に係り、図1中のA−A’に相当する部分の断面図であり、図14(b)は、本発明の第3の実施形態に係り、図1中のB−B’に相当する部分の断面図である。図15(a)は、本発明の第3の実施形態に係り、図1中のC−C’に相当する部分の断面図であり、図15(b)は、本発明の第3の実施形態に係り、図1中のD−D’に相当する部分の断面図である。
本実施形態に係る半導体装置は、半導体基板以外は第1の実施形態に係る半導体装置と同じである。そのため、半導体装置を示す平面図は第1の実施形態における半導体装置を示す平面図である図1と同じである。また、本実施形態に係る半導体装置の製造方法は、第1の実施形態に係る半導体装置の製造方法と同じである。そのため、重複する箇所については、記載を省略する。
本実施形態において、ゲート長方向が<110>方向である半導体基板として、絶縁基板の上に半導体層が形成されている基板を用いている。
上記基板のp型半導体領域1aにはNTrが形成されており、n型半導体領域1bにはPTrが形成されている。
図14に示すように、上記のp型半導体領域1aの下層に絶縁基板15が形成されている。
さらに、上記のp型半導体領域1aの活性領域(不図示)を区画するように、絶縁基板15の上に例えば、第1の実施形態における素子分離絶縁膜2と同じ材料からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜2が形成されている。
図15に示すように、上記のn型半導体領域1bの下層に絶縁基板15が形成されている。
さらに、n型半導体領域1bの活性領域(不図示)を区画するように、絶縁基板15の上に例えば、第1の実施形態における素子分離絶縁膜2と同じ材料からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜2が形成されている。
さらに、n型半導体領域1bのソース・ドレイン領域11bの両端部において活性領域(不図示)を区画するように、絶縁基板15の上に例えば、第1の実施形態における素子分離絶縁膜6aと同じ材料からなり、チャネル形成領域に対し圧縮応力を印加させる素子分離絶縁膜6aが形成されている。
図16(a)は、本発明の第4の実施形態に係り、図10中のE−E’に相当する部分の断面図であり、図16(b)は、本発明の第4の実施形態に係り、図1中のF−F’に相当する部分の断面図である。図17(a)は、本発明の第4の実施形態に係り、図1中のG−G’に相当する部分の断面図であり、図17(b)は、本発明の第4の実施形態に係り、図1中のH−H’に相当する部分の断面図である。
本実施形態に係る半導体装置は、半導体基板以外は第2の実施形態に係る半導体装置と同じである。そのため、半導体装置を示す平面図は第2の実施形態における図10と同じである。また、本実施形態に係る半導体装置の製造方法は、第2の実施形態に係る半導体装置の製造方法と同じである。そのため、重複する箇所については、記載を省略する。
例えば、ゲート長方向が<110>方向である半導体基板として、絶縁基板の上に半導体層が形成されている基板を用いている。
上記の基板のp型半導体領域1aにはNTrが形成されており、n型半導体領域1bにはPTrが形成されている。
さらに、n型半導体領域1bの活性領域(不図示)を区画するように例えば、第2の実施形態における素子分離絶縁膜2と同じ材料からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜2が形成されている。
さらに、上記のn型半導体領域1bのソース・ドレイン領域11bの両端部において活性領域(不図示)を区画するように素子分離絶縁膜溝5が形成されている。
さらに、PTrを被覆して、例えば、窒化シリコンからなり、PTrに圧縮応力を印加させる被覆応力膜14bが形成されている。
図18は、本発明の第5の実施形態に係る半導体装置としてゲート長方向が<100>方向である半導体基板を適用した場合の半導体装置を示す平面図である。
本実施形態に係る半導体装置は、素子分離絶縁膜及び被覆応力膜の材質以外は第1の実施形態に係る半導体装置と同じである。そのため、重複する箇所については、記載を省略する。
図18に示すように、細い矢印は素子分離絶縁膜2及び素子分離絶縁膜6aにより印加される応力方向を示し、太い矢印は被覆応力膜14a及び被覆応力膜14bにより印加される応力方向を示す。
NTrにおいて、活性領域1cにおけるゲート電極の延伸方向に対し素子分離絶縁膜2により圧縮応力を印加させ、ゲート長方向に対し素子分離絶縁膜6a及び被覆応力膜14aにより引張応力を印加させる。
また、PTrにおいて、活性領域1dにおけるゲート電極の延伸方向に対し素子分離絶縁膜2により圧縮応力を印加させ、ゲート長方向に対し素子分離絶縁膜2及び被覆応力膜14bにより圧縮応力を印加させる。以上の応力を印加させることにより、半導体装置の性能を向上させることができる。
本実施形態におけるNTrの構造は、素子分離絶縁膜2、素子分離絶縁膜6a及び被覆応力膜14a以外は第1の実施形態と同じである。
本実施形態における素子分離絶縁膜2は、チャネル形成領域に対し圧縮応力を印加させる、例えば、第1の実施形態における素子分離絶縁膜6aと同じ材料により形成されている。また、素子分離絶縁膜6aは、チャネル形成領域に対し引張応力を印加させる、例えば、第1の実施形態における素子分離絶縁膜2と同じ材料により形成されている。また、被覆応力膜14aは、チャネル形成領域に対し引張応力を印加させる、例えば、第1の実施形態における被覆応力膜14aと同じ材料により形成されている。
上記のようにNTrが形成されている。
本実施形態におけるPTrの構造は、素子分離絶縁膜2及び被覆応力膜14b以外は第1の実施形態と同じである。
本実施形態における素子分離絶縁膜2は、チャネル形成領域に対し圧縮応力を印加させる例えば、第1の実施形態における素子分離絶縁膜6aにより形成されている。また、被覆応力膜14bは、チャネル形成領域に対し圧縮応力を印加させる、例えば、第1の実施形態における被覆応力膜14bにより形成されている。
上記のようにPTrが形成されている。
図19は、本発明の第6の実施形態に係る半導体装置としてゲート長方向が<100>方向である半導体基板を適用した場合の半導体装置を示す平面図である。
本実施形態に係る半導体装置は、素子分離絶縁膜2、被覆応力膜14a及び被覆応力膜14bの材質以外は第2の実施形態に係る半導体装置と同じである。そのため、重複する箇所については、記載を省略する。
図19に示すように、細い矢印は素子分離絶縁膜2により印加される応力方向を示し、太い矢印は被覆応力膜14a及び被覆応力膜14bにより印加される応力方向を示す。
NTrにおいて、活性領域1cにおけるゲート電極の延伸方向に対し素子分離絶縁膜2により圧縮応力を印加させ、ゲート長方向に対し被覆応力膜14aにより引張応力を印加させる。
また、PTrにおいて、活性領域1dにおけるゲート電極の延伸方向に対し素子分離絶縁膜2により圧縮応力を印加させ、ゲート長方向に対し素子分離絶縁膜2及び被覆応力膜14bにより圧縮応力を印加させる。以上の応力を印加させることにより、半導体装置の性能を向上させることができる。
本実施形態におけるNTrの構造は、素子分離絶縁膜2及び被覆応力膜14a以外は第2の実施形態と同じである。
本実施形態における素子分離絶縁膜2は、チャネル形成領域に対し圧縮応力を印加させる、例えば、第1の実施形態における素子分離絶縁膜6aにより形成されている。
また、素子分離絶縁膜2aは、p型半導体領域1aのソース・ドレイン領域11aの両端部において活性領域(不図示)を区画するように、チャネル形成領域に対し圧縮応力を印加させる、例えば、第1の実施形態における素子分離絶縁膜6aにより形成されており、第2の実施形態のPTrにおける素子分離絶縁膜2aと同様に素子分離絶縁膜2aの表面が活性領域(不図示)の表面より低い位置となるように形成されている。また、被覆応力膜14aは、チャネル形成領域に対し引張応力を印加させる、例えば、第1の実施形態における被覆応力膜14aにより形成されている。
上記のようにNTrが形成されている。
本実施形態におけるPTrの構造は、素子分離絶縁膜2及び被覆応力膜14b以外は第2の実施形態と同じである。
本実施形態における素子分離絶縁膜2は、チャネル形成領域に対し圧縮応力を印加させる、例えば、第1の実施形態における素子分離絶縁膜6aにより形成されている。また、被覆応力膜14bは、チャネル形成領域に対し圧縮応力を印加させる、例えば、第1の実施形態における被覆応力膜14bにより形成されている。
上記のようにPTrが形成されている。
図20中の矢印の向きは、実験3の場合の半導体装置に印加される応力方向であり、細い矢印は、素子分離絶縁膜2により印加される応力方向を示し、太い矢印は被覆応力膜により印加される応力方向を示す。
本実験で使用した半導体装置は図20中の活性領域1dにおけるゲート電極の延伸方向の長さBに比べゲート長方向の長さAが長いため、素子分離絶縁膜により印加されるゲート長方向への応力は無視することができる。
実験1において、以下に示す条件の半導体装置を使用した。
(1)ゲート長方向が<110>方向である半導体基板。
(2)Pチャネルトランジスタ。
(3)素子分離絶縁膜として、引張応力を印加させる膜。
(4)被覆応力膜として、応力を印加させない膜。
(1)ゲート長方向が<110>方向である半導体基板。
(2)Pチャネルトランジスタ。
(3)素子分離絶縁膜として、圧縮応力を印加させる膜。
(4)被覆応力膜として、圧縮応力を印加させる膜。
(1)ゲート長方向が<110>方向である半導体基板。
(2)Pチャネルトランジスタ。
(3)素子分離絶縁膜として、引張応力を印加させる膜。
(4)被覆応力膜として、圧縮応力を印加させる膜。
(1)素子分離絶縁膜
引張応力膜:SOG膜
圧縮応力膜:HDPプラズマ酸化膜
(2)ゲート電極:ポリシリコン
(3)被覆応力膜:窒化シリコン膜
(4)ゲート幅 :0.5μm
以上に示す半導体装置を使用して、相互コンダクタンス(以下gmとも称する)の改善率を測定した。
図21中における△は実験1の測定結果を、●は実験2の結果を、□は実験1と実験2の和を、◆は実験3の結果をそれぞれ示す。
ここで実験1はチャネル形成領域に応力を印加させる膜が素子分離絶縁膜のみの測定結果であり、実験2はチャネル形成領域に応力を印加させる膜が被覆応力膜のみの測定結果であり、実験3はチャネル形成領域に応力を印加させる膜が素子分離絶縁膜及び被覆応力膜の測定結果である。
Claims (6)
- 半導体基板と、
前記半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域と
を有しているNチャネルトランジスタを含み、
前記Nチャネルトランジスタの前記活性領域を区画する前記素子分離絶縁膜の、前記ソース・ドレイン領域の両側部に位置する部分のみの表面が、前記ソース・ドレイン領域の表面より低い位置に形成されており、
前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜を被覆して、前記チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されており、
前記素子分離絶縁膜は、前記チャネル形成領域に対し圧縮応力を印加する圧縮応力膜により形成されており、
前記活性領域におけるゲート長方向が<100>方向である
半導体装置。 - 前記被覆応力膜による前記引張応力の絶対値が0.5GPa/cm2以上である
請求項1に記載の半導体装置。 - 絶縁基板の上に半導体層が形成されている半導体基板と、
活性領域を区画する素子分離絶縁膜の形成領域において前記半導体基板に素子分離絶縁膜溝が形成されており、前記素子分離絶縁膜溝に形成された素子分離絶縁膜と、
前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域と
を有しているNチャネルトランジスタを含み、
前記Nチャネルトランジスタにおける、前記Nチャネルトランジスタの前記活性領域を区画する前記素子分離絶縁膜の形成領域の前記素子分離絶縁膜溝における前記素子分離絶縁膜の、前記ソース・ドレイン領域の両端部に位置する部分のみが除去されていて、前記ソース・ドレイン領域の両側部に位置する前記素子分離絶縁膜溝の底部の表面は、前記ソース・ドレイン領域の表面より低い位置となっており、
前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜溝の底部を被覆して、前記チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されており、
前記ソース・ドレイン領域の両端部以外における前記素子分離絶縁膜は、前記チャネル形成領域に対し圧縮応力を印加する圧縮応力膜により形成されており、
前記活性領域におけるゲート長方向が<100>方向である
半導体装置。 - 半導体基板と、
前記半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域と
を有しているPチャネルトランジスタを含み、
前記Pチャネルトランジスタの前記活性領域を区画する前記素子分離絶縁膜の、前記ソース・ドレイン領域の両側部に位置する部分のみの表面が、前記ソース・ドレイン領域の表面より低い位置に形成されており、
前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜を被覆して、前記チャネル形成領域に対し圧縮応力を印加する被覆応力膜が形成されており、
前記素子分離絶縁膜は、前記チャネル形成領域に対し引張応力を印加する引張応力膜により形成されており、
前記活性領域におけるゲート長方向が<110>方向である
半導体装置。 - 前記被覆応力膜による前記圧縮応力の絶対値が0.5GPa/cm2以上である
請求項4に記載の半導体装置。 - 絶縁基板の上に半導体層が形成されている半導体基板と、
活性領域を区画する素子分離絶縁膜の形成領域において前記半導体基板に素子分離絶縁膜溝が形成されており、前記素子分離絶縁膜溝に形成された素子分離絶縁膜と、
前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域と
を有しているPチャネルトランジスタを含み、
前記Pチャネルトランジスタにおける、前記Pチャネルトランジスタの前記活性領域を区画する前記素子分離絶縁膜の形成領域の前記素子分離絶縁膜溝における前記素子分離絶縁膜の、前記ソース・ドレイン領域の両端部に位置する部分のみが除去されていて、前記ソース・ドレイン領域の両側部に位置する前記素子分離絶縁膜溝の底部の表面は、前記ソース・ドレイン領域の表面より低い位置となっており、
前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜溝の底部を被覆して、前記チャネル形成領域に対し圧縮応力を印加する被覆応力膜が形成されており、
前記ソース・ドレイン領域の両端部以外における前記素子分離絶縁膜は、前記チャネル形成領域に対し引張応力を印加する引張応力膜により形成されており、
前記活性領域におけるゲート長方向が<110>方向である
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012186581A JP5712985B2 (ja) | 2012-08-27 | 2012-08-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012186581A JP5712985B2 (ja) | 2012-08-27 | 2012-08-27 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006229000A Division JP5114892B2 (ja) | 2006-08-25 | 2006-08-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013016828A JP2013016828A (ja) | 2013-01-24 |
JP5712985B2 true JP5712985B2 (ja) | 2015-05-07 |
Family
ID=47689127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012186581A Active JP5712985B2 (ja) | 2012-08-27 | 2012-08-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5712985B2 (ja) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7115954B2 (en) * | 2000-11-22 | 2006-10-03 | Renesas Technology Corp. | Semiconductor device including stress inducing films formed over n-channel and p-channel field effect transistors and a method of manufacturing the same |
JP2004228557A (ja) * | 2002-06-24 | 2004-08-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP4030383B2 (ja) * | 2002-08-26 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
US7101765B2 (en) * | 2004-03-31 | 2006-09-05 | Intel Corporation | Enhancing strained device performance by use of multi narrow section layout |
JP2006165335A (ja) * | 2004-12-08 | 2006-06-22 | Toshiba Corp | 半導体装置 |
JP4369379B2 (ja) * | 2005-02-18 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
JP4515951B2 (ja) * | 2005-03-31 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP2007123850A (ja) * | 2005-09-27 | 2007-05-17 | Toshiba Corp | 半導体装置およびその製造方法 |
US7538002B2 (en) * | 2006-02-24 | 2009-05-26 | Freescale Semiconductor, Inc. | Semiconductor process integrating source/drain stressors and interlevel dielectric layer stressors |
US20100224941A1 (en) * | 2006-06-08 | 2010-09-09 | Nec Corporation | Semiconductor device |
-
2012
- 2012-08-27 JP JP2012186581A patent/JP5712985B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013016828A (ja) | 2013-01-24 |
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