JP2004228557A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板と、前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、前記素子分離領域上に少なくともゲート電極の一部が位置し、前記ゲート電極が位置する第一の領域における前記埋め込み絶縁膜の第一の界面が、前記ゲート電極が位置しない第二の領域における前記埋め込み絶縁膜の第二の界面より高い位置になるよう形成される領域を含むことを特徴とする。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、半導体装置に関し、溝と溝に埋め込まれた絶縁膜を備えた素子分離領域を有する半導体装置に関する。
【0002】
【従来の技術】
MOSトランジスタのゲート電極側壁にはサイドウォールとなる絶縁膜が形成されており、その両端に不純物を打ち込んでソースやドレイン領域が形成されている。このソースやドレイン領域端部ではシリコン基板中に結晶欠陥が発生する場合が多くみられ、この結晶欠陥を防止する方法として、特開平08−97210号公報には、図8に示すようにゲート電極の側面と、サイドウォールとなるシリコンナイトライド膜とその下の基板との間に酸化膜を介在させる構成が開示されている。
【0003】
また、データの書き込みおよび消去を電気的に行うことが可能な不揮発性半導体記憶装置は、例えば配線基板上に組み込んだままの状態でデータの書き換えが可能であり、使いやすいことからメモリを必要とする様々な製品に幅広く使用されている。
【0004】
特に、電気的一括消去型EEPROM(Electric Erasable Programmable Read Only Memory;以下、フラッシュメモリという)は、メモリアレイの一定の範囲(メモリアレイの全てのメモリセルまたは所定のメモリセル群)のデータを一括して電気的に消去する機能を持っている。さらにフラッシュメモリは、1トランジスタ積層ゲート構造であることからセルの小型化が進み、高集積化への期待も大きい。
【0005】
1トランジスタ積層ゲート構造は、1個の不揮発性メモリセル(以下、メモリセルと略す)が、基本的に1個の2層ゲート電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor;以下MISFETと記す)で構成されている。その2層ゲートMISFETは、半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極を設け、さらにその上に層間膜を介して制御ゲート電極を積み重ねることで形成されている。データの記憶は、上記浮遊ゲート電極に電子を注入したり、浮遊ゲート電極から電子を抜き出したりすることで行われている。
【0006】
フラッシュメモリについては、半導体基板に行列状に配置された複数のメモリセルを有し、各列において上記複数のメモリセルのソース・ドレイン領域が互いに並列接続され、各行においてワード線が延在するメモリアレイ構成の並列型フラッシュメモリの構造およびその使用方法が開示されている(例えば、特許文献1参照)。この種のフラッシュメモリは、「AND型フラッシュメモリ」の名称としても知られている。
【0007】
【特許文献1】
特開平08−97210号公報
【0008】
【発明が解決しようとする課題】
しかし、本発明者は、前記公知例の構造では、ソース及びドレイン領域等を含むアクティブ領域の基板に発生する結晶欠陥を抑制するには十分でないことを見出した。
【0009】
これは結晶欠陥の発生がゲート電極の応力だけで決まるものではなく、その他の素子分離領域からの応力や打ち込まれた不純物に基づく要因も無視できないくらい大きく影響しているためである。
【0010】
また、本発明者は、前記AND型フラッシュメモリを有する半導体集積回路装置を開発するにあたり、以下の問題点があることを見いだした。すなわち、フラッシュメモリの高集積化に伴いメモリセルは微細化されるが、同時に基板に発生する結晶欠陥が増加して、メモリセルのジャンクションリークが多発し、メモリ読み出し不良またはデータ破壊モード等の不良が起きることが明らかとなった。
【0011】
この結晶欠陥は、例えば不純物がイオン打ち込みされた領域に生ずる応力、ゲート電極または素子分離部の形成過程で生ずる応力などに起因するが、特に、素子分離部をトレンチアイソレーション(Shallow Trench Isolation;以下、STIという)で構成した場合に、多くの結晶欠陥の発生が基板に見られる。
【0012】
STIは、例えば基板に浅い溝を形成した後、この溝の内部に絶縁膜を埋め込み、さらにその表面を平坦化することにより形成される。しかし、STIを形成した後に行われる800℃以上の熱処理工程において、溝の側壁に酸化膜の成長による体積膨張が生じ、この体積膨張が溝の内部に埋め込まれた絶縁膜によって拘束されて、結晶欠陥の原因となる圧縮応力を基板に生ずる。
【0013】
この圧縮応力は、活性領域の幅が相対的に狭く、パターン密度が相対的に高い箇所に集中しやすいため、フラッシュメモリでは、活性領域の幅が相対的に広い領域、例えば周辺回路領域よりも活性領域の幅が相対的に狭いメモリアレイにおいて結晶欠陥が多く発生し、メモリセルのジャンクションリークを引き起こす。
【0014】
そこで、本発明の第一目的は、基板に生じる結晶欠陥を効果的に抑制でき、性能の良好な半導体装置及び製造方法を提供することにある。
本発明の第二の目的は、フラッシュメモリにおいて基板に発生する結晶欠陥を抑制し、メモリセルのジャンクションリークのマージンを向上することのできる技術を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するために、本発明は、素子分離領域中の埋め込み酸化膜を落込ませるようにする。これにより、基板の結晶欠陥の発生を抑制することができる。
具体的には、以下の構成を有することができる。
【0016】
本発明の発明者は基板上に素子分離領域が形成されており、素子形成領域にゲート構造が形成されている場合で、さらにシリコン基板に砒素やりんなど不純物を高濃度で打ち込んだ場合に、結晶欠陥が発生しやすくなることについて検討を行った。その結果、基板に不純物が打ち込まれると、不純物が打ち込まれた領域(不純物形成領域)には高い応力(不純物起因応力)が生じ、この不純物起因応力がゲート構造や素子分離形成過程で生じる応力(STI応力)によって拘束されて結晶欠陥が生じることを突き止めた。これに基づき、この不純物応力を拘束しないように、STI応力を低減することで結晶欠陥を抑制できることを見出した。
【0017】
または、素子分離領域はシリコン基板に溝を形成し、例えば、埋め込み酸化膜を埋め込んだものである。トランジスタ形成過程では多くのシリコン基板酸化工程が存在する。酸化種となる酸素は溝内部にも埋め込み酸化膜を通して拡散するので、溝側壁にも酸化膜が成長する。SiからSiO2変化時に約2倍の体積膨張が生じる。この体積膨張は埋め込まれた酸化膜によって拘束を受けるので、シリコン基板中には高い圧縮の応力が生じる。そのため、この圧縮応力を低減するため、埋め込んだ埋め込み酸化膜をシリコン基板表面から落込ませるようにした。これにより、酸化に伴う応力を低減することで結晶欠陥を抑制できる。
【0018】
また、具体的には以下の形態をとることができる。
(1)半導体基板と、前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、前記素子分離領域上に少なくともゲート電極の一部が位置し、前記ゲート電極の位置する第一の素子分離領域における前記埋めこみ絶縁膜の上側の第一端面が、前記ゲート電極膜の位置しない第二の素子分離領域における前記埋込み絶縁膜の第二の端面より上に位置するよう形成される領域を含むことを特徴とする。
前記ゲート電極が位置しない第二の素子分離領域は、例えば、前記第一の素子分離領域の周囲に位置する領域であることができる。前記第二の素子分離領域として測定する前記絶縁膜の端面面は、素子分離領域の溝側端部から溝深さ分だけ離れた測定領域において計測することができる。もし、前記測定領域が規定し難い場合は、アクティブ領域で挟まれた素子分離領域の中央を含む領域で計測するようにしてもよい(例えば、素子分離領域の基板側端部に素子分離領域より低い低下部が形成されている場合は、これを避けた領域とすることができる)。
なお、例えば、前記第一の界面は、前記埋込み絶縁膜の界面のうち、その上に位置するゲート電極と対向する領域の界面である。また、例えば、前記第二の界面は、前記埋込み絶縁膜の界面のうちその上に形成される層間絶縁膜と対向する領域の界面である。
(2)(1)において、第一の端面と第二の端面の差は前記ゲート絶縁膜の厚さより大きい。
【0019】
ゲート電極を形成する過程において本発明を適応しない場合に形成される恐れのある段差より多い量だけ段差を形成することになる。一例として、ここではゲート絶縁膜の厚さとした。
(3)(1)において、前記アクティブ領域に前記ゲート電極に対応して基板に不純物が打込まれた不純物領域を有し、第一の端面と第二の端面の差は前記不純物領域における基板表面から不純物濃度が最も高くなる深さまでの距離より大きい。
(4)(1)において、第一の界面と第二の界面の差は40nm以上である。または、200nm以下である。より好ましくはこれらの範囲にあることである。
(5)半導体基板より素子分離領域の埋め込み絶縁膜界面の方が低くなるよう形成される。
例えば、半導体基板と、前記半導体基板上に形成されたゲート電極を有するアクティブ領域と、前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、を備え、前記埋め込み絶縁膜の界面は、前記ゲート電極が形成された半導体基板表面より低い位置に形成される。
【0020】
また、更に、前記(1)において記載した構成を含むことが好ましい。
【0021】
なお、前記埋め込み絶縁膜の界面とは、前記溝底部から最も離れた界面で計測することができる。例えば、前記埋め込み絶縁膜の最も上端部である。或いは、前記埋込み絶縁膜素子分離領域の溝側端部から溝深さ分だけ離れた測定領域において計測することができる。もし、前記測定領域が規定し難い場合は、アクティブ領域で挟まれた素子分離領域の中央を含む領域で計測するようにしてもよい。
(6)(5)において、前記アクティブ領域に前記ゲート電極に対応して基板に不純物が打込まれた不純物領域を有し、前記埋め込み絶縁膜の界面と前記半導体基板表面との差は、前記不純物領域における基板表面から不純物濃度が最も高くなる深さまでの距離より大きい。
(7)半導体基板と、前記素子分離領域と、前記ゲート絶縁膜と、前記アクティブ領域と前記素子分離領域と、前記アクティブ領域に堆積され前記ゲート電極より上に位置する上端面を有する層間絶縁膜と、を備え、前記ゲート電極の一部は前記素子分離領域に位置し、前記ゲート電極の周囲に位置する前記素子分離領域に堆積される前記層間絶縁膜の一部は、前記ゲート電極の下に位置する前記素子分離領域における前記埋込み絶縁膜の上面より溝底面側に形成されることを特徴とする。
【0022】
より具体的な例としては、アクティブ領域上と素子分離領域上の一部にゲート電極膜及びゲート絶縁膜が具備され、該素子分離領域の埋込み酸化膜と該絶縁膜との界面は、半導体基板表面から落込んでおり、また、素子分離領域上にあるゲート電極膜と埋込み酸化膜との界面より落込んでいる。 または、素子分離領域の埋込み酸化膜と該絶縁膜との界面は、素子分離領域上にあるゲート膜と埋め込み酸化膜との界面より落込んでおり、さらに半導体基板表面から不純物の形成深さ以上に落込んでいる。
(8)(1)〜(7)において、埋め込み酸化膜が高密度(1×1010〜1×1012個/cm3)のプラズマを使用して作製したHDP膜を有する。
(9)素子分離領域とアクティブ領域に堆積されゲート電極より上に位置する上端面を有する層間絶縁膜と、を備え、前記ゲート電極の一部は前記素子分離領域に位置し、前記素子分離領域における前記埋め込み絶縁膜の前記埋め込み絶縁膜の上に堆積される膜と対向する界面のうち、前記ゲート電極が位置する第一の素子分離領域における第一の界面が、前記第一の素子分離領域の周囲に位置する第二の素子分離領域における第二の界面より高い位置に形成され、前記第一の界面と第二の界面との間に前記ゲート電極が配置する領域における前記半導体基板表面が位置するよう構成された領域を有することを特徴とする。
(10)半導体基板に溝を形成し、前記溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み、素子分離領域と前記素子分離領域に隣接するアクティブ領域を形成する工程、前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、前記素子分離領域の前記埋め込み絶縁膜の一部を除去し、前記埋め込み絶縁膜の表面に、前記ゲート電極が位置する第一の領域と、前記第一の領域の周りに、前記第一の領域より低い第二の領域を形成する工程、とを有する。
(11)(10)において、前記第二領域の前記埋め込み絶縁膜は、前記ゲート絶縁膜の厚さ以上除去される。
(12)(10)において、前記第二領域の前記埋め込み絶縁膜は、40nm以上200m以下除去される。
(13)半導体基板に溝を形成し、前記溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み、素子分離領域と前記素子分離領域に隣接するアクティブ領域を形成する工程、前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、レジストを半導体基板上に塗布し、パターンニングして前記素子分離領域において、前記ゲート電極が位置する第一の領域にレジストを残し、前記ゲート電極が位置しない第二の領域のレジストを除去し、前記第二の領域の前記埋め込み絶縁膜の一部を除去する工程、前記半導体基板表面に熱酸化膜を形成し、前記熱酸化膜を通過させて前記半導体基板に不純物を打ち込み、アニールして不純物領域を形成する工程、前記半導体基板に半導体基板より導電性の低い絶縁膜を堆積する工程、前記堆積した絶縁膜の前記不純物領域の位置に穴を開け、コンタクトホールを形成する工程、前記コンタクトホール内にシリコンより導電性の高い導電性材料を埋め込んでプラグを形成する工程、とを有する。
(14)(13)において、前記第二の領域の前記埋め込み絶縁膜は、前記不純物領域における基板から前記不純物が最高濃度となる深さ以上除去される。
(15)以下の工程を有する。
(1)半導体基板に溝を形成し、溝内に埋め込み酸化膜を埋め込み、素子分離領域及び素子分離領域により電気的に隔てられたアクティブ領域を形成する工程、
(2)半導体基板にゲート酸化膜、ゲート電極膜及び絶縁膜を堆積してパターニングし、ゲート電極を形成する工程、
(3)レジストを前記半導体基板上に塗布して前記レジストをパターニングし、素子分離領域中の酸化膜の一部を除去する工程、
(4)前記半導体基板表面を熱酸化して熱酸化膜を形成し、前記熱酸化膜の上から不純物を前記半導体基板に打ち込み、アニールして不純物領域を形成する工程、
(5)前記素子分離領域及びアクティブ領域の上に層間絶縁膜を堆積する工程、
(6)前記層間絶縁膜に穴を開け、コンタクトホールを形成する工程、
(7)前記コンタクトホール内に導電性材料を埋め込み、前記不純物領域に電気的に連絡するプラグを形成する工程、
(8)前記層間絶縁膜上に、前記プラグに電気的に連絡する配線層を形成する工程。
(17) また、本発明は、半導体集積回路装置およびその製造技術に関し、特に、高集積化に適した不揮発性半導体記憶装置およびその製造方法に適用して有効な技術を提供することができる。
【0023】
上記目的を達成するために、例えば、メモリアレイにおける素子分離部のリセス量を相対的に大きくし、周辺回路領域における素子分離部のリセス量をゼロまたは相対的に小さくするものである。これにより、フラッシュメモリにおいて基板に発生する結晶欠陥を抑制し、メモリセルのジャンクションリークのマージンを向上させることができる。
【0024】
具体的には、以下の構成を有することができる。
【0025】
基板のメモリアレイの素子分離部となる領域に第1の溝を形成し、基板の周辺回路領域の素子分離部となる領域に第2の溝を形成する工程と、基板上に絶縁膜を堆積した後、絶縁膜を平坦化して第1および第2の溝の内部に絶縁膜を埋め込む工程と、周辺回路領域をレジストパターンで覆った後、第1の溝の内部に埋め込まれた絶縁膜をエッチングして、第1の溝の内部に埋め込まれた絶縁膜の上面を第2の溝の内部に埋め込まれた絶縁膜の上面よりも落ち込ませ、メモリアレイにリセス量が相対的に大きい素子分離部を形成し、周辺回路領域にリセス量がゼロまたは相対的に小さい素子分離部を形成する工程とを有するものである。
【0026】
このように、活性領域の幅が相対的に狭いメモリセルの素子分離部のリセス量を相対的に大きくすることにより、素子分離部が基板に生ずる応力を低減することができるので、基板に発生する結晶欠陥が抑制されて、メモリセルのジャンクションリークのマージンを向上することができる。
【0027】
【発明の実施の形態】
以下、本発明の実施形態の実施例について説明する。なお、本発明は以下に記載の形態に限られるものではなく、同様の効果を奏する他の形態に変形することもできる。
【0028】
本発明の一実施例である半導体装置の製造工程について図1、図9、図10を用いて説明する。図9は平面レイアウト図、図1は図9のA−A’における断面図、図10はB−B’における埋め込み酸化膜落ち込み形成後の断面図である。
(1)シリコン基板100に浅溝を形成し、その溝内を1000℃前後の温度で熱酸化して5〜30nmの熱酸化膜102を形成する。その後、溝内に埋め込み絶縁膜を埋め込む。例えば、CVDまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜103を埋め込む。例えば、この溝の形成方法は以下に示す方法でも構わない。シリコン基板100上にパッド酸化膜とシリコンナイトライド膜を堆積後にパターニングし、その後にシリコンナイトライド膜をマスクにドライエッチング法を用いてシリコン基板に200〜400nmの溝を形成する。
【0029】
そしてその後には埋め込み酸化膜の緻密化を行うことが好ましい。例えば、希釈酸化雰囲気中又は窒素ガス雰囲気中で1000℃〜1150℃、1〜2時間のアニールを施す。さらに、シリコン基板上の余分な埋め込み酸化膜103をCMP法等で平坦化後に除去し、素子分離領域(STI領域)119を形成する(図1(a))。素子分離領域以外はアクティブ領域118となる。
(2)シリコン基板100表面を900℃、酸素雰囲気中で熱処理して約10nmの犠牲酸化膜125を形成し、この膜をバッファ層にボロンや燐などの不純物を濃度1E13(個/cm2)程度打ち込み、well層105を形成する。その後、上記熱酸化膜を希釈したHFにより除去し、基板上に、ゲート酸化膜106、多結晶シリコン膜107、タングステン膜108、シリコンナイトライド膜109を順次堆積・パターニングしてゲート電極を形成する(図1(b))。この際、ゲート酸化膜106は完全に除去しなくてもよい。
(3)その後、レジスト104を堆積し、ゲート電極をパターニングしたマスクを用いて、ゲート電極上にレジストを残す。この際、マスク寸法よりパターニングされたレジスト寸法の方が少し大き目の寸法となるようにし、ゲート電極すべてをレジストで覆うようにする。
【0030】
上記マスクはゲート端部下のゲート酸化膜106を除去しないようにするためのものであるので、使用するマスクは工程(1)の浅溝を形成した際に使用したマスクでも構わない。また、本目的に沿うものであるならば、その他のもの方法でも構わない(図1(c))。また、ゲート端部下のゲート酸化膜106を除去しても電気的特性が低下しない製品であれば、パターニングされたレジスト寸法をマスク寸法より大きくしなくてもよい。マスク寸法に対応したレジスト寸法にすることができる。
(4)埋め込み酸化膜103をドライエッチング法を用いてシリコン基板100表面から落込ます(図1(d))。ゲート電極をマスクとしているので、ゲート電極下の埋め込み酸化膜は除去されず、そうでない領域の埋め込み酸化膜の所定の厚さが除去され、ゲート電極端部近傍では落込ませた分の段差126が形成される(図10参照)。このように、図1dと図10を併せて見れば明らかなように、素子分離領域へのゲート電極が張り出している部分の周囲の領域(素子分離領域)の表面(素子分離領域を形成する埋め込み絶縁膜における、その上に堆積される層との界面)は、ゲート電極下の埋め込み膜に足して段差ができ(図10)、基板に対しても段差ができる(図1d))ということになる。
(5)その後、900℃、酸素雰囲気中で熱処理してシリコン基板表面に3〜10nmの厚さの熱酸化膜A110を形成し、この膜をバッファ層にシリコン基板100にボロン(PMOSの場合)やひ素(NMOSの場合)を濃度1E13(個/cm2)程度打ち込み、低濃度層111を形成する(図1(e))。本実施例では、(8)工程において、シリコン基板100からの電極引き出しのために、電極プラグとなる多結晶シリコン115をコンタクト領域120に直接堆積してコンタクトさせたが、この際のコンタクト抵抗を低抵抗化する必要がある場合には、図1(f)工程のシリコンナイトライド膜A112パターニング後にシリサイド膜を形成することが好ましく、上記、シリサイド膜は例えば、CoSi2、TiSi2、NiSi2などである。
【0031】
なお、本実施例では熱酸化膜A110を形成してボロンやひ素などの不純物(添加元素)をシリコン基板内に導入する形態について記載したが、工程を効率化する観点などから、前記熱酸化膜A110を形成工程を実施せずに、露出させてシリコン基板に不純物を導入するようにしてもよい。
(6)その後、絶縁膜となるシリコンナイトライド膜A112を堆積後、パターニングして、露出したシリコン基板100にボロン(PMOSの場合)やひ素(NMOSの場合)を濃度5E14〜3E15(個/cm2)程度打ち込む。その後、例えば1000℃で短時間のランプアニ‐ルを実施し、高濃度層114を形成する。
化学気相法でいわゆる層間絶縁膜を形成するために、酸化膜A113を基板表面全体に堆積し、CMP等で酸化膜113を平坦化する(図1(f))。ここで絶縁膜とは、ゲート電極形成後に埋め込み酸化膜103上に堆積される膜のことを言う。また、前記半導体基板より導電性の低い膜である。
(7)異方性のドライエッチングにより、酸化膜A113を部分的に除去し、コンタクト領域120を形成する。(図1(g))。
(8)シリコン基板100からの電極引き出しのために、電極プラグとなる多結晶シリコン115をコンタクト領域120に堆積し、トランジスタが完成する(図1(h))。また、必要に応じて、前記層間絶縁膜である酸化膜A113の上の層に、前記プラグに連絡する配線層を形成する。なお、電極プラグは電気抵抗が低いものであればよいので、その他の金属、例えばタングステン等でも構わない。
【0032】
次の本発明の作用効果について説明する。図2に本実施例となる(3)、(4)工程を省いて製造した場合のゲート端部近傍(図1(h)のc)のTEM像を示す。図2から、シリコンナイトライド端部近傍から結晶欠陥が生じ、さらに不純物が打ち込まれたシリコン基板表面は盛り上がっていることがわる。この盛り上がりから、不純物が打ち込まれた領域には、高い応力が生じていると考えられ、その応力(不純物起因応力)をシリコン基板の反り量を測定することで評価した。その結果、図3に示すように不純物打ち込み後では、打ち込み量5E14個・cm−2までは−350MPa程度の圧縮応力が生じ、3E15個・cm−2で−500MPaと濃度の増加に伴い応力が増加することがわかった。これは、不純物をシリコン基板に打ち込むと打ち込んだ原子がシリコン原子の格子間位置に存在するので、打ち込んだ領域には高い応力が生じるものであると考えられる。また、この盛り上がりは不純物打ち込み後の熱処理後に不純物原子がシリコン原子と置換し、さらに不純物を打ち込んだ分、余剰な原子が盛り上がったものと考えられる。
【0033】
結晶欠陥は、不純物を打ち込んだ領域近傍に素子分離領域(STI領域)がある場合に多く見られる。このSTI構造はシリコン基板に溝を形成し、埋め込み酸化膜を埋め込んだものであり、従来のLOCOS構造に比べてマスク寸法通りのアクティブ幅が確保できることから、0.25μmプロセス以降に使うことが好ましい。しかし、このSTI構造はシリコン基板中に高い圧縮の応力を生じさせ、結晶欠陥を発生させるおそれがある。STI構造の応力発生メカニズムは以下の通りである(図4参照)。図4は、埋め込み酸化膜103及び熱酸化膜102を有するSTI領域に隣接したアクティブ領域のシリコン基板部分の状態を模式的に示す。トランジスタ形成過程では多くのシリコン基板酸化工程が存在するので、酸化種となる酸素は溝内部の埋め込み酸化膜103を通して拡散し、溝側壁にも酸化膜が成長する。SiからSiO2変化時に約2倍の体積膨張が生じ、この体積膨張が埋め込み酸化膜103によって拘束を受けるので、シリコン基板中には高い圧縮の応力(STI応力)が生じる。
【0034】
結晶欠陥は不純物起因応力がこのSTI応力によって大きい拘束を受け生じるものと考えられる。つまり、結晶欠陥を防止させるには、第一に不純物起因応力を如何に開放させるか、第二に不純物応力を拘束しているSTI応力を如何に低減できるかがかぎであると言える。
【0035】
STI領域の埋め込み酸化膜をシリコン基板から落込ませることで、溝の側壁(図5のA部)がフリー面となり、不純物起因応力の開放とSTI応力が低減できると考えられる。図5はSTI構造を形成した後に不純物を打ち込み、シリコン基板表面に発生する応力の埋め込み酸化膜落込み量依存性を解析したものである。解析はアクティブ幅0.5μm、STIの溝幅0.3μm、溝深さ0.35μm、不純物打ち込み深さ40nmの条件で行ったものである。図の横軸は埋め込み酸化膜の落込み量(図5のB)、縦軸はシリコン基板表面に発生する応力である。シリコン基板表面に発生する応力は埋め込み酸化膜の落込み量が不純物打ち込み領域内(不純物打ち込み深さ40nm未満)にある場合はそれほど減少しないが、不純物打ち込み領域を越えると急激に減少し、溝深さの半分程度以降でほぼ一定の応力値となり、STIの埋め込み酸化膜を落込ませることでシリコン基板表面に発生する応力が減少することが明らかとなった。本結果をもとにトランジスタを試作した結果を図6に示す。図6は図2に対応した場所を示す。図6は実施例に従いトランジスタを試作し、埋め込み酸化膜を50nm落込ませた結果である。図2で生じていた結晶欠陥は発生せず、本方法が有効性であることが分かった。
【0036】
このように、STI領域の埋め込み酸化膜をシリコン基板から落込ませることで、不純物起因応力を開放させ、または更に、不純物応力を拘束しているSTI応力を低減できので、結晶欠陥を防止させるために寄与できる。
本実施例では、(8)工程において、シリコン基板100からの電極引き出しのために、電極プラグとなる多結晶シリコン115をコンタクト領域120に直接堆積してコンタクトさせたが、この際のコンタクト抵抗を低抵抗化する必要がある場合には、図1(f)工程のシリコンナイトライド膜A12パターニング後にシリサイド膜を形成することが好ましく、上記、シリサイド膜は例えば、CoSi2、TiSi2、NiSi2などである。
【0037】
また、図5に示したように、埋め込み酸化膜の落ち込み量を不純物落ち込み深さ以上とすることが応力低減効果の観点からは好ましい。ここで言う不純物打ち込み深さとは、シリコン基板表面からシリコン基板中の不純物ピーク濃度位置までの距離Rpに不純物濃度バラツキの標準偏差σをあわせたRp+σのことであり、図1(h)工程のCの位置で濃度深さが均一な部分におけるものである。ゲート電極端部や素子分離部端部では、ピーク濃度深さが大きく変化しているので、これらの領域に挟まれたピーク濃度深さの少ない領域で測定することができる。
【0038】
例えば、基板のサイドウォール端部(サイドウォールを備えていない場合はゲート電極端部)と素子分離溝端部との距離の中間部(例えば1/2の場所)において測定することができる。
【0039】
なお、これは例えばenergy−dispensive X−ray(EDX)等により測定することができる。
【0040】
また、具体的には、不純物のピーク濃度までの深さ、或いはより好ましくは、前記ピーク濃度までの深さの1.5倍、更に好ましくは2倍の深さ以上の埋め込み酸化膜の落ち込み量を備えることが好ましい。
【0041】
或いは、図5に基づいて、応力低減効果の観点から、50nm以上埋め込み酸化膜を落ち込ませることが好ましい。なお上限は効果の変動が少なくなり、安定した領域である200nm以下程度にすることが妥当である。これ以上にしても、顕著な効果増加があまりない恐れがあるからである。この後の工程でこの上に膜を堆積することから段差を少なくする観点でもこの程度以下に抑えることが妥当である。なお、前記効果は少なくなる可能性もあるが、製造上の都合或いは不純物打ち込み領域の関係を考慮して、例えば40nm以上の埋込み酸化膜の落込み量を有するようにすることもできる。
【0042】
なお、不純物ピーク濃度についての検討は、前述のように基板に導入された低濃度の不純物のピークと高濃度の不純物のピークが異なる場合に鑑みて、高濃度の不純物における濃度ピークに基いて前述の判断などをすることができる。
【0043】
また、不純物の濃度ピークより半導体基板表面から深い領域になるにしたがい、導入された不純物の濃度は低くなる。素子分離膜の半導体基板表面からのリセス量は、ウエルを構成する不純物濃度と打込み不純物濃度が同じになる接合面の深さ以下にとどめておくことがその後形成される半導体装置の電気特定の観点で好ましい。十分なマージンをとって整合誤差等によらず安定して特性低下を抑制する観点からはリセス量は前記接合面の深さの80%以下の深さにしておくことが好ましい。
【0044】
本実施例ではレジストをマスクにドライエッチングにより素子分離中の埋め込み酸化膜を除去したが、当然ながら別な方法で行ってもよい。
【0045】
他の方法としては、例えば、図1(b)後に図1(e)記載したイオン導入を行って、その後に素子分離領域のリセスを形成することもできる。
【0046】
その場合のプロセスとしては、基本的には前述している図1(a)〜(h)と同様のプロセスを有することができるが、図1(c)〜(e)の代わりに以下の工程を実施する点を特徴とする。
【0047】
図1(f)の前に、以下の(1)、(2)工程を実施する。これにより比較的容易に埋め込み酸化膜103に落ち込みを形成することが可能である。
(1)シリコン基板100にボロン(PMOSの場合)やひ素(NMOSの場合)などの不純物をを濃度1E13(個/cm2)程度打ち込み、低濃度層111形成する。その後、絶縁膜となるシリコンナイトライド膜A112を堆積後、パターニングする(図16(a))。
(2)シリコンナイトライド膜A112をマスクにして、埋め込み酸化膜103をドライエッチング法を用いてシリコン基板100表面から落ち込まし、露出したシリコン基板100にボロン(PMOSの場合)やひ素(NMOSの場合)などの不純物を濃度5E14〜3E15(個/cm2)程度打ち込み、高濃度層114を形成する(図16(b))。
【0048】
その後にランプアニールにより約1000℃に短時間維持し、打込みにより乱れた結晶構造を再結晶化などにより前記高濃度層を形成した領域の基板表面をコンタクトとして良好な状態にする。
【0049】
これにより、レジストを用いる場合に比べてセルフアラインでの位置決めができるので、装置特性のばらつきを低減できる。また微細化パターンに適用可能である。図7(c)のレジスト形成工程を省略して図16(a)(b)のようにエッチングを図1の対応する場合より長めにすることで効果的に素子分離領域のリセスを形成することができる。
【0050】
なお、上記説明では、図1(b)において、ゲート電極のパターンニング時にゲート電極周辺のシリコン基板上のシリコン酸化膜を除去するように記載しているが、それ以外の形態をとることもできる。
【0051】
例えば、図1(b)において、ゲート電極パターンニング時に周辺のシリコン基板上の熱酸化膜を除去せずにゲート電極を形成する。このサイドウォール部にシリコンナイトライド膜A112形成・パターンニングする工程でゲート電極部と素子分離部との間のシリコン基板100を露出させる形態を開示しているが、以下のようにすることもできる。
【0052】
例えば、ゲート電極側壁のサイドウォールの絶縁膜を形成・パターンニングするする工程で、エッチング量を前述の形態より少なくして、前記領域のシリコン基板100表面にパット酸化膜などの酸化膜が残っているようにする。これにより、図1(e)に示した熱酸化膜A110を形成する工程を省略或いは少なくすることができる。
【0053】
なお、図1(d)中で埋め込み酸化膜をシリコン基板表面から一様に落ち込こませたが、埋め込み酸化膜の一部でもシリコン基板から落込んでいれば効果があることは言うまでもない。または、素子形成領域ではさまれた素子分離層形成で挟まれたSGIの領域のうち、過半数が落ち込んでるようにする。(具体的には、素子形成領域で挟まれるように引いた断面における素子分離層の表面の過半数の領域が落込んでいるよう配置されることができる)。
【0054】
落込みの測定場所として他には、埋込み絶縁膜の上端部を比較対象とすることもできる。
【0055】
図7に他の形態として、前記製造工程において、ゲート電極形成前に埋め込み酸化膜の落ち込み形成をするように変更した場合の構造を示す。ゲート電極膜が図7に示すようにSTI溝上端部Aを回り込むように形成される恐れがある。溝上端部に電界が集中し、MOSトランジスタの閾値電圧のシフト等、電気的の変化を抑制する観点からは、先に記載のように、埋め込み酸化膜の落込み形成を上記(2)工程のゲート電極形成後に行う方が好ましい。
もちろん、これらの影響が少ない製品や他の観点から、埋め込み酸化膜の落込み形成はゲート電極を含むトランジスタ形前でSTI形成後(工程(1)後)に行うこともできる。
【0056】
また、結晶欠陥の発生は、シリコン基板に不純物を打ち込み、その後の結晶回復アニールで生じる場合が多い。そのため、前記埋め込み酸化膜の落込み形成はこの結晶回復アニールの前までに行うことが有効である。
【0057】
また、STI構造の製造方法として、図11に示すように製造すると、埋め込み酸化膜103の溝と隣接する領域が他の埋め込み酸化膜103表面より低くなる低下領域が形成されにくいので、本方法を用いた場合には特に有効である。
(1)シリコン基板100上にパッド酸化膜121を厚さ約10nm、シリコンナイトライド膜B122を厚さ約150nm堆積後にパターニングし、その後、シリコンナイトライド膜B122上に酸化膜B123を堆積する。この酸化膜B123を深さ方向のみを選択的にエッチングするドライエッチング法を用いて、パッド酸化膜121とシリコンナイトライド膜B122端部側壁に残す(図11(a))。
(2)酸化膜B123をマスクにシリコン基板100に200〜400nm程度の溝を形成
する(図11(b))。
(3)溝内を1000℃前後の温度で熱酸化して5〜30nmの熱酸化膜102を形成する。その後、溝内に埋め込み絶縁膜を埋め込む。例えば、CVDまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜103を埋め込む。そして、希釈酸化雰囲気中又はN2雰囲気中で1000℃〜1150℃、1〜2時間のアニールを施す(図11(c))。
(4)埋め込み酸化膜103をシリコンナイトライド膜B122をストッパにCMP法等で平坦化し、その後、シリコンナイトライド膜B122とパッド酸化膜B121をそれぞれ、150〜200℃程度に加熱したりん酸とフッ酸により除去する(図11(d))。このようなSTI構造の製造方法とすることで、埋め込み酸化膜103がシリコン基板100上に図37(d)のdだけ堆積されるようになり、埋め込み酸化膜の前記低下領域が形成されにくくなるので、このような製造方法の場合では強制的に落込みを形成する本方法が特に有効である。
このようにすることにより、ゲート電極の一部は素子分離領域に位置し、素子分離領域における埋め込み絶縁膜の埋め込み絶縁膜の上に堆積される膜と対向する界面のうち、ゲート電極が位置する第一の素子分離領域における第一の界面が、第一の素子分離領域の周囲に位置する第二の素子分離領域における第二の界面より高い位置に形成され、前記第一の界面と第二の界面との間にゲート電極が配置する領域における半導体基板表面が位置するような関係を有するように形成されることができる。
【0058】
さらに、STI構造の製造方法として、図12に示すように製造すると、埋め込み酸化膜3の前記低下領域が形成されにくいので、本方法を用いた場合にも特に有効である。
(1)シリコン基板100上にパッド酸化膜121を厚さ約10nm、シリコンナイトライド膜B122を厚さ約150nm堆積後にパターニングし、シリコンナイトライド膜B122をマスクにシリコン基板100に200〜400nm程度の溝を形成する。その後、溝内を1000℃前後の温度で熱酸化して5〜30nmの熱酸化膜102を形成する(図12(a))。
(2)溝内に埋め込み絶縁膜を埋め込む。例えば、CVDまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜103を埋め込む。そして、埋め込み酸化膜103を希釈酸化雰囲気中又はN2雰囲気中で1000℃〜1150℃、1〜2時間のアニールを施し、埋め込み酸化膜103の緻密化を行う。その後、埋め込み酸化膜103をシリコンナイトライド膜B122をストッパにCMP法等で平坦化する(図12(b))。
(3)シリコンナイトライド膜B122を150〜200℃程度に加熱したりん酸により除去する(図12(c))。
(4)シリコン基板100上に酸化膜B123を堆積し、この酸化膜B123を深さ方向のみを選択的にエッチングするドライエッチング法を用いて、埋め込み酸化膜103の側壁にのみ酸化膜B123を残す(図12(d))。この後に、酸化膜B123の緻密化を目的に1000℃程度のアニールを行ってもよい。
【0059】
このようなSTI構造の製造方法とすることで、埋め込み酸化膜103がシリコン基板上に図12(d)のdだけ堆積されるようになり、埋め込み酸化膜は前記低下領域が形成されにくくなるので、このような製造方法の場合では強制的に落込みを形成する本方法が特に有効である。
【0060】
さらに、STI構造の製造方法として、図13に示すように製造すると、埋め込み酸化膜103の前記低下領域が形成されにくいので、本方法を用いた場合にも特に有効である。
(1)シリコン基板100上にパッド酸化膜121を厚さ約10nm、シリコンナイトライド膜B122を厚さ約200〜250nm堆積後にパターニングし、シリコンナイトライド膜B122をマスクにシリコン基板100に200〜400nm程度の溝を形成する(図13(a))。
(2)その後、シリコンナイトライド膜B122の一部を150〜200℃程度に加熱したりん酸により除去し、シリコン基板100の溝上端部からシリコンナイトライド膜B122を20〜50nm後退させる(図13(b))。
(3)溝内を1000℃前後の温度で熱酸化して5〜30nmの熱酸化膜102を形成し、さらに溝内に埋め込み絶縁膜を埋め込む。例えば、CVDまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜103を埋め込む。そして、埋め込み酸化膜103を希釈酸化雰囲気中又はN2雰囲気中で1000℃〜1150℃、1〜2時間のアニールを施し、埋め込み酸化膜103の緻密化を行う(図13(c))。
(4)埋め込み酸化膜103をシリコンナイトライド膜B122をストッパにCMP法等で平坦化し、その後、シリコンナイトライド膜B122とパッド酸化膜B122をそれぞれ、150〜200℃程度に加熱したりん酸とフッ酸により除去する(図13(d))。このようなSTI構造の製造方法とすることで、埋め込み酸化膜103がシリコン基板上に図13(d)のdだけ堆積されるようになり、埋め込み酸化膜は前記低下領域が形成されにくくなるので、このような製造方法の場合では強制的に落込みを形成する本方法が特に有効である。
【0061】
さらに、STI構造の製造方法として、図14に示すように製造すると、埋め込み酸化膜103の前記低下領域が形成されにくいので、本方法を用いた場合にも特に有効である。
(1)シリコン基板100上にパッド酸化膜121を厚さ約10nm、シリコンナイトライド膜B122を厚さ約150nm堆積後にパターニングし、シリコンナイトライド膜B122をマスクにシリコン基板100に200〜400nm程度の溝を形成する。その後、溝内をAMAT社製のISSG酸化(In−Situ Steam Generation)炉体で1000℃〜1150℃前後の温度で熱酸化して5〜30nmの熱酸化膜102を形成する。ISSG酸化方式では、酸化剤となる水蒸気を炉外で形成するのではなく、水素と酸素を炉内に導き、炉内で水蒸気を形成するもので、シリコンだけでなくシリコンナイトライド膜も酸化される。そのため、シリコンナイトライド膜B122膜表面に酸化が形成され、結果的にシリコンナイトライド膜B122は溝上端部から後退した格好となる(図14(a))。
(2)溝内に埋め込み絶縁膜を埋め込む。例えば、CVDまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜103を埋め込む。そして、埋め込み酸化膜103を希釈酸化雰囲気中又はN2雰囲気中で1000℃〜1150℃、1〜2時間のアニールを施し、埋め込み酸化膜103の緻密化を行う。その後、埋め込み酸化膜103をシリコンナイトライド膜B122をストッパにCMP法等で平坦化する(図14(b))。
(3)シリコンナイトライド膜B122とパッド酸化膜をそれぞれ、150〜200℃程度に加熱したりん酸とフッ酸により除去する(図14(c))。
【0062】
このようなSTI構造の製造方法とすることで、埋め込み酸化膜103がシリコン基板上に図14(c)のdだけ堆積されるようになり、埋め込み酸化膜は前記低下領域が形成しにくくなるので、このような製造方法の場合では強制的に落込みを形成する本方法が特に有効である。
【0063】
さらに、STI構造の製造方法として、図15に示すように製造すると、埋め込み酸化膜103の前記低下領域が形成されにくいので、本方法を用いた場合にも特に有効である。
(1)シリコン基板100上にパッド酸化膜121を厚さ約10nm、多結晶シリコン膜(もしくはアモルファスシリコン膜)124を厚さ10〜50nm、シリコンナイトライド膜B122を厚さ約150nm順次堆積した後にパターニングし、シリコンナイトライド膜B122をマスクにシリコン基板100に200〜400nm程度の溝を形成する。その後、溝内を1000℃〜1150℃前後の温度で熱酸化して5〜30nmの熱酸化膜102を形成する。この際、多結晶シリコン膜124は酸化されるので、シリコン基板100上の溝上端部には厚い酸化膜が形成される図15(a))。
(2)溝内に埋め込み絶縁膜を埋め込む。例えば、CVDまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜103を埋め込む。そして、埋め込み酸化膜103を希釈酸化雰囲気中又はN2雰囲気中で1000℃〜1150℃、1〜2時間のアニールを施し、埋め込み酸化膜103の緻密化を行う。(図15(b))。
(3)その後、埋め込み酸化膜103をシリコンナイトライド膜B122をストッパにCMP法等で平坦化し、シリコンナイトライド膜B122とパッド酸化膜121をそれぞれ、150〜200℃程度に加熱したりん酸とフッ酸により除去する(図15(c))。
【0064】
このようなSTI構造の製造方法とすることで、埋め込み酸化膜103がシリコン基板上に図15(c)のdだけ堆積されるようになり、埋め込み酸化膜は前記低下領域が形成しにくくなるので、このような製造方法の場合では落込みを形成する本方法が特に有効である。
【0065】
さらに、埋め込み酸化膜の製造方法として1×1010〜1×1012個/cm3高密度のプラズマを使用して作製したHDP膜は、CVD法やスパッタ法で作製した膜より密度が高く、フッ酸により除去されにくい。そのため、不要となったパッド酸化膜121や犠牲酸化膜125を除去する際にこの膜は除去されにくく前記低下領域は形成されにくくなるので、 HDP膜を使用した場合に本方法は特に有効である。
【0066】
STIの応力を低減させる方法として、工程(1)の熱酸化膜2形成後にNOガス中で熱処理し、シリコン基板と熱酸化膜2界面にオキシナイトライドを形成する方法、また、窒素プラズマにさらして、熱酸化膜2表面に酸窒化物を形成する方法等がある。これらの方法は、酸素の拡散を抑制して、STI応力を低減するものであるが、完全には酸素の拡散を防止できない。そのため、これらを行った場合でも本方法は有効である。
【0067】
すなわち、STI起因で生じる応力が存在する場合、本方法は有効である。
【0068】
また、前述の実施例においては、DRAMその他一般のMOSなどの電界効果型トランジスタに関する構造を示したが、本願発明は、Flashなどのように溝の酸化量が多い半導体装置に適応するとその効果が大きい。
【0069】
次に第3の実施例に本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0070】
また、本実施の形態においては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)をして電界効果トランジスタの総称とし、これをMOSと略し、pチャネル型のMOSFETをPMOSと略し、nチャネル型のMOSFETをNMOSと略す。
【0071】
本実施の形態においては、例えば512メガビットの記憶容量を有するフラッシュメモリに本発明を適用した場合について説明する。ただし、本発明は512メガビットのものに限定されるものではなく種々適用可能であり、例えば512メガビットよりも小さい256メガビットのもの、あるいは512メガビット以上のものにも適用可能である。
【0072】
図17には、そのフラッシュメモリの一実施の形態のブロック構成が示されている。まず、同図をもとに、本実施の形態のフラッシュメモリの構成の概要について説明する。
【0073】
メモリアレイMARYに対して、ワード線を選択する行デコーダXDが接続されると共に、ビット線を選択する列デコーダYDがセンスアンプデータラッチSADLを介して接続される。入出力バッファIOBは、行アドレスバッファXBを介して行デコーダXDに接続されると共に列アドレスバッファYBを介して列デコーダYDに接続され、さらにセンスアンプデータラッチSADLおよび制御回路CCにも接続される。制御回路CCは、電源制御回路VCCを介して行デコーダXDおよびセンスアンプデータラッチSADLに接続される。
【0074】
制御回路CCは、コマンドデコーダ、電源切り換え回路および書き込み/消去回路から構成される。また、電源制御回路VCCは、基準電圧発生回路、書き込み/消去電圧発生回路および検証電圧発生回路から構成される。ここで、基準電圧発生回路は、書き込み/消去電圧発生回路および検証電圧発生回路等の各所定電圧を発生するために各回路へ入力される参照電圧を生成する回路である。
【0075】
メモリアレイMARYは、半導体基板の主面の大半を占めて配置されており、図の水平方向に平行して配置される所定数のワード線と、これに対して垂直な方向に平行して配置される所定数のビット線と、これらのワード線およびビット線の実質的な交点に格子配列される多数の2層ゲート構造型メモリセルとを有している。このメモリセルは、同一列に配置されるm+1個を単位としてセルユニットにグループ分割され、そのセルユニットは、n+1個を単位としてメモリセルブロックを構成する。
【0076】
さらに、この実施の形態のフラッシュメモリは、いわゆる階層ビット線方式を採り、メモリアレイMARYのビット線は、各セルユニットを構成するm+1個のメモリセルのドレインが共通結合されてなるサブビット線と、同一列に配置されたp+1本のサブビット線がドレイン側の選択MOSを介して選択的に接続されるメインビット線からなる。
【0077】
メモリアレイMARYの各セルユニットを構成するm+1個のメモリセルのソースは、対応するローカルソース線にそれぞれ共有接合され、これらのローカルソース線は、対応するソース側の選択MOSを介して共通ソース線に結合される。また、メモリアレイMARYの同一行に配置されるn+1個のメモリセルの制御ゲートは、対応するワード線にそれぞれ共通結合され、ドレイン側の選択MOSおよびソース側の選択MOSは、ワード線と平行して配置されるp+1本のドレイン側ブロック選択信号線またはソース側ブロック選択信号線にそれぞれ共通結合される。
【0078】
次に、図17のフラッシュメモリに含まれるメモリアレイの部分的な回路図を図18に示す。同図をもとに、メモリアレイの具体的構成について説明する。これらの回路はNMOSから構成されている。
【0079】
図18に示すように、本実施の形態のフラッシュメモリのメモリアレイMARYは、p+1個のメモリセルブロックMCB0〜MCBp(図18には、メモリセルブロックMCB0,MCB1と、メモリセルブロックMCB2ならびにこれらのメモリセルブロックに関連する部分のみが例示される。以下、同様)を含み、これらのメモリセルブロックのそれぞれは、図の水平方向に平行して配置されるm+1本のワード線W00〜W0mないしWp0〜Wpmと、図の垂直方向に平行して配置されるn+1本のメインビット線MB0〜MBn(MB)とを含む。これらのワード線およびメインビット線の実質的な交点には、(m+1)×(n+1)個の2層ゲート構造型のメモリセルMCがそれぞれ格子配置される。
【0080】
メモリアレイMARYは、特に限定されないが、例えばAND型アレイ構成とされ、メモリセルブロックMCB0〜MCBpを構成するメモリセルMCは、同一列に配置されるm+1個を単位としてn+1個のセルユニットCU00〜CU0nないしCUp0〜CUpnにそれぞれグループ分割される。これらのセルユニットを構成するm+1個のメモリセルMCのドレインは、対応するサブビット線SB00〜SB0nないしSBp0〜SBpnにそれぞれ共通結合され、そのソースは、対応するローカルソース線SS00〜SS0nないしSSp0〜SSpnにそれぞれ共通結合される。また、各セルユニットのサブビット線SB00〜SB0nないしSBp0〜SBpnは、そのゲートが対応するドレイン側のブロック選択信号線MD0〜MDpに結合されたnチャネル型のドレイン側選択MOSN1を介して対応するメインビット線MB0〜MBnに結合され、ローカルソース線SS00〜SS0nないしSSp0〜SSpnは、そのゲートが対応するソース側のブロック選択信号線MS0〜MSpに結合されたnチャネル型のソース側選択MOSN3を介して共通ソース線SLに結合される。
【0081】
メモリセルブロックMCB0〜MCBpの各セルユニットは、さらに、対応するm+1個のメモリセルMCの共通結合されたドレイン、すなわちサブビット線SB00〜SB0nないしSBp0〜SBpnと、対応するm+1個のメモリセルMCの共通結合されたソース、すなわちローカルソース線SS00〜SS0nないしSSp0〜SSpnとの間にそれぞれ設けられるnチャネル型の短絡MOSN2をそれぞれ含む。各メモリセルブロックに含まれるn+1個の短絡MOSN2のゲートは、対応する短絡MOS用のブロック選択信号線SC0〜SCpにそれぞれ共通結合される。
【0082】
次に、本実施の形態のフラッシュメモリの素子配置および素子構造を図19〜図22によって説明する。図19は上記メモリアレイの要部平面図、図20は図19と同じ平面領域であって図19よりも上層のレイアウト層の要部平面図、図21はメモリアレイおよび周辺回路領域の要部断面図、図22は図19のB−B線(メモリセルのチャネル部分をワード線に対して交差する方向(Y方向)に沿って切断した線)の断面図である。周辺回路はメモリアレイを制御し、メモリアレイとデータの授受を行う関連回路の総称である。
【0083】
なお、図21(a)に示すメモリアレイは図19のA−A線(ワード線W上をその延在方向(X方向)に沿って切断した線)の断面に相当する。図21(b)に示す周辺回路領域にはメモリアレイとは異なる回路素子が形成されており、周辺回路領域に示した低電圧系NMOSおよびPMOSは、駆動電圧が、例えば1.8〜3.3V程度の相対的に低い周辺回路用のMOSである。周辺回路領域には駆動電圧が相対的に高い周辺回路用のMOSも形成されるが、ここでは省略する。また、ここでは、図21および図22の断面図を中心に説明するが、平面的な構成の説明箇所については図19および図20を随時参照されたい。
【0084】
上記半導体チップを構成する半導体基板1は、例えばp型のシリコン単結晶からなり、メモリアレイMARYの半導体基板1には、例えばホウ素(B)が導入されてなるpウェルPWmが形成され、周辺回路領域の半導体基板1には、例えばホウ素が導入されてなるpウェルPWpおよび、例えばリン(P)またはヒ素(As)が導入されてなるnウェルNWpが形成されている。
【0085】
pウェルPWmは、特に制限されないが、その下層に形成された埋め込みnウェルNWmと、pウェルPWmの側部側に形成されたnウェルNWpとに取り込まれており、半導体基板1から電気的に分離されている。その埋め込みnウェルNWmは、例えばリンまたはヒ素が半導体基板1に導入されて形成されてなり、半導体基板1上の他の素子からのノイズが半導体基板1を通じてpウェルPWm(すなわち、メモリセルMC)に侵入するのを抑制または防止したり、pウェルPWmの電位を半導体基板1とは独立して所定の値に設定したりする機能を備えている。
【0086】
半導体基板1の主面には、例えば溝型の分離部(トレンチアイソレーション)STIが形成されている。分離部STIは半導体基板1に掘られた溝内に絶縁膜が埋め込まれて形成されており、分離部STIの絶縁膜は、例えば酸化シリコン等からなる。メモリアレイMARYにおける分離部STIは、ワード線の延在方向(X方向)に沿って配置された複数のメモリセルMC間を電気的に分離するように、Y方向に沿って平面帯状に配置されており、例えば1μm未満の幅を有するストライプ状の活性領域を構成する。
【0087】
また、メモリアレイMARYでは、分離部STIの絶縁膜の上面は半導体基板1の表面よりも落ち込んでおり、リセス量(半導体基板1の表面から分離部STIの絶縁膜の上面までの落ち込み量)は相対的に大きく、例えば80nm程度である。このように、分離部STIをリセス量が相対的に大きい構造とすることにより溝の側壁の上部がフリー面となるので、800℃以上の温度で熱処理を行った場合などに、半導体基板1に生ずる応力を低減することができる。
【0088】
活性領域の幅が1μm以上で、パターンが相対的に疎に配置されている周辺回路領域では、分離部STIの絶縁膜の上面は半導体基板1の表面とほぼ一致するように平坦化されている。リセス量はゼロまたは相対的に小さく、例えば0〜40nm程度である。
【0089】
周辺回路領域では、活性領域から分離部STIにかけて連続的にMOSのゲート電極が存在する。このため、周辺回路領域でリセス量が大きい分離部STIを採用すると、活性領域の端部で電界集中が起こり、MOSのゲート絶縁膜が破壊されやすくなる。これを回避するためには、周辺回路領域の分離部STIのリセス量をゼロまたは相対的に小さくすることが望ましい。なお、周辺回路領域の活性領域はメモリアレイの活性領域よりも大きいことから、周辺回路領域では、分離部STIが半導体基板1に生ずる応力が分散されて、リセス量を大きくとらなくても結晶欠陥の発生は抑えられる。
【0090】
各メモリセルMCは、半導体基板1に形成された一対のn型半導体領域2S,2Dと、半導体基板1の主面(活性領域)上に形成された絶縁膜3aと、その上に形成された浮遊ゲート電極用の導体膜4と、その上に形成された層間膜5と、その上に形成された制御ゲート電極用の導体膜6とを有している。
【0091】
メモリセルMCのn型半導体領域2Sは、ソース領域を形成する領域であり、上記ローカルソース線SSの一部で形成されている。また、n型半導体領域2Dは、ドレイン領域を形成する領域であり、上記サブビット線SBの一部で形成されている。ローカルソース線SSおよびサブビット線SBは、上記Y方向に沿って配置された複数個のメモリセルMCを平面的に挟むようにY方向に沿って互いに平行に平面帯状に延びて形成され、その挟まれた複数個のメモリセルMCの共有の領域となっている。
【0092】
本実施の形態においては、このn型半導体領域2S(ローカルソース線SS)およびn型半導体領域2D(サブビット線SB)は、例えばヒ素が半導体基板1に、例えば1014/cm2程度以上導入されることで形成されている。これにより、半導体領域2S,2Dの浅い接合を実現でき、かつ、短チャネル効果等の発生を抑制または防止しつつ不純物濃度を増やすことができるので、微細化、信頼性の確保および抵抗(シート抵抗)の低下を実現することができる。なお、ローカルソース線SSは選択MOSN3を介して金属膜等で形成された共通ソース線SL(図18参照)と電気的に接続され、サブビット線SBは選択MOSN1を介して金属膜等で形成されたメインビット線MBと電気的に接続されている。
【0093】
メモリセルMCを構成する絶縁膜3aは、例えば厚さ9〜10nm程度の酸化シリコン等からなり、情報の書き込みまたは消去に寄与する電子を半導体基板1から浮遊ゲート電極用の導体膜4に注入したり、その導体膜4に保持された電子を半導体基板1に放出させたりする際の電子の通過領域(トンネル絶縁膜)となっている。
【0094】
浮遊ゲート電極用の導体膜4は、二層の導体膜(下層導体膜4a、上層導体膜4b)が下層から順に積み重ねられて構成されている。下層導体膜4aおよび上層導体膜4bは、例えばいずれも不純物が導入された低抵抗の多結晶シリコンからなり、その厚さは、下層導体膜4aが、例えば70nm程度、上層導体膜4bが、例えば40nm程度である。
【0095】
ただし、導体膜4は、図19の上記X方向に沿った断面(図21(a))に示すように、断面T字状に形成されており、上層導体膜4bの幅が、その下層導体膜4aの幅よりも広くなっている。これにより、メモリセルMCのゲート長を小さくしたまま、制御ゲート電極用の導体膜6に対する浮遊ゲート電極用の導体膜4の対向面積を増大させることができ、それらゲート電極間に形成される容量を増大させることができる。従って、微細なメモリセルMCのまま、メモリセルMCの動作効率を向上させることが可能となっている。
【0096】
また、浮遊ゲート電極用の導体膜4の導体膜4bと半導体基板1との間には、例えば酸化シリコン等からなる絶縁膜7が介在されており、一対のn型半導体領域2S,2Dと導体膜4bとの間の絶縁が図られている。
【0097】
浮遊ゲート電極用の上層導体膜4bの表面は、上記層間膜5によって覆われており、これにより、浮遊ゲート電極用の導体膜4は、制御ゲート電極用の導体膜6と絶縁されている。上記層間膜5は、例えば酸化シリコン膜上に窒化シリコン膜を介して酸化シリコン膜を積み重ねてなり、その厚さは、例えば15nm程度である。制御ゲート電極用の導体膜6は、情報の読み出し、書き込みおよび消去を行うための電極であり、ワード線Wと一体に形成され、ワード線Wの一部で構成されている。この制御ゲート電極用の導体膜6(ワード線W)は、例えば二層の導体膜(下層導体膜6a,上層導体膜6b)が下層から順に積み重ねられて形成されている。下層導体膜6aは、例えば厚さ100nm程度の低抵抗な多結晶シリコンからなる。その上層導体膜6bは、例えば厚さ80nm程度のタングステンシリサイド(WSix)からなり、下層導体膜6aに電気的に接続された状態で積み重ねられている。この上層導体膜6bを設けたことによりワード線Wの電気抵抗を下げることができるので、フラッシュメモリの動作速度を向上させることが可能となっている。ただし、導体膜6の構造は、これに限定されるものではなく種々変更可能であり、例えば低抵抗多結晶シリコン上に窒化タングステン等のようなバリア導体膜を介してタングステン等のような金属膜を積み重ねてなる構造としてもよい。この場合、ワード線Wの電気抵抗を大幅に下げることができるので、フラッシュメモリの動作速度をさらに向上させることが可能となる。なお、ワード線W上には、例えば酸化シリコンからなるキャップ絶縁膜8が形成されている。
【0098】
低電圧系NMOSQLn、低電圧系PMOSQLp、短絡MOSN2、選択MOSN1,N3(図18等も参照)等のようなMOSの構造が、上記メモリセルMCと同一のプロセスで形成される。これらMOSのゲート電極(低電圧系NMOSQLnのゲート電極10n、低電圧系PMOSQLpのゲート電極10p、短絡MOSN2のゲート電極9および選択MOSN1のゲート電極10)は、浮遊ゲート電極用の導体膜4上に層間膜5を介して制御ゲート電極用の導体膜6を積み重ねる構造を有している。導体膜4と導体膜6とはコンタクトホールSCを通じて電気的に接続されており、導体膜6上にはキャップ絶縁膜8が形成されている。
【0099】
さらに、これらMOSは、それぞれ別々に形成されたソース・ドレインを有しており、例えば低電圧系NMOSQLnにn型半導体領域11n、低電圧系PMOSQLpにp型半導体領域11pおよび選択MOSN1のn型半導体領域11を形成する。また、低電圧系NMOSQLn、低電圧系PMOSQLpおよび短絡MOSN2のゲート絶縁膜は、メモリセルMCのトンネル絶縁膜を構成する絶縁膜3aと同一層で構成され、選択MOSN1のゲート絶縁膜は、例えば厚さ20nm程度の酸化シリコン等からなる絶縁膜3bで構成される。なお、本実施の形態では、メモリセルMCのトンネル絶縁膜と低電圧系MOS等のゲート絶縁膜とを同一層の絶縁膜3aで構成したが、これに限定されるものではなく、異なる層の絶縁膜で構成してもよい。
【0100】
さらに、このような浮遊ゲート電極用の導体膜4、制御ゲート電極用の導体膜6、ゲート電極9,10、10n、10pおよびキャップ絶縁膜8の側面には、例えば酸化シリコンからなる絶縁膜12aが被覆されている。特に、上記ゲート幅方向に互いに隣接するワード線Wの間は、その絶縁膜12aによって埋め込まれた状態となっている。このような絶縁膜12a上および導体膜6上には、例えば酸化シリコンからなる絶縁膜12bが堆積されている。
【0101】
この絶縁膜12b上には、例えばタングステン等からなる第1層配線L1が形成されている。所定の第1層配線L1は、絶縁膜12bに穿孔されたコンタクトホールCON1を通じて、低電圧系NMOSQLnのn型半導体領域11n、低電圧系PMOSQLpのp型半導体領域11pおよび選択MOSN1のn型半導体領域11と電気的に接続されている。さらに、絶縁膜12b上には、例えば酸化シリコンからなる絶縁膜12cが堆積されており、これにより第1層配線L1の表面が被覆されている。その絶縁膜12c上には、第2層配線L2が形成されている。第2層配線L2は、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順に積層してなり、絶縁膜12cに穿孔されたスルーホールTH1の内部に埋め込まれたプラグ13を介して第1層配線L1と電気的に接続されている。この第2層配線L2の表面は、例えば酸化シリコンからなる絶縁膜12dによって被覆されている。さらに、その絶縁膜12d上には、図示はしないが、第3層配線が形成されている。第3層配線は、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順に積層してなり、絶縁膜12dに穿孔されたスルーホールを通じて第2層配線L2と電気的に接続されている。
【0102】
次に、フラッシュメモリの製造方法の一例を工程順に説明する。
【0103】
図23および図24は、本実施の形態のフラッシュメモリの製造工程中の図を示している。図23は、上記図10に相当するメモリアレイ(短絡MOSおよび選択MOSを含む)の要部平面図である。図24は、上記図21に相当するフラッシュメモリのメモリアレイおよび周辺回路領域を含む要部断面図であり、ここでのメモリアレイは図19のA−A線断面に相当する(以下に続く図において同じ)。周辺回路領域には、低電圧系NMOSおよびPMOSを例示する。
【0104】
まず、図23および図24に示すように、シリコン単結晶からなる半導体基板(この段階では半導体ウエハと称する平面略円形状の半導体の薄板)1の主面に、溝型の分離部STIおよびこれに取り囲まれるように配置された活性領域Lm等を形成する。
【0105】
分離部STIは、例えば以下のように形成できる。半導体基板1の所定箇所に分離溝14を形成した後、半導体基板1に熱酸化処理を施して、図示はしないが、5〜20nm程度の酸化シリコン膜を形成する。続いて半導体基板1の主面上に、CVD法またはスパッタ法によって、例えば酸化シリコンからなる絶縁膜15を堆積する。さらに絶縁膜15の表面をCMP(Chemical Mechanical Polishing)法等によって研磨することによって、絶縁膜15の表面が半導体基板1の主面とほぼ一致するように、分離溝14内に絶縁膜15を残す。
【0106】
次いで、図25は、続く製造工程における図24と同じ箇所の要部断面図である。まず、周辺回路領域をフォトレジストパターンで覆った後、このフォトレジストパターンをマスクに用いて、メモリアレイの分離溝14の内部に埋め込まれた絶縁膜15を所定量エッチバックする。その後、1000℃程度の熱処理を半導体基板1に施して絶縁膜15の緻密化を行う。これにより、周辺回路領域にリセス量が0〜40nm程度の分離部STIを形成し、メモリアレイにリセス量が80nm程度の分離部STIを形成する。
【0107】
続いて、半導体基板1の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みnウェルNWm、pウェルPWm、pウェルPWpおよびnウェルNWpを形成する。
【0108】
次に、厚さの異なる2種類の絶縁膜3a,3bを形成する。まず、半導体基板1の主面上に、例えば厚さ20nm程度の厚い絶縁膜を熱酸化法等によって形成する。続いて、その厚い絶縁膜上にメモリアレイ(選択MOSを除く)および周辺回路領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、それをエッチングマスクとしてそこから露出する厚い絶縁膜をウェットエッチング法等によってエッチング除去する。その後、そのフォトレジストパターンを除去した後、メモリアレイにトンネル酸化膜を形成すべく半導体基板1に対して再び熱酸化処理等を施す。これにより、メモリアレイ(選択MOS領域を除く)および周辺回路領域に、例えば厚さが9nm程度の相対的に薄いゲート絶縁膜3aを形成し、選択MOS領域には、例えば厚さが25nm程度の相対的に厚い絶縁膜3bを形成する(図22参照)。
【0109】
次いで、図26は、続く製造工程における図23と同じ箇所の要部平面図であり、図27は、続く製造工程における図24と同じ箇所の要部断面図である。
【0110】
まず、半導体基板1の主面上に、例えば厚さ70nm程度の低抵抗な多結晶シリコンからなる下層導体膜4aおよび窒化シリコン等からなる絶縁膜16を下層から順にCVD法等によって堆積した後、その絶縁膜16および下層導体膜4aをフォトリソグラフィ技術およびドライエッチング技術によって加工することにより、メモリアレイに浮遊ゲート電極を形成する下層導体膜4aをパターニングする。この際、周辺回路領域および選択MOS領域は、全体的に下層導体膜4aおよび絶縁膜19によって覆われている。続いて、半導体基板1に、メモリセルのソース・ドレイン用の不純物(例えばヒ素)をイオン注入法等によって導入することにより、一対のn型半導体領域2S,2D(ローカルソース線SSおよびサブビット線SB)を形成する。この際、周辺回路領域および選択MOS領域等は、下層導体膜4aで覆われている。
【0111】
次いで、図28は、続く製造工程における図24と同じ箇所の要部断面図である。
【0112】
ここでは、まず、半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜7をCVD法等によって堆積した後、その絶縁膜7が半導体基板1の主面上の窪み内に残されるように、その絶縁膜7をCMP法により研磨し、さらに、ドライエッチング法等によってエッチングする。これにより、半導体基板1の主面上を平坦にする。また、この上に堆積する後述の浮遊ゲート電極用の上層導体膜がメモリセルのソース・ドレイン用のn型半導体領域2S,2Dに接触しないようにする。この際、絶縁膜16も除去されるが、下層を保護するように機能する。
【0113】
次いで、図29は、続く製造工程における図23と同じ箇所の要部平面図であり、図30は、続く製造工程における図24と同じ箇所の要部断面図である。
【0114】
まず、半導体基板1の主面上に、例えば厚さ40nm程度の低抵抗な多結晶シリコンからなる上層導体膜4bを堆積した後、その上に、フォトリソグラフィ技術によってフォトレジストパターンPR1を形成し、そのフォトレジストパターンPR1をエッチングマスクとして、そこから露出する上層導体膜4bをドライエッチング法等によって除去することにより、下層導体膜4aおよび上層導体膜4bからなる浮遊ゲート電極を形成する。なお、この際、周辺回路領域、短絡MOS領域および選択MOS領域は全体的に上層導体膜4bによって覆われている。
【0115】
次いで、図31は、続く製造工程における図23と同じ箇所の要部平面図であり、図32は、続く製造工程における図24と同じ箇所の要部断面図である。
【0116】
ここでは、まず、半導体基板1上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にCVD法等によって堆積することにより、例えば厚さが15nm程度の層間膜5を形成した後、その上に、コンタクトホールSCを形成するためのフォトレジストパターンPR2をフォトリソグラフィ技術によって形成する。続いて、そのフォトレジストパターンPR2をエッチングマスクとして、そこから露出する層間膜5をドライエッチング法等によって除去することにより、層間膜5にコンタクトホールSCを形成する。なお、図31においては、上の行のコンタクトホールSCは選択MOSのゲート電極形成領域上に配置され、下の行のコンタクトホールSCは、短絡MOSのゲート電極形成領域上に配置されている。また、図32においては、周辺回路領域にコンタクトホールSCが示されていないが、図32の断面に示されない他の位置において、それらのMOSのゲート電極形成領域上に導体膜4bの一部が露出するコンタクトホールSCが形成されている。
【0117】
次いで、図33は、続く製造工程における図23と同じ箇所の要部平面図であり、図34は、続く製造工程における図24と同じ箇所の要部断面図である。
【0118】
ここでは、まず、半導体基板1上に、例えば低抵抗な多結晶シリコンからなる下層導体膜6a、タングステンシリサイド等からなる上層導体膜6bおよび酸化シリコン等からなるキャップ絶縁膜8を下層から順にCVD法等によって堆積した後、その上に、フォトリソグラフィ技術によってフォトレジストパターンPR3を形成し、そのフォトレジストパターンPR3をエッチングマスクとして、そこから露出するキャップ絶縁膜8、上層導体膜6bおよび下層導体膜6aをドライエッチング法等によって除去することにより、メモリアレイにおいては制御ゲート電極(ワード線W)を形成し、それ以外の領域、周辺回路領域、短絡MOS領域および選択MOS領域等においては各MOSのゲート電極の一部を形成する。このエッチング処理に際しては、層間膜5をエッチングストッパとして機能させている。
【0119】
次いで、図35は、続く製造工程における図24と同じ箇所の要部断面図である。
【0120】
ここでは、まず、キャップ絶縁膜8、導体膜6をエッチングマスクとして、その下層の層間膜5、上層導体膜4bおよび下層導体膜4aをドライエッチング法等によってエッチング除去する。これにより、導体膜4は導体膜6と自己整合的にパターニングされ、ワード線方向で同一形状をもつことになる。
【0121】
これにより、メモリアレイにおいては、メモリセルMCの制御ゲート電極および浮遊ゲート電極を完成させる。すなわち、浮遊ゲート電極用の導体膜4上に層間膜5を介して制御ゲート電極用の導体膜6を積み重ねる2層ゲート電極構造を完成させる。メモリセルMCの浮遊ゲート電極と制御ゲート電極とは完全に絶縁されている。
【0122】
また、周辺回路領域においては、低電圧系NMOSのゲート電極10nおよび低電圧系PMOSのゲート電極10pを完成させる。各MOSのゲート電極においては、導体膜4と導体膜6とがコンタクトホールSCを通じて電気的に接続されている。なお、図示はしないが、短絡MOS領域および選択MOS領域においても、短絡MOSのゲート電極および選択MOSのゲート電極がそれぞれ形成される。
【0123】
次いで、図36は、続く製造工程における図24と同じ箇所の要部断面図である。
【0124】
ここでは、周辺回路領域において、それぞれのMOSの相対的に不純物濃度の低い半導体領域をそれぞれ別々に形成する。例えば低電圧系NMOSにn型半導体領域11naおよび低電圧系PMOSにp型半導体領域11paを形成する。n型半導体領域11naには、例えばヒ素が導入され、p型半導体領域11paには、例えばホウ素が導入されている。なお、図示はしないが、短絡MOS領域および選択MOS領域においても、短絡MOSの半導体領域および選択MOSの半導体領域がそれぞれ形成される。
【0125】
続いて、半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜をCVD法等によって堆積した後、これを異方性のドライエッチング法等によってエッチバックすることにより、低電圧系NMOSのゲート電極10nおよび低電圧系PMOSのゲート電極10pの側面に絶縁膜12aを形成する。なお、図示はしないが、短絡MOSのゲート電極および選択MOSのゲート電極の側面にも絶縁膜12aがそれぞれ形成され、互いに隣接するワード線W間は、この絶縁膜12aによって埋め込まれる。
【0126】
次いで、図37は、続く製造工程における図24と同じ箇所の要部断面図である。
【0127】
ここでは、周辺回路領域、短絡MOS領域および選択MOS領域において、それぞれのMOSの相対的に不純物濃度の高い半導体領域をそれぞれ別々に形成する。例えば低電圧系NMOSにn型半導体領域11nbおよび低電圧系PMOSにp型半導体領域11pbを形成する。n型半導体領域11nbには、例えばヒ素が導入され、p型半導体領域11pbには、例えばホウ素が導入されている。これにより、低電圧系NMOSのソース・ドレイン用の一対のn型半導体領域11nと、低電圧系PMOSのソース・ドレイン用の一対のp型半導体領域11pを形成し、周辺回路領域においては、低電圧系NMOSQLnおよびPMOSQLpを完成させる。なお、図示はしないが、選択MOSのソース・ドレイン用の一対のn型半導体領域が形成される。
【0128】
次いで、図38は、続く製造工程における図26と同じ箇所の要部平面図であり、図39は、続く製造工程における図27と同じ箇所の要部断面図である。
【0129】
ここでは、半導体基板1上に、例えば酸化シリコンからなる絶縁膜12bをCVD法等によって堆積した後、その絶縁膜12bに、半導体基板1の一部(各MOSのソース・ドレイン領域)、ワード線Wの一部および所定のMOSのゲート電極の一部が露出するようなコンタクトホールCON1をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板1上に、例えばタングステン等のような金属膜をスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第1層配線L1(共通ソース線を含む)を形成する。第1層配線L1は、コンタクトホールCON1を通じて各MOSのソース・ドレイン用の一対の半導体領域、ゲート電極およびワード線Wと適宜電気的に接続されている。
【0130】
次いで、図40は、続く製造工程における図26と同じ箇所の要部平面図であり、図41は、続く製造工程における図27と同じ箇所の要部断面図である。
【0131】
ここでは、半導体基板1上に、例えば酸化シリコンからなる絶縁膜12cをCVD法等によって堆積した後、その絶縁膜12cに第1層配線L1の一部が露出するようなスルーホールTH1をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板1上に、例えばタングステン等のような金属膜をスパッタリング法やCVD法等によって堆積した後、これをスルーホールTH1内のみに残るようにCMP法等によって研磨することにより、スルーホールTH1内にプラグ13を形成する。その後、半導体基板1上に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第2層配線L2(メインビット線を含む)を形成する。第2層配線L2はプラグ13を通じて第1層配線L1と電気的に接続されている。
【0132】
次いで、図42は、続く製造工程における図27と同じ箇所の要部断面図である。
【0133】
ここでは、半導体基板1上に、例えば酸化シリコンからなる絶縁膜12dをCVD法等によって堆積した後、その絶縁膜12dに第2層配線L2の一部が露出するようなスルーホールTH2を上記スルーホールTH1と同様に穿孔する。続いて、上記プラグ13と同様にして、そのスルーホールTH2内にタングステン等からなるプラグ17を形成した後、半導体基板1上に、第2層配線L2と同様に、例えば窒化チタン、アルミニウムおよび窒化チタンの積層膜からなる第3層配線L3を形成する。第3層配線L3はプラグ17を通じて第2層配線L2と電気的に接続されている。その後、半導体基板1上に、表面保護膜を形成した後、その一部に第3層配線L3の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【0134】
このように、本実施の形態によれば、活性領域Lmの幅が相対的に狭く、パターン密度が相対的に高いメモリアレイの分離部STIを相対的に大きいリセス量を有するリセス構造とすることにより、分離部STIが半導体基板1に生ずる応力を低減することができるので、半導体基板1の結晶欠陥を抑制して、メモリセルのジャンクションリークのマージンを向上することができる。
【0135】
さらに、メモリセルのジャンクションリークのマージンを向上できることから、メモリセルのサイズの縮小が可能となり、ゲート長の縮小による書き込み特性の高速化やチップサイズの縮小を図ることができる。
【0136】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0137】
例えば、前記実施の形態では、AND型フラッシュメモリに適用した場合について説明したが、NOR型フラッシュメモリ、DRAM(Dynamic Random Access Memory)を含め、短形で繰り返し性のあるメモリ素子で、微細化、低消費電力化の要求が高い全ての製品に展開可能である。また、SRAM(Static Random Access Memory)またはLogic品でも同様の効果が得られる。
【0138】
【発明の効果】
本方法によれば、基板における転位発生を効果的に防止できる。
【図面の簡単な説明】
【図1】本発明の一実施例におけるゲート構造の製造工程の模式図である。
【図2】本発明の一実施例を補足する模式図である。
【図3】本発明の一実施例を補足する模式図であり、不純物打ち込み後のシリコン基板の盛り上がりを示した図である。
【図4】本発明の一実施例を補足する模式図であり、素子分離応力の発生メカニズムを示した図である。
【図5】本発明の一実施例を補足する模式図であり、シリコン基板表面に生じる応力の埋め込み酸化膜落ち込み量依存性を示した図である。
【図6】本発明の一実施例を補足する模式図であり、実施例に基づいて試作した結果を示した図である。
【図7】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図8】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図9】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図10】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図11】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図12】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図13】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図14】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図15】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図16】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図17】本発明の三の実施の形態であるフラッシュメモリのブロック構成の説明図である。
【図18】図17のフラッシュメモリに含まれるメモリアレイの一例の部分的な回路図である。
【図19】図17のメモリアレイの要部平面図である。
【図20】図19と同じ平面領域であって、図3よりも上層のレイアウト層の要部平面図である。
【図21】(a)は、図19のA−A線のメモリアレイの要部断面図、(b)は、周辺回路領域の要部断面図である。
【図22】図19のB−B線のメモリアレイの要部断面図である。
【図23】図17のフラッシュメモリの製造工程中の要部平面図である。
【図24】図23と同じ工程時のフラッシュメモリの要部断面図である。
【図25】図23、図24に続くフラッシュメモリの製造工程中の図24と同じ箇所の要部断面図である。
【図26】図25に続くフラッシュメモリの製造工程中の図23と同じ箇所の要部平面図である。
【図27】図26と同じ工程時のフラッシュメモリの図24と同じ箇所の要部断面図である。
【図28】図26、図27に続くフラッシュメモリの製造工程中の図24と同じ箇所の要部断面図である。
【図29】図28に続くフラッシュメモリの製造工程中の図23と同じ箇所の要部平面図である。
【図30】図29と同じ工程時のフラッシュメモリの図24と同じ箇所の要部断面図である。
【図31】図29、図30に続くフラッシュメモリの製造工程中の図23と同じ箇所の要部平面図である。
【図32】図31と同じ工程時のフラッシュメモリの図24と同じ箇所の要部断面図である。
【図33】図31、図32に続くフラッシュメモリの製造工程中の図23と同じ箇所の要部平面図である。
【図34】図33と同じ工程時のフラッシュメモリの図24と同じ箇所の要部断面図である。
【図35】図33、図34に続くフラッシュメモリの製造工程中の図24と同じ箇所の要部断面図である。
【図36】図35に続くフラッシュメモリの製造工程中の図24と同じ箇所の要部断面図である。
【図37】図36に続くフラッシュメモリの製造工程中の図24と同じ箇所の要部断面図である。
【図38】図37に続くフラッシュメモリの製造工程中の図23と同じ箇所の要部平面図である。
【図39】図38と同じ工程時のフラッシュメモリの図24と同じ箇所の要部断面図である。
【図40】図38、図39に続くフラッシュメモリの製造工程中の図23と同じ箇所の要部平面図である。
【図41】図40と同じ工程時のフラッシュメモリの図24と同じ箇所の要部断面図である。
【図42】図40、図41に続くフラッシュメモリの製造工程中の図24と同じ箇所の要部断面図である。
【符号の説明】
1・・・半導体基板、2S・・・n型半導体領域、2D・・・n型半導体領域、3a・・・絶縁膜、3b・・・絶縁膜、4・・・導体膜、4a・・・下層導体膜、4b・・・上層導体膜、5・・・層間膜、6・・・導体膜、6a・・・下層導体膜、6b・・・上層導体膜、7・・・絶縁膜、8・・・キャップ絶縁膜、9・・・ゲート電極、10・・・ゲート電極、10n・・・ゲート電極、10p・・・ゲート電極、11・・・n型半導体領域、11n・・・n型半導体領域、11na・・・n型半導体領域、11nb・・・n型半導体領域、11p・・・p型半導体領域、11pa・・・p型半導体領域、11pb・・・p型半導体領域、12a・・・絶縁膜、12b・・・絶縁膜、12c・・・絶縁膜、12d・・・絶縁膜、13・・・プラグ14・・・分離溝、15・・・絶縁膜、16・・・絶縁膜、17・・・プラグ、MARY・・・メモリアレイ、XD・・・行デコーダ、YD・・・列デコーダ、SADL・・・センスアンプデータラッチ、IOB・・・入出力バッファ、XB・・・行アドレスバッファ、YB・・・列アドレスバッファ、CC・・・制御回路、VCC・・・電源制御回路、MC・・・メモリセルMCB0・・・メモリセルブロック、MCB1・・・メモリセルブロック、MCB2・・・メモリセルブロック、MCB0〜MCBp・・・メモリセルブロック、W・・・ワード線、W00〜W0m・・・ワード線、Wp0〜Wpm・・・ワード線、CU00〜CU0n・・・セルユニット、CUp0〜CUpn・・・セルユニット、MB・・・メインビット線、MB0〜MBn・・・メインビット線、SB・・・サブビット線、SB00〜SB0n・・・サブビット線、SBp0〜SBpn・・・サブビット線、SL・・・共通ソース線、SS・・・ローカルソース線、SS00〜SS0n・・・ローカルソース線、SSp0〜SSpn・・・ローカルソース線、N1・・・選択MOS、N2・・・短絡MOS、N3・・・選択MOS、MD0〜MDp・・・ブロック選択信号線、MS0〜MSp・・・ブロック選択信号線、SC0〜SCp・・・ブロック選択信号線、PWm・・・ウェル、PWp・・・pウェル、NWm・・・nウェル、NWp・・・nウェル、Lm・・・活性領域、STI・・・分離部、CON1・・・コンタクトホール、SC・・・コンタクトホール、TH1・・・スルーホール、TH2・・・スルーホール、L1・・・第1層配線、L2・・・第2層配線、L3・・・第3層配線PR1・・・フォトレジストパターン、PR2・・・フォトレジストパターン、PR3・・・フォトレジストパターン、QLn・・・NMOS、QLp・・・PMOS、101・・・シリコン基板、102・・・熱酸化膜、103・・・埋め込み酸化膜、104・・・レジスト、105・・・well層、106・・・ゲート酸化膜、107・・・多結晶シリコン膜、108・・・タングステン膜、109・・・シリコンナイトライド膜、110・・・熱酸化膜A、111・・・低濃度層、112・・・シリコンナイトライド膜A、113・・・酸化膜A、114・・・高濃度層、115・・・多結晶シリコン膜、116・・・結晶欠陥、117・・・シリコン酸化膜、118・・・アクティブ領域、119・・・素子分離領域、120・・・コンタクト領域、121・・・パッド酸化膜、122・・・シリコンナイトライドB、123・・・酸化膜B、124・・・多結晶シリコン膜、125・・・犠牲酸化膜、126・・・段差
Claims (39)
- 半導体基板と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、
前記素子分離領域上に少なくともゲート電極の一部が位置し、
前記ゲート電極の位置する第一の素子分離領域における前記埋めこみ絶縁膜の上側の第一端面が、前記ゲート電極膜の位置しない第二の素子分離領域における前記埋込み絶縁膜の第二の端面より上に位置するよう形成される領域を含むことを特徴とする半導体装置。 - 請求項1の半導体装置において、第一の端面と第二の端面の差は前記ゲート絶縁膜の厚さより大きいことを特徴とする半導体装置。
- 請求項1の半導体装置において、前記アクティブ領域に前記ゲート電極に対応して基板に不純物が打込まれた不純物領域を有し、第一の端面と第二の端面の差は前記不純物領域における基板表面から不純物濃度が最も高くなる深さまでの距離より大きいことを特徴とする半導体装置。
- 請求項1の半導体装置において、第一の端面と第二の端面の差は40nm以上であることを特徴とする半導体装置。
- 請求項1の半導体装置において、第一の端面と第二の端面の差は200nm以下であることを特徴とする半導体装置。
- 半導体基板と、
前記半導体基板上に形成されたゲート電極を有するアクティブ領域と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、を備え、前記素子分離領域における前記埋込み絶縁膜と前記埋込み絶縁膜の上に堆積される膜との界面であって、
前記溝底部から最も離れたところに位置する前記埋め込み絶縁膜の界面は、前記ゲート電極が形成された半導体基板表面より低い位置に形成されることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート電極を有するアクティブ領域と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、を備え、前記素子分離領域における前記埋込み絶縁膜と前記埋込み絶縁膜の上に堆積される膜との界面であって、
前記埋め込み絶縁膜の界面は、前記ゲート電極が形成された半導体基板表面より低い位置に形成され、
前記アクティブ領域は前記ゲート電極に対応して基板に不純物が打込まれた不純物領域を有し、前記埋め込み絶縁膜の界面と前記半導体基板表面との差は、前記不純物領域における基板表面から不純物濃度が最も高くなる深さまでの距離より大きいことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、前記素子分離領域と前記アクティブ領域に堆積され前記ゲート電極より上に位置する上端面を有する層間絶縁膜と、を備え、
前記ゲート電極の一部は前記素子分離領域に位置し、
前記ゲート電極の周囲に位置する前記素子分離領域に堆積される前記層間絶縁膜の一部は、前記ゲート電極の下に位置する前記素子分離領域における前記埋込み絶縁膜の上面より溝底面側に形成されることを特徴とする半導体装置。 - 請求項1において、埋め込み酸化膜が密度が1×1010〜1×1012個/cm3のプラズマを使用して作製したHDP膜を含むことを特徴とする半導体装置。
- 半導体基板と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、前記素子分離領域と前記アクティブ領域に堆積され前記ゲート電極より上に位置する上端面を有する層間絶縁膜と、を備え、
前記ゲート電極の一部は前記素子分離領域に位置し、
前記素子分離領域における前記埋め込み絶縁膜の前記埋め込み絶縁膜の上に堆積される膜と対向する界面のうち、前記ゲート電極が位置する第一の素子分離領域における第一の界面が、前記第一の素子分離領域の周囲に位置する第二の素子分離領域における第二の界面より高い位置に形成され、前記第一の界面と第二の界面との間に前記ゲート電極が配置する領域における前記半導体基板表面が位置するよう構成された領域を有することを特徴とする半導体装置。 - 素子が形成される複数のアクテイブ領域とアクテイブ領域相互を分離する素子分離領域を有する半導体基板と、
半導体基板のアクテイブ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
半導体基板の素子分離領域に形成され、埋込み絶縁膜で埋められた溝とを有し、埋込み絶縁膜の上端が半導体基板のアクテイブ領域表面より溝底部側に退いていることを特徴とする半導体装置。 - 半導体基板に溝を形成し、前記溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み、素子分離領域と前記素子分離領域に隣接するアクティブ領域を形成する工程、
前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、
前記素子分離領域の前記埋め込み絶縁膜の一部を除去し、前記埋め込み絶縁膜の表面に、前記ゲート電極が位置する第一の領域と、前記第一の領域の周りに、前記第一の領域より低い第二の領域を形成する工程、とを有することを特徴とする半導体装置の製造方法。 - 請求項12において、前記第二領域の前記埋め込み絶縁膜は、前記ゲート絶縁膜の厚さ以上除去されることを特徴とする半導体装置の製造方法。
- 請求項12において、前記第二領域の前記埋め込み絶縁膜は、40nm以上除去されることを特徴とする半導体装置の製造方法。
- 請求項12において、前記第二領域の前記埋め込み絶縁膜は、200nm以下除去されることを特徴とする半導体装置の製造方法。
- 半導体基板に溝を形成し、前記溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み、素子分離領域と前記素子分離領域に隣接するアクティブ領域を形成する工程、
前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、
レジストを半導体基板上に塗布し、パターンニングして前記素子分離領域において、前記ゲート電極が位置する第一の領域にレジストを残し、前記ゲート電極が位置しない第二の領域のレジストを除去し、前記第二の領域の前記埋め込み絶縁膜の一部を除去する工程、
前記半導体基板表面に熱酸化膜を形成し、前記熱酸化膜を通過させて前記半導体基板に不純物を打ち込み、アニールして不純物領域を形成する工程、
前記半導体基板に半導体基板より導電性の低い絶縁膜を堆積する工程、
前記堆積した絶縁膜の前記不純物領域の位置に穴を開け、コンタクトホールを形成する工程、
前記コンタクトホール内にシリコンより導電性の高い導電性材料を埋め込んでプラグを形成する工程、とを有することを特徴とする半導体装置の製造方法。 - 請求項16において、前記第二の領域の前記埋め込み絶縁膜は、前記不純物領域における基板から前記不純物が最高濃度となる深さ以上除去されることを特徴とする半導体装置の製造方法。
- (1)半導体基板に溝を形成し、溝内に埋め込み酸化膜を埋め込み、素子分離領域及び素子分離領域により電気的に隔てられたアクティブ領域を形成する工程、
(2)半導体基板にゲート酸化膜、ゲート電極膜及び絶縁膜を堆積してパターニングし、ゲート電極を形成する工程、
(3)レジストを前記半導体基板上に塗布して前記レジストをパターニングし、素子分離領域中の酸化膜の一部を除去する工程、
(4)前記半導体基板表面を熱酸化して熱酸化膜を形成し、前記熱酸化膜の上から不純物を前記半導体基板に打ち込み、アニールして不純物領域を形成する工程、
(5)前記素子分離領域及びアクティブ領域の上に層間絶縁膜を堆積する工程、
(6)前記層間絶縁膜に穴を開け、コンタクトホールを形成する工程、
(7)前記コンタクトホール内に導電性材料を埋め込み、前記不純物領域に電気的に連絡するプラグを形成する工程、
(8)前記層間絶縁膜上に、前記プラグに電気的に連絡する配線層を形成する工程、とを有することを特徴とする半導体装置の製造方法。 - 半導体基板に、酸化膜を形成する工程と、前記酸化膜の上に酸化防止膜を形成する工程と、所定の領域の前記酸化防止膜及び前記酸化膜を除去して前記基板を露出させる工程と、
前記露出させた基板をエッチングして溝を形成する工程と、
前記前記溝及び前記酸化防止膜上に絶縁膜を堆積する工程と、
前記酸化防止膜上の前記絶縁膜を除去する工程と、
前記
堆積する素子が形成される複数の素子分離溝を形成する工程と、
半導体基板のアクテイブ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
半導体基板の素子分離領域に形成され、埋込み絶縁膜で埋められた溝とを有し、埋込み絶縁膜の上端が半導体基板のアクテイブ領域表面より溝底部側に退いていることを特徴とする半導体装置。 - 溝の内部に埋め込まれた絶縁膜からなる複数の素子分離部を基板の主面上に有する半導体装置であって、
活性領域の幅が相対的に小さい第1の領域では、前記素子分離部のリセス量は相対的に大きく、活性領域の幅が相対的に大きい第2の領域では、前記素子分離部のリセス量はゼロまたは相対的に小さいことを特徴とする半導体装置。 - 請求項20記載の半導体装置において、前記第1の領域における活性領域の幅は1μm未満、前記第2の領域における活性領域の幅は1μm以上であることを特徴とする半導体装置。
- 基板に行列状に配置された複数のメモリセルからなるメモリアレイおよび前記複数のメモリセルとは異なる回路素子が形成された周辺回路領域を備えており、溝の内部に埋め込まれた絶縁膜からなる複数の素子分離部を前記基板の主面上に有する半導体装置であって、
前記メモリアレイにおける前記素子分離部のリセス量は相対的に大きく、前記周辺回路領域における前記素子分離部のリセス量はゼロまたは相対的に小さいことを特徴とする半導体装置。 - 請求項22記載の半導体装置において、前記メモリアレイにおける活性領域の幅は1μm未満、前記周辺回路領域における活性領域の幅は1μm以上であることを特徴とする半導体装置。
- 請求項22記載の半導体装置において、前記メモリアレイにおける前記素子分離部のリセス量は80nm程度、前記周辺回路領域における前記素子分離部のリセス量は0〜40nm程度であることを特徴とする半導体装置。
- 請求項22記載の半導体装置において、前記メモリアレイにおける活性領域はストライプ形状であることを特徴とする半導体装置。
- 請求項22記載の半導体装置において、前記複数のメモリセルは、各列では前記複数のメモリセルのソース・ドレイン領域が互いに並列接続され、各行では複数のワード線が延在してなるフラッシュメモリのメモリアレイを構成することを特徴とする半導体装置。
- 請求項26記載の半導体装置において、前記複数のメモリセルの各々は、前記ソース・ドレイン領域の間のチャネル領域上に第1の絶縁膜を介して設けられた浮遊ゲート電極用の下層導体膜と、前記浮遊ゲート電極用の下層導体膜と電気的に接続され、前記浮遊ゲート電極用の下層導体膜から前記ソース・ドレイン領域上の第2の絶縁膜を介して前記ソース・ドレイン領域上に延在する浮遊ゲート電極用の上層導体膜と、前記浮遊ゲート電極用の上層導体膜上に第3の絶縁膜を介して設けられ、前記浮遊ゲート電極用の上層導体膜上に重ねられた前記ワード線として作用する制御ゲート電極用の導体膜とを有することを特徴とする半導体装置。
- (a)基板の第1の領域に第1の溝を形成し、前記第1の領域とは異なる第2の領域に第2の溝を形成する工程と、
(b)前記基板上に絶縁膜を堆積した後、前記絶縁膜を平坦化して前記第1および第2の溝の内部に前記絶縁膜を埋め込む工程と、
(c)前記第2の領域をレジストパターンで覆った後、前記第1の溝の内部に埋め込まれた前記絶縁膜をエッチングして、前記第1の溝の内部に埋め込まれた前記絶縁膜の上面を前記第2の溝の内部に埋め込まれた前記絶縁膜の上面よりも落ち込ませ、前記第1の領域に第1の素子分離部を形成し、前記第2の領域に第2の素子分離部を形成する工程とを有し、
前記第1の領域は、活性領域の幅が相対的に小さい領域であり、前記第2の領域は、活性領域の幅が相対的に大きい領域であることを特徴とする半導体装置の製造方法。 - 請求項28記載の半導体装置の製造方法において、前記第1の素子分離部のリセス量は相対的に大きく、前記第2の素子分離部のリセス量はゼロまたは相対的に小さいことを特徴とする半導体装置の製造方法。
- 請求項28記載の半導体装置の製造方法において、前記第1の領域における活性領域の幅は1μm未満、前記第2の領域における活性領域の幅は1μm以上であることを特徴とする半導体装置の製造方法。
- 請求項28記載の半導体装置の製造方法において、
(d)前記基板の主面にゲート絶縁膜を形成した後、前記基板上に導電膜を堆積し、レジストパターンをマスクとして前記導電膜を加工することにより、前記第1の領域に前記導電膜からなるゲート電極を形成する工程と、
(e)前記第1の領域に形成された前記ゲート電極の両側の前記基板にそれぞれ不純物を導入して、ソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 基板に行列状に配置された複数のメモリセルを有し、前記複数のメモリセルの各々は浮遊ゲート電極および制御ゲート電極を有し、各列において前記複数のメモリセルのソース・ドレイン領域が互いに並列接続され、前記制御ゲート電極と一体に形成されたワード線が前記複数のメモリセルのゲート長方向である行方向に延在して成るメモリアレイと、前記複数のメモリセルとは異なる回路素子により構成される周辺回路領域とを形成する半導体装置の製造方法であって、
(a)前記基板の前記メモリアレイの素子分離部となる領域に第1の溝を形成し、前記基板の前記周辺回路領域の素子分離部となる領域に第2の溝を形成する工程と、
(b)前記基板上に第1の絶縁膜を堆積した後、前記第1の絶縁膜を平坦化して前記第1および第2の溝の内部に前記第1の絶縁膜を埋め込む工程と、
(c)前記周辺回路領域をレジストパターンで覆った後、前記第1の溝の内部に埋め込まれた前記第1の絶縁膜をエッチングして、前記第1の溝の内部に埋め込まれた前記第1の絶縁膜の上面を前記第2の溝の内部に埋め込まれた前記第1の絶縁膜の上面よりも落ち込ませ、前記メモリアレイに第1の素子分離部を形成し、前記周辺回路領域に第2の素子分離部を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項32記載の半導体装置の製造方法において、前記メモリアレイにおける前記第1の素子分離部のリセス量は相対的に大きく、前記周辺回路領域における前記第2の素子分離部のリセス量はゼロまたは相対的に小さいことを特徴とする半導体装置の製造方法。
- 請求項33記載の半導体装置の製造方法において、前記メモリアレイにおける活性領域の幅は1μm未満、前記周辺回路領域における活性領域の幅は1μm以上であることを特徴とする半導体装置の製造方法。
- 請求項33記載の半導体装置の製造方法において、前記メモリアレイにおける前記第1の素子分離部のリセス量を80nm程度、前記周辺回路領域における前記第2の素子分離部のリセス量を0〜40nm程度とすることを特徴とする半導体装置の製造方法。
- 請求項33記載の半導体装置の製造法において、前記メモリアレイにおける活性領域をストライプ形状とすることを特徴とする半導体装置の製造方法。
- 請求項33記載の半導体装置の製造方法において、
(d)前記メモリセルの活性領域上に電界効果トランジスタのゲート絶縁膜となる第2の絶縁膜を形成する工程と、
(e)前記メモリアレイの活性領域において、前記第2の絶縁膜上に浮遊ゲート電極用の下層導体膜を前記第1の方向に延在するように形成する工程と、
(f)前記浮遊ゲート電極用の下層導体膜の両側の前記基板に、不純物を導入して前記第1の方向に延在するソース・ドレイン領域を形成する工程と、
(g)前記ソース・ドレイン領域上に前記第2の絶縁膜より厚い第3の絶縁膜を形成する工程と、
(h)前記浮遊ゲート電極用の下層導体膜の上層に接続され、前記第3の絶縁膜上に延びる浮遊ゲート電極用の上層導体膜を前記第1の方向に沿って形成する工程と、
(i)前記浮遊ゲート電極用の上層導体膜の上層に第4の絶縁膜を形成する工程と、
(j)前記第4の絶縁膜上に制御ゲート電極用の導体膜を形成する工程と、
(k)前記制御ゲート電極用の導体膜、前記浮遊ゲート電極用の上層導体膜および下層導体膜を前記行方向である第2の方向に沿ってパターニングすることによって、前記制御ゲート電極と一体に形成されたワード線および前記浮遊ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 半導体基板に素子分離溝を形成し、前記素子分離溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み素子分離部を形成する工程、
前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、
前記ゲート電極の周囲の前記半導体基板内に不純物を導入する工程、
前記素子分離部の前記埋め込み絶縁膜の一部を除去し、前記埋め込み絶縁膜の最も高い領域が前記半導体基板の表面より低くする工程、
前記半導体基板を熱処理する工程、
前記半導体基板の前記不純物を導入した領域に電気的に連絡するプラグを形成する工程、とを有することを特徴とする半導体装置の製造方法。 - 半導体基板に素子分離溝を形成し、前記素子分離溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み素子分離部を形成する工程、
前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、
前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程、
前記サイドウォールの周囲の前記半導体基板内に不純物を導入する工程、
前記素子分離部の前記埋め込み絶縁膜の一部を除去し、前記埋め込み絶縁膜の最も高い領域が前記半導体基板の表面より低くする工程、
前記半導体基板を熱処理する工程、
前記半導体基板の前記不純物を導入した領域と前記ゲート電極より上層に形成される配線とを連絡プラグを形成する工程、とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003178863A JP2004228557A (ja) | 2002-06-24 | 2003-06-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002182323 | 2002-06-24 | ||
JP2002342143 | 2002-11-26 | ||
JP2003178863A JP2004228557A (ja) | 2002-06-24 | 2003-06-24 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2004228557A true JP2004228557A (ja) | 2004-08-12 |
Family
ID=32912794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003178863A Withdrawn JP2004228557A (ja) | 2002-06-24 | 2003-06-24 | 半導体装置及びその製造方法 |
Country Status (1)
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JP (1) | JP2004228557A (ja) |
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Date | Code | Title | Description |
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A761 | Written withdrawal of application |
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