JP2011119508A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】メモリセル領域と高電圧トランジスタとの高濃度不純物拡散領域を同時にイオン注入で形成し、且つ高電圧トランジスタ側の方が浅くなるように形成する。
【解決手段】シリコン基板1にメモリセル領域にゲート電極MG、SGを形成し(図3(b))、周辺回路領域にゲート電極PG(図3(c))を形成する。周辺回路領域のゲート電極PGは、高電圧トランジスタについては厚い膜厚のゲート絶縁膜11が形成されている。ゲート絶縁膜11を残した状態でTEOS酸化膜9を成膜し、スペーサ加工をする。この時、スペーサ9aを形成すると共に、ゲート絶縁膜11を半分程度エッチングして11aとする。TEOS酸化膜10を形成後に高濃度不純物拡散領域1d、1eをイオン注入で深さd1、d2で形成する。高電圧トランジスタについてはゲート絶縁膜11aを介して行うので、浅く形成される。
【選択図】図3
【解決手段】シリコン基板1にメモリセル領域にゲート電極MG、SGを形成し(図3(b))、周辺回路領域にゲート電極PG(図3(c))を形成する。周辺回路領域のゲート電極PGは、高電圧トランジスタについては厚い膜厚のゲート絶縁膜11が形成されている。ゲート絶縁膜11を残した状態でTEOS酸化膜9を成膜し、スペーサ加工をする。この時、スペーサ9aを形成すると共に、ゲート絶縁膜11を半分程度エッチングして11aとする。TEOS酸化膜10を形成後に高濃度不純物拡散領域1d、1eをイオン注入で深さd1、d2で形成する。高電圧トランジスタについてはゲート絶縁膜11aを介して行うので、浅く形成される。
【選択図】図3
Description
本発明は、低電圧のトランジスタおよび高電圧のトランジスタを備えた半導体装置の製造方法に関する。
低電圧のトランジスタおよび高電圧のトランジスタを備えた半導体装置として、例えばNAND型フラッシュメモリ装置では、メモリセル領域に低電圧のメモリセルトランジスタおよび選択ゲートトランジスタが形成され、周辺回路領域に周辺回路に対応したトランジスタとして、低電圧トランジスタや高電圧トランジスタが形成される。
この場合、製造工程を合理化するためには、メモリセル領域と周辺回路領域の加工をできるだけ同時に行うことが好ましい。例えば、特許文献1に示されるように、メモリセル領域のトランジスタおよび周辺回路領域のトランジスタについて、それぞれのソース/ドレイン領域とコンタクトを形成する部分の半導体基板の表面にLDD(lightly doped drain)構造の高濃度不純物拡散領域もしくはDDD(double doped drain)領域を形成するが、そのイオン注入工程は同時に実施できると良い。
メモリセル領域のトランジスタのゲート絶縁膜は薄く形成され、周辺回路領域の高電圧トランジスタのゲート絶縁膜は厚く形成されるので、上記したイオン注入工程を同時に実施するために、イオン注入領域のゲート絶縁膜を剥離している。これにより、メモリセル領域と周辺回路領域の両方に同時に高濃度不純物拡散領域を形成することができる。
しかしながら、上記の部位について同時にイオン注入を行うと、形成される高濃度不純物拡散領域が同じ深さとなる。このため、メモリセルトランジスタのDDD層はイオン注入を深くまで打ち込むことでリーク電流を低減する効果があるのに対して、周辺回路領域の高電圧トランジスタでは耐圧が劣化する傾向がある。
これを防止するために、メモリセルトランジスタおよび高電圧トランジスタの両者について、同時に形成する場合には特性上で許容される範囲となる共通のイオン注入の深さとなるように設定するか、あるいは、メモリセルトランジスタよりも高電圧トランジスタの高濃度不純物拡散領域を浅く形成すべく別々の工程で実施するなどの対応が必要とされている。
本発明は、低電圧および高電圧のトランジスタの高濃度不純物拡散領域を同時にイオン注入工程を実施して形成し、低電圧のトランジスタのリーク電流を低減し、高電圧のトランジスタの耐圧の劣化を防止することができる半導体装置の製造方法を提供することを目的とする。
本発明の一態様の半導体装置の製造方法は、半導体基板の上面に、低電圧で動作する第1のトランジスタに対応した第1膜厚の第1絶縁膜および前記第1のトランジスタよりも高電圧で動作する第2のトランジスタに対応した第1膜厚よりも厚い第2膜厚の第2絶縁膜を形成する工程と、前記第1および第2絶縁膜上に第1導電膜を形成する工程と、前記半導体基板に前記第1及び第2のトランジスタのそれぞれを分離するための複数の素子分離絶縁膜を形成する工程と、電極間絶縁膜、第2導電膜を形成する工程と、前記第1のトランジスタのゲート電極を分離形成する工程と、前記第1および第2のトランジスタの各ゲート電極を覆うように所定膜厚の第3絶縁膜を形成する工程と、前記第3絶縁膜を異方性エッチングすることで前記ゲート電極の側面にスペーサを形成すると共に、前記第2絶縁膜が露出する部分を前記第1膜厚よりも厚く且つ前記第2膜厚よりも薄い第3膜厚までエッチングする工程と、前記第2のトランジスタの形成領域に不純物を導入してソース/ドレイン領域を形成する工程と、前記ソース/ドレイン領域を形成した後、第4絶縁膜を形成する工程と、前記半導体基板の前記第1及び第2のトランジスタの前記ゲート電極の両側に前記第4絶縁膜を介して高濃度の不純物を導入して高濃度不純物拡散領域を形成する工程とを備えたところに特徴を有する。
本発明の異なる態様の半導体装置の製造方法は、半導体基板にメモリセル領域のメモリセルトランジスタおよび選択ゲートトランジスタに対応した第1膜厚の第1絶縁膜および周辺回路領域の高電圧トランジスタに対応した第1膜厚よりも厚い第2膜厚の第2絶縁膜を形成する工程と、前記第1および第2絶縁膜上に第1のシリコン膜を形成する工程と、前記半導体基板のメモリセル領域に複数の素子分離絶縁膜を形成する工程と、電極間絶縁膜、第2のシリコン膜を形成する工程と、前記メモリセルトランジスタ、前記選択ゲートトランジスタおよび前記高電圧トランジスタの各ゲート電極を分離形成する工程と、前記メモリセルトランジスタ、前記選択ゲートトランジスタおよび前記高電圧トランジスタの各ゲート電極を覆うように所定膜厚の第3絶縁膜を形成する工程と、前記第3絶縁膜を異方性エッチングすることで前記選択ゲート電極の2つのゲート電極が対向する側面および前記高電圧トランジスタのゲート電極の側面にスペーサを形成すると共に、前記第2絶縁膜が露出する部分を前記第1膜厚よりも厚く且つ前記第2膜厚よりも薄い第3膜厚までエッチングする工程と、前記高電圧トランジスタの形成領域に不純物を導入してソース/ドレイン領域を形成する工程と、前記ソース/ドレイン領域を形成した後、第4絶縁膜を形成する工程と、前記半導体基板の前記スペーサで挟まれた領域に前記第4絶縁膜を介して高濃度の不純物を導入して高濃度不純物拡散領域を形成する工程とを備えたところに特徴を有する。
本発明によれば、低電圧および高電圧のトランジスタの高濃度不純物拡散領域を、同時にイオン注入工程を実施して形成でき、低電圧のトランジスタのリーク電流を低減し、高電圧のトランジスタの耐圧の劣化を防止することができる。
以下、本発明の一実施形態として、NAND型フラッシュメモリ装置に適用した場合について図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
図1は、NAND型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図1に示すように、NAND型フラッシュメモリ装置1は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイArと、このメモリセルアレイArの各メモリセルの読出/書込/消去を行う周辺回路PCとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイArはメモリセル領域M内に形成され、周辺回路PCは周辺回路領域P内に形成される。
メモリセル領域M内のメモリセルアレイArは、セルユニットUCが多数配設されることによって構成されている。セルユニットUCは、ビット線BL0、BL1、…、BLn-1側にそれぞれ接続された選択ゲートトランジスタSTDと、ソース線SL側に接続された選択ゲートトランジスタSTSと、これら2個の選択ゲートトランジスタSTD−STS間に2のk乗個(例えば32(=m)個)直列接続されたメモリセルトランジスタMT0、MT1、…、MTm-1とからなる。
これらセルユニットUCは行方向(図1中左右方向)にn列並列に配列され、これによって1つのブロックが構成されている。メモリセルアレイArは、ブロックのセルユニットUCが列方向(図1中上下方向)に複数配列されることによって構成されている。尚、図1には、説明の簡略化のため1つのブロックのみを示している。
周辺回路領域Pの周辺回路PCは、メモリセル領域MのメモリセルアレイArの周囲に配置形成されている。周辺回路PCは、アドレスデコーダADC、センスアンプSA、チャージポンプにより構成された昇圧回路BS、および転送トランジスタ部WTBなどから構成されている。アドレスデコーダADCは、昇圧回路BSを介して転送トランジスタ部WTBに接続されている。
アドレスデコーダADCは、外部からアドレス信号が与えられると、対応するブロックBを選択する選択信号を出力する。昇圧回路BSは、アドレスデコーダADCの外部から駆動電圧VRDECが供給されるようになっており、ブロックBの選択信号が与えられると駆動電圧VRDECを必要なレベルに昇圧して転送ゲート線TGを介して高電圧トランジスタとしての各転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1にゲート電圧を与える。
転送トランジスタ部WTBは、選択ゲートトランジスタSTDに対応して設けられた転送ゲートトランジスタWTGDと、選択ゲートトランジスタSTSに対応して設けられた転送ゲートトランジスタWTGSと、各メモリセルトランジスタMT0〜MTm-1に対応してそれぞれ設けられたワード線転送ゲートトランジスタWT0〜WTm-1とから構成されている。転送トランジスタ部WTBは各ブロックBに設けられている。
転送ゲートトランジスタWTGDは、ドレイン/ソースのうち一方が選択ゲートドライバ線SG2に接続されており、他方が選択ゲート線SGLDに接続されている。転送ゲートトランジスタWTGSは、ドレイン/ソースのうち一方が選択ゲートドライバ線SG1に接続されており、他方が選択ゲート線SGLSに接続されている。また、転送ゲートトランジスタWT0〜WTm-1は、ドレイン/ソースのうち一方がワード線駆動信号線WDL0〜WDLm-1にそれぞれ接続されており、他方がメモリセルアレイAr(メモリセル領域M)内に設けられるワード線WL0〜WLm-1にそれぞれ接続されている。
選択ゲートトランジスタSTDは、行方向に配列された複数のセルユニットUCのゲート電極同士が選択ゲート線SGLDにより共通に接続されている。同様に、選択ゲートトランジスタSTSも、行方向に配列された複数のセルユニットUCのゲート電極同士が選択ゲート線SGLSにより共通に接続されている。各選択ゲートトランジスタSTSのソースはソース線SLに共通接続されている。
メモリセルトランジスタMT0〜MTm-1は、行方向に配列された複数のセルユニットUCの対応するゲート電極同士がワード線WL0〜WLm-1により共通に接続されている。各転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1は、ゲート電極同士が転送ゲート線TGにより共通に接続され、昇圧回路BSに接続されている。センスアンプSAは、ビット線BL0〜BLn-1に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
次に、上記電気的構成の平面的なレイアウトパターンについて図2(a)、(b)を参照して説明する。図2(a)はメモリセル領域の一部として、選択ゲートトランジスタSTDと隣接するブロックの選択ゲートトランジスタSTDが配置された部分を含んだレイアウトパターンを示す平面図である。
半導体基板としてのシリコン基板1に、素子分離のためにSTI(shallow trench isolation)構造を採用した素子分離絶縁膜2が図2中列方向に沿って所定間隔で複数本形成され、活性領域3が分離形成されている。メモリセルトランジスタMT0〜MTm-1の各ゲート電極MGを接続するワード線WLは、活性領域3と直交するように図2中行方向に沿って複数本形成されている。また、選択ゲートトランジスタの選択ゲート線SGLDは、ワード線WLに隣接する位置に図2中行方向に沿って形成されている。
一対の選択ゲート線SGLD間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタMT0〜MTm-1の各ゲート電極MGが形成され、選択ゲート線SGLDと交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。
図2(b)は周辺回路領域のトランジスタのレイアウトパターンを示す平面図である。周辺回路領域のトランジスタのうち、図示のものは上記した転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1に相当する高電圧のトランジスタで、周辺回路には他の低電圧トランジスタも含まれている。これらのトランジスタは、平面レイアウトではほぼ同じパターンである。
これらの転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1においては、シリコン基板1にSTI構造を採用した素子分離絶縁膜2aが矩形状をなす活性領域3aを囲うように形成されており、他のトランジスタの活性領域3aと素子分離絶縁膜2aによって分離形成されている。ゲート電極PGは、活性領域3aを横切って縁部に位置する素子分離絶縁膜2aに架け渡されるように形成されている。各転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1のゲート電極PGは、転送ゲート線TGに接続されている。
図3(a)〜(c)は、それぞれ図2(a)、(b)中3A−3A線、3B−3B線、3C−3C線で切断した場合の模式的な縦断側面図を示している。すなわち、図3(a)は、メモリセル領域の選択ゲートトランジスタ間の活性領域3を横切るように切断した部分の断面図である。図3(b)は、メモリセル領域の選択ゲートトランジスタSTDのコンタクトCBの領域を挟んでその両側のメモリセルトランジスタのゲート電極MGの部分を横切るように活性領域3に沿って切断した断面図である。図3(c)は、周辺回路部の高電圧トランジスタのゲート電極PGを横切るように切断した断面図である。
メモリセル領域の概略的構成を示す図3(b)において、シリコン基板1の表層部分には、素子分離絶縁膜2で分離された活性領域3が設けられている。活性領域3の上面には第1膜厚t1である例えば5〜10nmの範囲のうちの8nm程度の膜厚のゲート絶縁膜4が形成されている。ゲート絶縁膜4の上面にメモリセルトランジスタMT0〜MTm-1の各ゲート電極MGおよび選択ゲートトランジスタSTD、STSの各ゲート電極SGが形成されている。
2つの選択ゲートトランジスタSTD、STSのゲート電極SGの間に位置するメモリセルトランジスタ電極MT0〜MTm-1の各ゲート電極MGは、所定間隔で形成されており、それらの間のシリコン基板1の表層部にはソース/ドレイン領域1aが形成されている。また、隣接する2つの選択ゲートトランジスタSTDのゲート電極SGは、広い間隔となるように配置形成され、それらの間のシリコン基板1の表層部にはソース/ドレイン領域1bおよび高濃度不純物拡散領域1dが形成されている。ソース/ドレイン領域1bは、ゲート電極SGの側壁端部の位置に対応して形成されており、高濃度不純物拡散領域1dはゲート電極SGの側壁端部から距離を置いた位置を端部とした範囲に形成され、いわゆるLDD構造とされている。高濃度不純物拡散領域1dは、シリコン基板1の表面からの深さがd1に形成され、ソース/ドレイン領域1aよりも深く設定されている。なお、高濃度不純物拡散領域1dはDDD構造として設けることもできる。
メモリセルトランジスタMT0〜MTm-1の各ゲート電極MGは、複数の膜の積層構造であり、ゲート絶縁膜4の上面に、下層導電膜5、電極間絶縁膜6、上層導電膜7および加工用絶縁膜8を順次積層した構成である。下層導電膜5は浮遊ゲート電極として機能し、上層導電膜7は制御ゲート電極として機能する。下層導電膜5および上層導電膜7は、例えば多結晶シリコン膜あるいは非晶質シリコン膜などにより形成されている。電極間絶縁膜6は、例えばONO(oxide-nitride-oxide)膜やNONON(nitride-oxide-nitride-oxide-nitride)膜などにより形成されている。加工用絶縁膜8は例えばシリコン窒化膜を用いている。選択ゲートトランジスタSTD、STSのゲート電極SGは、ゲート電極MGと同様の膜の積層構造であるが、電極間絶縁膜6の中央部に開口6aが形成され、下層導電膜5と上層導電膜7とが電気的に短絡状態とされる構成である。
ゲート電極MG−MG間、ゲート電極MG−SG間には層間絶縁膜としてTEOS酸化膜9が埋め込み形成されている。ゲート電極SG−SG間の対向する側壁部にはTEOS酸化膜9を加工して形成したスペーサ9aが形成されている。前述の高濃度不純物拡散領域1dは、スペーサ9aの端部の位置に対応して形成されている。ゲート電極MGおよびゲート電極SGの上面、TEOS酸化膜9の上面およびゲート電極SG−SG間の側壁およびシリコン基板1の表面にはさらにTEOS酸化膜10が形成されている。
図3(a)は、上記した図3(b)の選択ゲートトランジスタSTDのゲート電極SG−SG間に形成されるコンタクト形成部分の断面である。シリコン基板1の表層が所定ピッチで複数の素子分離絶縁膜2により区画され、複数の活性領域3が形成されている。各活性領域3にはソース/ドレイン領域1aおよび拡散深さd1の高濃度不純物拡散領域1dが形成されている。素子分離絶縁膜2の上面はシリコン基板1の上面よりもやや低い位置に落とし込まれており、これらを覆うようにTEOS酸化膜10が形成されている。
図3(c)は周辺回路領域の高電圧トランジスタである転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1の断面を示している。これらのトランジスタにおいては、第2膜厚t2である例えば30〜50nmの範囲のうちの40nmの膜厚のゲート絶縁膜11が形成されている。第2膜厚t2は、耐圧を確保するために第1膜厚t1よりも厚い膜厚に設定されている。
転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1のゲート電極PGは、ゲート電極MGと同様に複数の膜の積層構造であり、ゲート絶縁膜11の上面に、下層導電膜5、電極間絶縁膜6、上層導電膜7および加工用絶縁膜8を順次積層した構成である。また、選択ゲート電極SGと同様に、電極間絶縁膜6の中央部に開口6aが形成され、下層導電膜5と上層導電膜7とが電気的に短絡された構成である。
ゲート電極PGの両側壁にはTEOS酸化膜9を加工したスペーサ9aが形成されている。前述のゲート絶縁膜11は、ゲート電極PGとスペーサ9aの下部においては第2膜厚t2で形成されているが、その外側のシリコン基板1の活性領域3a上では、第2膜厚よりも薄い第3膜厚t3(例えば、15〜25nmの範囲)に落とし込まれた落とし込み部11aとして形成されている。ゲート電極PGの上面およびスペーサ9aの表面、第2膜厚のゲート絶縁膜11aの上面にはこれらを覆うようにTEOS酸化膜10が形成されている。
また、ゲート電極PGが形成されている部分の第2膜厚のゲート絶縁膜11の上面高さは、図3(a)、(b)に示している第1膜厚のゲート絶縁膜4の上面と同じ高さとなるように形成されている。すなわち、高電圧のトランジスタである転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1の形成領域においては、ゲート絶縁膜11を形成する際に、メモリセル領域に形成するゲート絶縁膜4との膜厚の差を考慮して予めシリコン基板1の上面を所定深さまでエッチングなどにより掘り下げる加工を行っている。これにより、ゲート絶縁膜4、11の形成後の膜厚の差に起因した加工工程の工程能力を高めることができる。
ゲート電極PGの両側の部分でゲート絶縁膜11が薄く形成された部分では、シリコン基板1の表層部にソース/ドレイン領域1cが形成されると共に、高濃度不純物拡散領域1eが形成されている。ソース/ドレイン領域1cはゲート電極PGのスペーサ9aをマスクとして自己整合的に形成されている。高濃度不純物拡散領域1eはゲート電極PGの端部から距離を置いた位置に形成されるようにフォトリソグラフィ技術を用いて形成されている。また、高濃度不純物拡散領域1eの深さd2は、メモリセル領域のゲート電極SG−SG間に形成された高濃度不純物拡散領域1dの深さd1に比べて浅く形成されている。
なお、上記構成は、製造工程の途中段階のものであり、上記構成まで形成した後に、シリコン窒化膜を上面に形成し、BPSG(boro-phospho-silicate glass)膜を凹部に埋め込み、CMP法などで全体を平坦化する。続いて、ゲート電極MG、SG、PGの上部にCo(コバルト)シリサイド膜を形成する。これは、ゲート電極MG、SG、PGを構成する上層導電膜7としての多結晶シリコン膜などの上面にコバルトの金属膜を成膜し、熱処理などによりシリサイド反応を起こして形成する。シリサイド膜は、コバルトシリサイド(CoSi)に限らず、ニッケルシリサイド(NiSi)やタングステンシリサイド(WSi)などを形成しても良い。そののち、層間絶縁膜を形成してコンタクトホールの形成、コンタクトプラグの形成、さらには配線パターンなどの形成工程を経てNAND型フラッシュメモリ装置が形成される。
上記構成を採用しているので、メモリセル領域の選択ゲートトランジスタSTD、STSにおいては、深い拡散深さd1を有する高濃度不純物拡散領域1dを形成していることで、リーク電流を低減する効果を得ることができる。また、周辺回路領域の高電圧トランジスタとして機能する転送ゲートトランジスタWTGD、WTGS、WT0〜WTm-1
においては、高濃度不純物拡散領域1eを浅い深さd2に形成しているので、耐圧の劣化を招くことのない良好な特性を得ることができる。
においては、高濃度不純物拡散領域1eを浅い深さd2に形成しているので、耐圧の劣化を招くことのない良好な特性を得ることができる。
次に、上記構成の製造工程について図4〜図14も参照して説明する。なお、図4〜図14の(a)、(b)、(c)は、それぞれ図3(a)、(b)、(c)で示した部分と同じ部分の断面を示している。
まず、図4に示すように、シリコン基板1の表面を部分的に落とし込むエッチング処理を行う。すなわち、図4(c)の周辺回路領域の高電圧トランジスタ形成領域の部分のシリコン基板1の表面を露出させて他の部分を覆うようにフォトリソグラフィ技術によりマスクを形成し、露出した部分をRIE(reactive ion etching)法などのエッチング処理により落とし込み深さd0だけエッチングする。この後、シリコン基板1にウエルやチャネル領域形成のためイオン注入を行ない、続いて高電圧トランジスタ用のゲート絶縁膜11を第2膜厚t2として例えば40nmでシリコン基板1の上面全面に形成する。
まず、図4に示すように、シリコン基板1の表面を部分的に落とし込むエッチング処理を行う。すなわち、図4(c)の周辺回路領域の高電圧トランジスタ形成領域の部分のシリコン基板1の表面を露出させて他の部分を覆うようにフォトリソグラフィ技術によりマスクを形成し、露出した部分をRIE(reactive ion etching)法などのエッチング処理により落とし込み深さd0だけエッチングする。この後、シリコン基板1にウエルやチャネル領域形成のためイオン注入を行ない、続いて高電圧トランジスタ用のゲート絶縁膜11を第2膜厚t2として例えば40nmでシリコン基板1の上面全面に形成する。
次に、図5に示すように、フォトリソグラフィ技術により、メモリセル領域の全面と周辺回路領域の低電圧トランジスタ領域とに形成されたゲート絶縁膜11を選択的に除去するためのパターンを形成してエッチングにより除去する。続いて、トンネル酸化膜として機能するゲート絶縁膜4を第1膜厚t1として例えば8nmで形成する。これにより、形成するトランジスタの特性に応じてゲート絶縁膜4および11が作り分けられる。また、前述のように高電圧トランジスタの形成領域部分のシリコン基板1の表層をあらかじめ落とし込み深さd0(例えば32nm)だけ落とし込むようにエッチング処理しているので、ゲート絶縁膜4および11の形成後の両者の上面が同じ高さに揃った状態となる。
次に、図6に示すように、浮遊ゲート電極あるいは下層電極として機能する下層導電膜5として多結晶シリコン膜を100nm程度形成し、さらにその上面に図示しない加工用の絶縁膜としてシリコン窒化膜などを形成する。続いて、フォトリソグラフィ技術によりシリコン窒化膜をマスク材に加工し、RIE法により素子分離用の溝をメモリセル領域および周辺回路領域に形成する。この後、形成した溝内部にシリコン酸化膜を埋め込み形成し、素子分離絶縁膜2を形成する。
次に、図7に示すように、メモリセルトランジスタのカップリング比を調整する目的で、メモリセル領域の素子分離絶縁膜2をエッチバック処理して上面の高さをゲート絶縁膜4の上面よりも上で、且つ下層導電膜5の中間高さあるいはそれよりも少し低い位置となるように調整する。この後、電極間絶縁膜6としてONO膜を所定膜厚で全面に成膜する。これにより、メモリセル領域における電極間絶縁膜6は下層導電膜5の上面を覆う共に側面上部も覆うように形成される。尚、電極間絶縁膜6は、ONO膜の成膜前後にSPA(slot plane antenna;プラズマ生成技術)窒化を行いNONON膜とすることもできる。
続いて、図8に示すように、制御ゲート電極あるいは上層電極として機能する上層導電膜7として多結晶シリコン膜を160nm程度形成し、さらにその上面に加工用の絶縁膜としてシリコン窒化膜8を形成する。尚、多結晶シリコン膜の形成時においては、周辺回路領域の各トランジスタのゲート電極PGおよびメモリセル領域の各選択ゲートトランジスタのゲート電極SGは、下層導電膜5と上層導電膜7とが電気的に短絡する構成とするために、予め電極間絶縁膜6に開口6aを形成する工程を実施している。
この工程は、例えば上層導電膜7を2回に分けて形成し、最初に多結晶シリコン膜を薄く形成した後に、フォトリソグラフィ技術により多結晶シリコン膜と共に電極間絶縁膜6および下層導電膜5の一部をエッチングして開口6aを形成する。その後、開口6a部分を埋め込むようにして残りの上層導電膜7を形成する。これによって、開口6aを有する構成とすることができる。
次に、図9に示すように、フォトリソグラフィ技術およびRIE法によるエッチング技術を用いてゲート電極MG、SG、PGのパターニングを行う。まず、パターニングしたフォトレジストをマスクとしてシリコン窒化膜8をエッチングする。続いて、エッチングによりパターニングされたシリコン窒化膜8をハードマスクとして上層導電膜7をエッチングする。続いて、電極間絶縁膜6をエッチングする際には、オーバーエッチングを行って素子分離絶縁膜2を落とし込んだ部分の下層導電膜5の側壁部に残る電極間絶縁膜6を除去する。また、このオーバーエッチングでは、同時に周辺回路領域の下層導電膜5の上面まで出っ張っている素子分離絶縁膜2をゲート絶縁膜11の近傍にまで落とし込む。さらに、下層導電膜5をエッチングしてゲート絶縁膜4、11を露出させる。この時、下層導電膜5のエッチングでは、ゲート絶縁膜4、11に対して選択比をとれる条件で行う。
続いて、図10に示すように、メモリセル領域のゲート電極MGおよびSGの間や周辺回路領域の低電圧トランジスタのゲート電極PGの脇のシリコン基板1の表層部に、ゲート電極MG、SG、PGをマスクとして自己整合的にイオン注入法により不純物イオンを注入し、ソース/ドレイン領域1a、1bなどを形成する。このとき、図10(c)に示す高電圧トランジスタのゲート電極PGの脇のシリコン基板1の上面には厚い膜厚のゲート絶縁膜11が残っているので、イオン注入による不純物の導入は行われない。
尚、従来の製造工程においては、この段階で、ゲート電極SG−SG間のゲート絶縁膜4を除去するとともに、ゲート電極PGの脇に露出しているゲート絶縁膜11を全て除去するエッチングを行っており、このとき、厚いゲート絶縁膜11を全てエッチングするため、薄いゲート絶縁膜4をエッチングした後、シリコン基板1の表面がエッチングにさらされて表面が僅かにエッチングされるいわゆるシリコンガウジングが起こっていたが、この実施形態においてはそのようなシリコンガウジングの発生を抑制することができる。
次に、図11に示すように、後酸化工程を経た後に、周辺回路領域の高電圧トランジスタ部の拡散層形成を行う前に、メモリセル領域のゲート電極MG−MG間、MG−SG間を埋め込むと共に、ゲート電極SG−SG間および周辺回路領域のゲート電極PGの側壁にスペーサ9aを形成するためのTEOS酸化膜9を所定膜厚で形成する。この状態では、図示のように、TEOS酸化膜9は、ゲート電極SG−SG間ではゲート電極SGの側壁および露出しているゲート絶縁膜4の上面に沿って形成され、ゲート電極PGの側壁および露出しているゲート絶縁膜11の上面に沿って形成されている。
この後、図12に示すように、スペーサ形成用のエッチング処理を行い、スペーサ9aを形成する。このとき、スペーサ形成用のエッチング処理を延長して、20nm程度のオーバーエッチングを施す。これにより、TEOS酸化膜9をエッチングした後、ゲート電極SG−SG間および低電圧トランジスタのゲート電極PGの両側に露出している第1膜厚t1のゲート絶縁膜4がエッチング除去されてシリコン基板1が露出すると共に、高電圧トランジスタのゲート電極PGの両側に露出しているゲート絶縁膜11が第2膜厚t2からエッチングされて半分程度の第3膜厚t3に落とし込み形成される。
この場合、例えば高電圧用トランジスタのゲート絶縁膜11の膜厚が40nmで、側壁スペーサ用のTEOS酸化膜9の膜厚が30nmとすると、加工工程の膜厚/エッチングばらつきをそれぞれ10%とした場合、高電圧用トランジスタゲート酸化膜は20nm±6.4nmの範囲で残る見積もりとなり、ゲート絶縁膜11を半分程度残してエッチング加工処理を実施することは十分可能である。
次に、図13に示すように、高電圧トランジスタのソース/ドレイン領域1cを形成する。フォトリソグラフィ技術により、高電圧トランジスタの形成領域を除いてレジストパターンで覆うようにマスクを形成し、ゲート電極PGおよびそのスペーサ9aをセルフアラインマスクとしてn−(低濃度)の不純物を導入するためのイオン注入を行う。この場合、高電圧用トランジスタのソース/ドレイン領域1cとなるn−(低濃度)拡散層を酸化膜越しに打つことにより、n型高電圧用トランジスタの拡散層抵抗ばらつきを低減する効果がある。
続いて、図14に示すように、上記構成の全面を覆うようにTEOS酸化膜10を所定膜厚例えば10nm形成する。
続いて、図3に示したように、メモリセル領域のゲート電極SG−SG間および周辺回路領域のトランジスタのそれぞれに高濃度不純物拡散領域1dおよび1eを形成する。メモリセル領域のゲート電極SG−SG間へのイオン注入はゲート電極SGおよびこれに形成しているスペーサ9aをマスクとして自己整合的に形成する。また、周辺回路領域に対しては、高濃度不純物拡散領域1eの形成領域に対応してゲート電極PGの端部から距離を存した位置に形成するため、フォトリソグラフィ技術によりフォトレジストのマスクパターンを形成する。
続いて、図3に示したように、メモリセル領域のゲート電極SG−SG間および周辺回路領域のトランジスタのそれぞれに高濃度不純物拡散領域1dおよび1eを形成する。メモリセル領域のゲート電極SG−SG間へのイオン注入はゲート電極SGおよびこれに形成しているスペーサ9aをマスクとして自己整合的に形成する。また、周辺回路領域に対しては、高濃度不純物拡散領域1eの形成領域に対応してゲート電極PGの端部から距離を存した位置に形成するため、フォトリソグラフィ技術によりフォトレジストのマスクパターンを形成する。
この後、セルフアラインおよびフォトレジストのマスクパターンを利用してイオン注入を行う。この時、メモリセル領域のゲート電極SG−SG間の表面はシリコン基板1の上面にTEOS酸化膜10のみを介したイオン注入を行うのに対して、図3(c)に示した周辺回路領域の高電圧トランジスタのイオン注入は、シリコン基板1の表面にゲート絶縁膜11が半分ほどエッチングで除去された状態の第3膜厚t3のゲート絶縁膜11aおよびTEOS酸化膜10を介した状態で行う。
したがって、同時にイオン注入をする場合でも、ゲート電極SG−SG間の高濃度不純物拡散領域1dが深さd1で形成されるのに対して、高電圧トランジスタの高濃度不純物拡散領域1eは深さd1よりも浅い深さd2で形成される。この深さの違いは残存させたゲート絶縁膜11aの第3膜厚t3に依存するもので、換言すれば、この第3膜厚t3を調整することで高電圧トランジスタの高濃度不純物拡散領域1eの拡散深さd2を必要な拡散深さに形成することができる。
そして、これによって、メモリセル領域においては、拡散深さd1の高濃度不純物拡散領域1dが形成できることでリーク電流の低減を図ることができる。また、周辺回路領域においては、高電圧トランジスタでは浅い拡散深さd2の高濃度不純物拡散領域1eが形成できることで耐圧が劣化するのを抑制することができる。
尚、製造工程としては、上記した図3の状態から、TEOS酸化膜10の上面にシリコン窒化膜を全面に形成する。この後、BPSG膜を形成してゲート電極間を埋め込み、必要に応じて平坦化のCMP(chemical mechanical polish)処理を行う。シリコン窒化膜は、BPSG膜の不純物が下層側に拡散するのを防止し、Densify時の酸化剤拡散防止の機能あるいはCMP処理でのストッパとしての機能を果たす。
さらに、ゲート電極MG、SG、PGなどの上部にシリサイドを形成するシリサイド処理工程を実施する。シリサイドは、例えばニッケル(Ni)やコバルト(Co)などの金属膜をゲート電極MG、SG、PGの上部のシリコン窒化膜8を除去して上層導電層7を露出させた状態で形成し、熱処理によってシリサイド反応で形成する。
続いて、層間絶縁膜を形成し、コンタクトプラグを形成し、さらに配線パターンなどを形成するなどでバックエンド工程へと進めて行くことでNAND型フラッシュメモリ装置が形成される。
続いて、層間絶縁膜を形成し、コンタクトプラグを形成し、さらに配線パターンなどを形成するなどでバックエンド工程へと進めて行くことでNAND型フラッシュメモリ装置が形成される。
上記実施形態によれば、TEOS酸化膜9をスペーサ加工する工程で、ゲート絶縁膜4をエッチングするとともにゲート絶縁膜11を一部除去することで第3膜厚t3だけ残した状態とし、後の工程で高濃度不純物拡散領域1d、1eの形成では、同時にイオン注入を実施し、これによってメモリセル領域のゲート電極SG−SG間に深さd1の深い高濃度不純物拡散領域1dを形成し、高電圧トランジスタに深さd2の浅い高濃度不純物拡散領域1eを形成するようにした。
これにより、別々にイオン注入工程を実施することなく同時に高濃度不純物拡散領域1d、1eを異なる深さd1、d2に形成でき、メモリセルトランジスタのリーク電流を低減しつつ、高電圧トランジスタの耐圧劣化を抑制する構成を得ることができる。
また、従来の製造工程のようなゲート絶縁膜4および11を同時にエッチングで除去する工程を実施しないので、ゲート絶縁膜4を除去して露出しているシリコン基板1の表面をエッチングしてしまうために生ずるシリコンガウジングの抑制を図ることができる。
また、従来の製造工程のようなゲート絶縁膜4および11を同時にエッチングで除去する工程を実施しないので、ゲート絶縁膜4を除去して露出しているシリコン基板1の表面をエッチングしてしまうために生ずるシリコンガウジングの抑制を図ることができる。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態では、電極間絶縁膜6として例えばONO膜や、ONO膜の成膜前後にSPA窒化を行ったNONON膜を用いた場合を示したが、中間層にアルミナを形成したNOAON膜を用いても良い。
上記実施形態では、電極間絶縁膜6として例えばONO膜や、ONO膜の成膜前後にSPA窒化を行ったNONON膜を用いた場合を示したが、中間層にアルミナを形成したNOAON膜を用いても良い。
ゲート絶縁膜4、11の膜厚t1、t2およびゲート絶縁膜11aの膜厚t3は実施形態に示した値以外でも適用できる。膜厚の関係をt1<t3<t2の関係を保つように実施できれば良い。
NAND型フラッシュメモリ装置以外に、低電圧のトランジスタと高電圧のトランジスタとが混在する構成の半導体装置に適用することができる。
NAND型フラッシュメモリ装置以外に、低電圧のトランジスタと高電圧のトランジスタとが混在する構成の半導体装置に適用することができる。
図面中、1はシリコン基板(半導体基板)、1d、1eは高濃度不純物拡散領域、2は素子分離絶縁膜、3は活性領域、4はゲート絶縁膜(第1絶縁膜)、5は下層導電膜、6は電極間絶縁膜、7は上層導電膜、9はTEOS酸化膜、9aはスペーサである。
Claims (5)
- 半導体基板の上面に、低電圧で動作する第1のトランジスタに対応した第1膜厚の第1絶縁膜および前記第1のトランジスタよりも高電圧で動作する第2のトランジスタに対応した第1膜厚よりも厚い第2膜厚の第2絶縁膜を形成する工程と、
前記第1および第2絶縁膜上に第1導電膜を形成する工程と、
前記半導体基板に前記第1及び第2のトランジスタのそれぞれを分離するための複数の素子分離絶縁膜を形成する工程と、
電極間絶縁膜、第2導電膜を形成する工程と、
前記第1のトランジスタのゲート電極を分離形成する工程と、
前記第1および第2のトランジスタの各ゲート電極を覆うように所定膜厚の第3絶縁膜を形成する工程と、
前記第3絶縁膜を異方性エッチングすることで前記ゲート電極の側面にスペーサを形成すると共に、前記第2絶縁膜が露出する部分を前記第1膜厚よりも厚く且つ前記第2膜厚よりも薄い第3膜厚までエッチングする工程と、
前記第2のトランジスタの形成領域に不純物を導入してソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域を形成した後、第4絶縁膜を形成する工程と、
前記半導体基板の前記第1及び第2のトランジスタの前記ゲート電極の脇に前記第4絶縁膜を介して不純物を導入して高濃度不純物拡散領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板にメモリセル領域のメモリセルトランジスタおよび選択ゲートトランジスタに対応した第1膜厚の第1絶縁膜および周辺回路領域の高電圧トランジスタに対応した第1膜厚よりも厚い第2膜厚の第2絶縁膜を形成する工程と、
前記第1および第2絶縁膜上に第1のシリコン膜を形成する工程と、
前記半導体基板のメモリセル領域に複数の素子分離絶縁膜を形成する工程と、
電極間絶縁膜、第2のシリコン膜を形成する工程と、
前記メモリセルトランジスタ、前記選択ゲートトランジスタおよび前記高電圧トランジスタの各ゲート電極を分離形成する工程と、
前記メモリセルトランジスタ、前記選択ゲートトランジスタおよび前記高電圧トランジスタの各ゲート電極を覆うように所定膜厚の第3絶縁膜を形成する工程と、
前記第3絶縁膜を異方性エッチングすることで前記選択ゲート電極の2つのゲート電極が対向する側面および前記高電圧トランジスタのゲート電極の側面にスペーサを形成すると共に、前記第2絶縁膜が露出する部分を前記第1膜厚よりも厚く且つ前記第2膜厚よりも薄い第3膜厚までエッチングする工程と、
前記高電圧トランジスタの形成領域に不純物を導入してソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域を形成した後、第4絶縁膜を形成する工程と、
前記半導体基板の前記選択ゲート電極間の領域および前記高電圧トランジスタのゲート電極の両側の領域に前記第4絶縁膜を介して高濃度の不純物を導入して高濃度不純物拡散領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記高濃度不純物拡散領域を形成する工程では、イオン注入法により不純物を導入し、前記選択ゲート電極間の領域に形成する前記高濃度不純物拡散領域の深さd1に対して、前記高電圧トランジスタの両側の領域に形成する前記高濃度不純物拡散領域の深さd2が所定量浅くなるように、前記第2絶縁膜を前記エッチングにより第3膜厚に形成することで調整したことを特徴とする半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記高濃度不純物拡散領域は、LDD(lightly doped drain)構造もしくはDDD(double doped drain)構造に適用することを特徴とする半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記第1膜厚は5〜10nm、前記第2膜厚は30〜50nm、前記第3膜厚は15〜25nmの範囲であることを特徴とする半導体装置の製造方法。
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JP2009276377A JP2011119508A (ja) | 2009-12-04 | 2009-12-04 | 半導体装置の製造方法 |
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JP2014183229A (ja) * | 2013-03-19 | 2014-09-29 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
US9224608B2 (en) | 2013-07-11 | 2015-12-29 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
-
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