JP2014183229A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】メモリセル領域3およびCMOS領域を共通の半導体基板2上に選択的に備える半導体装置の製造工程において、メモリセル領域3にフローティングゲート26を形成し、フローティングゲート26上にONO膜36を形成し、ONO膜36上に保護膜126を形成する。保護膜126の形成後、CMOS領域のHV−CMOS領域を選択的に熱酸化することによって、当該領域にHV−nMOSゲート絶縁膜およびHV−pMOSゲート絶縁膜を形成する。これらのゲート絶縁膜の形成後、保護膜126を除去する。
【選択図】図23
Description
この方法によれば、保護膜と第2保護膜を同一工程で除去できるので、製造プロセスを簡単にできる。
この方法によれば、保護膜の除去に必要なエッチング時間が、第2保護膜のエッチング時間よりも短くて済むので、第2保護膜の除去完了時に、保護膜の除去を確実に終えることができる。これにより、ONO膜上に保護膜が残ることを防止できる。
請求項5に記載の発明は、前記トランジスタ用の領域は、定格電圧が5Vを超えて40V以下の第1トランジスタ用の領域を含み、前記第1トランジスタ用の領域を熱酸化するときに、前記ONO膜を前記保護膜で覆っておく、請求項1〜4のいずれか一項に記載の半導体装置の製造方法である。
請求項6に記載の発明は、前記トランジスタ用の領域は、定格電圧が5V以下の第2トランジスタ用の領域をさらに含み、前記第2トランジスタ用の領域を熱酸化するときには、前記ONO膜を前記保護膜で覆わないで露出させておく、請求項5に記載の半導体装置の製造方法である。
厚さが380Å〜440Åのゲート酸化膜を形成するには、比較的高温(たとえば、900℃〜1000℃)の熱酸化を行う必要がある。したがって、この熱酸化時にONO膜を保護膜で覆っておくことで、ONO膜が受ける影響を効果的に抑制できる。
この方法によれば、不揮発性メモリセル用の領域とトランジスタ用の領域に、同時にゲート電極を形成できるので、製造プロセスを簡単にできる。
請求項12に記載の発明のように、前記ONO膜上に形成されたコントロールゲートをさらに含み、前記ONO膜は、前記コントロールゲートに接する上側の酸化シリコン膜が、その表裏面から間隔を空けた厚さ方向途中部分にN成分濃度が0となる極小値Lminを有しており、前記コントロールゲートと接する部分に当該極小値Lminよりも高い濃度でN成分を含んでいてもよい。
この半導体装置は、請求項5に記載の半導体装置の製造方法によって製造できる。
請求項14に記載の発明は、前記第1トランジスタは、厚さが380Å〜440Åのゲート酸化膜を含む、請求項13に記載の半導体装置である。
請求項15に記載の発明は、前記トランジスタ用の領域は、CMOSトランジスタ用の領域を含む、請求項11〜14のいずれか一項に記載の半導体装置である。
この半導体装置は、請求項9に記載の半導体装置の製造方法によって製造できる。
請求項16に記載の発明は、前記CMOSトランジスタ用の領域は、定格電圧が5Vを超えて40V以下の高耐圧CMOS用の領域、定格電圧が2V以上5V以下の中耐圧CMOS用の領域、および定格電圧が2V未満の低耐圧CMOS用の領域を選択的に含む、請求項15に記載の半導体装置である。
図1は、本発明の一実施形態に係る半導体装置1の平面図である。図1(a)は、半導体装置1のメモリセル領域3を示す平面図であり、図1(b)は、半導体装置1のCMOS領域4を示す平面図である。また、図2は、図1(a)における各切断面線から見た断面図であって、図2(a)が切断面線IIa−IIaに対応し、図2(b)が切断面線IIb−IIbに対応している。また、図3は、図1(b)における各切断面線から見た断面図であって、図3(a)が切断面線IIIa−IIIaに対応し、図3(b)が切断面線IIIb−IIIbに対応している。
<メモリセル領域>
半導体装置1は、半導体基板2と、この半導体基板2上に設定されたメモリセル領域3とを含む。半導体基板2は、たとえば、p型の導電性を有するシリコン基板である。
トレンチ10は、この実施形態では、直線状のライントレンチが互いに平行となるようにストライプ状に配列されている。互いに隣り合うトレンチ10間の距離は、たとえば、0.13μm以上、好ましくは、0.17μm〜0.19μmである。この距離は、各アクティブ領域6の幅に対応している。各トレンチ10は、その長手方向に直交する幅方向で切断したときの断面視(以下、単に「断面視」という。)において、開口端から底部へ向かう深さ方向に幅が狭まるテーパ状に形成されている。また、トレンチ10は、この実施形態では、深さが0.23μm〜0.25μmのシャロートレンチであるが、その深さは適宜変更できる。
素子分離部5によって区画された複数のアクティブ領域6には、それぞれ不揮発性メモリセル20(EEPROM)が1つずつ設けられている。
不揮発性メモリセル20は、半導体基板2の表面部に互いに間隔を空けて形成されたn型ソース領域23およびn型ドレイン領域24と、これらの間のチャネル領域25に対向するように配置されたフローティングゲート26と、このフローティングゲート26に積層されたコントロールゲート27とを備えている。n型ソース領域23、n型ドレイン領域24およびコントロールゲート27の表面には、それぞれシリサイド21,22,31が形成されている。
このような形状のフローティングゲート26は、前述のように各アクティブ領域6に1つずつ設けられている。したがって、1つの素子分離部5に対して幅方向一方側およびその反対側それぞれにフローティングゲート26が配置されていて、それらのフローティングゲート26は、共通の素子分離部5の埋め込み絶縁膜11にオーバーラップすることになる。
n型ソース低濃度層29およびn型ドレイン低濃度層30は、n型ソース・ドレイン領域23,24よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。n型ソース・ドレイン低濃度層29,30は、フローティングゲート26およびコントロールゲート27に対して自己整合的に形成されている。一方、n型ソース・ドレイン領域23,24は、サイドウォール28に対して自己整合的に形成されている。
ここで図4を参照して、この絶縁膜は、たとえば、窒化シリコン膜361を一対の酸化シリコン膜362,363で挟み込んだONO(酸化シリコン膜-窒化シリコン膜-酸化シリコン膜)構造の膜(以下、ONO膜36とする。)からなる。各膜の厚さは、窒化シリコン膜361が130Å厚程度、フローティングゲート26に接する下側の酸化シリコン膜362が40Å厚程度、コントロールゲート27に接する上側の酸化シリコン膜363が100Å厚程度である。また、ONO膜36は、その最表面にN成分が含まれている。具体的には、ONO膜36の上側の酸化シリコン膜363が、その表裏面から間隔を空けた厚さ方向途中部分にN成分濃度が0となる極小値Lminを有しており、コントロールゲート27と接する部分に当該極小値Lminよりも高い濃度でN成分を含んでいる。一方、ONO膜36の下側の酸化シリコン膜362は、窒化シリコン膜361との界面近傍でN成分を若干含むものの、N成分濃度に関して極小値を有しておらず、その厚さ方向途中部分からフローティングゲート27側へ向かってはN成分濃度が0となっている。
<CMOS領域>
半導体装置1は、本発明の第1トランジスタ用の領域の一例としてのHV−CMOS(High Voltage−Complementary Metal Oxide Semiconductor)領域40、本発明の第2トランジスタ用の領域の一例としてのMV−CMOS(Middle Voltage−Complementary Metal Oxide Semiconductor)領域70、および本発明の第2トランジスタ用の領域の一例としてのLV−CMOS(Low Voltage−Complementary Metal Oxide Semiconductor)領域90を共通の半導体基板2上に備えている。
(1)HV−CMOS領域
HV−CMOS領域40は、n型のHV−nMOS41およびp型のHV−pMOS42を含む。n型のHV−nMOS41およびp型のHV−pMOS42は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。HV−nMOS41およびHV−pMOS42は、たとえば、定格電圧が5Vを超えて40V以下の高耐圧素子である。
p型ベース領域43において半導体基板2の表面には、HV−nMOSゲート絶縁膜51が形成されている。HV−nMOSゲート絶縁膜51は、たとえば、380Å〜440Åの厚さで形成されている。そして、HV−nMOSゲート絶縁膜51を挟んで半導体基板2に対向するように、HV−nMOSゲート電極52が形成されている。HV−nMOSゲート電極52の表面には、シリサイド49が形成されている。また、HV−nMOSゲート電極52の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール53で覆われている。
HV−n型ドリフト領域50は、HV−nMOSゲート電極52に対して自己整合的に形成され、HV−n型ソース・ドレイン領域44,45は、それぞれサイドウォール53に対して自己整合的に形成されている。また、HV−n型ソース・ドレインコンタクト領域47,48は、それぞれHV−n型ソース・ドレイン領域44,45の内方領域に形成されている。また、HV−n型ソース・ドレインコンタクト領域47,48の表面には、それぞれシリサイドが形成されている。
n型ベース領域54において半導体基板2の表面には、HV−pMOSゲート絶縁膜62が形成されている。HV−pMOSゲート絶縁膜62は、HV−nMOSゲート絶縁膜51と同じ厚さ、たとえば、380Å〜440Åの厚さで形成されている。そして、HV−pMOSゲート絶縁膜62を挟んで半導体基板2に対向するように、HV−pMOSゲート電極63が形成されている。HV−pMOSゲート電極63の表面には、シリサイド60が形成されている。また、HV−pMOSゲート電極63の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール64で覆われている。
HV−p型ドリフト領域61は、HV−n型ドリフト領域50よりも深く形成され、HV−pMOSゲート電極63に対して自己整合的に形成されている。HV−p型ソース・ドレイン領域55,56は、HV−n型ソース・ドレイン領域44,45と同じ深さで形成され、それぞれサイドウォール64に対して自己整合的に形成されている。また、HV−p型ソース・ドレインコンタクト領域58,59は、HV−n型ソース・ドレインコンタクト領域47,48と同じ深さで形成され、それぞれHV−p型ソース・ドレイン領域55,56の内方領域に形成されている。また、HV−p型ソース・ドレインコンタクト領域58,59の表面には、それぞれシリサイドが形成されている。
(2)MV−CMOS領域
MV−CMOS領域70は、n型のMV−nMOS71およびp型のMV−pMOS72を含む。n型のMV−nMOS71およびp型のMV−pMOS72は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。MV−nMOS71およびMV−pMOS72は、たとえば、定格電圧が2V以上5V以下の中耐圧素子である。
MV−nMOS71用の領域において半導体基板2の表面には、MV−nMOSゲート絶縁膜77が形成されている。MV−nMOSゲート絶縁膜77は、前述のHV−nMOSゲート絶縁膜51よりも薄く形成されている。その厚さは、たとえば、130Å〜145Åである。そして、MV−nMOS71のチャネル領域に対向するように、MV−nMOSゲート絶縁膜77を挟んで、MV−nMOSゲート電極78が形成されている。MV−nMOSゲート電極78の表面には、シリサイド76が形成されている。また、MV−n型ソース領域74およびMV−n型ドレイン領域75は、MV−nMOSゲート電極78に対して自己整合的に形成されている。
そして、MV−n型ソース・ドレイン領域74,75の内方領域には、それぞれサイドウォール79に対して自己整合的に、MV−n型ソースコンタクト領域80およびMV−n型ドレインコンタクト領域33が形成されている。また、MV−n型ソース・ドレインコンタクト領域80,33の表面には、それぞれシリサイドが形成されている。
MV−pMOS72用の領域において半導体基板2の表面には、MV−pMOSゲート絶縁膜85が形成されている。MV−pMOSゲート絶縁膜85は、MV−nMOSゲート絶縁膜77と同じ厚さ、同じ材料で形成されている。そして、MV−pMOS72のチャネル領域に対向するように、MV−pMOSゲート絶縁膜85を挟んで、MV−pMOSゲート電極86が形成されている。MV−pMOSゲート電極86の表面には、シリサイド84が形成されている。また、MV−p型ソース領域82およびMV−p型ドレイン領域83は、MV−pMOSゲート電極86に対して自己整合的に形成されている。
そして、MV−p型ソース・ドレイン領域82,83の内方領域には、それぞれサイドウォール87に対して自己整合的に、MV−p型ソースコンタクト領域88およびMV−p型ドレインコンタクト領域89が形成されている。また、MV−p型ソース・ドレインコンタクト領域88,89の表面には、それぞれシリサイドが形成されている。
(3)LV−CMOS領域
LV−CMOS領域90は、n型のLV−nMOS91およびp型のLV−pMOS92を含む。n型のLV−nMOS91およびp型のLV−pMOS92は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。LV−nMOS91およびLV−pMOS92は、たとえば、定格電圧が2V未満の低耐圧素子である。
LV−nMOS91用の領域においてディープn型ウェル140の内方領域には、この領域を矩形状に取り囲む素子分離部5の辺に沿ってLV−p型ウェル93が形成されている。LV−p型ウェル93は、p型ベース領域43よりも不純物濃度が高く、かつ、p型ベース領域43よりも浅く形成されている。たとえば、LV−p型ウェル93は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。
LV−nMOS91用の領域において半導体基板2の表面には、LV−nMOSゲート絶縁膜97が形成されている。LV−nMOSゲート絶縁膜97は、前述のMV−nMOSゲート絶縁膜77よりもさらに薄く形成されている。その厚さは、たとえば、23Å〜25Åである。そして、LV−nMOS91のチャネル領域に対向するように、LV−nMOSゲート絶縁膜97を挟んで、LV−nMOSゲート電極98が形成されている。LV−nMOSゲート電極98の表面には、シリサイド96が形成されている。また、LV−n型ソース領域94およびLV−n型ドレイン領域95は、LV−nMOSゲート電極98に対して自己整合的に形成されている。また、LV−nMOSゲート電極98の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール99で覆われている。
LV−pMOS92用の領域においてディープn型ウェル140の内方領域には、この領域を矩形状に取り囲む素子分離部5の辺に沿ってLV−n型ウェル101が形成されている。LV−n型ウェル101は、n型ベース領域54よりも不純物濃度が高く、かつ、n型ベース領域54よりも浅く形成されている。たとえば、LV−n型ウェル101は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。
LV−pMOS92用の領域において半導体基板2の表面には、LV−pMOSゲート絶縁膜105が形成されている。LV−pMOSゲート絶縁膜105は、LV−nMOSゲート絶縁膜97と同じ厚さ、同じ材料で形成されている。そして、LV−pMOS92のチャネル領域に対向するように、LV−pMOSゲート絶縁膜105を挟んで、LV−pMOSゲート電極106が形成されている。LV−pMOSゲート電極106の表面には、シリサイド104が形成されている。また、LV−p型ソース領域102およびLV−p型ドレイン領域103は、LV−pMOSゲート電極106に対して自己整合的に形成されている。また、LV−pMOSゲート電極106の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール107で覆われている。
層間絶縁膜110上には、アルミニウム等の導電材からなる複数の配線111が形成されている。複数の配線111は、層間絶縁膜110を貫通するコンタクトプラグ113を介して、n型ソース領域23、n型ドレイン領域24、HV−n型ソースコンタクト領域47、HV−n型ドレインコンタクト領域48、HV−p型ソースコンタクト領域58、HV−p型ドレインコンタクト領域59、MV−n型ソースコンタクト領域80、MV−n型ドレインコンタクト領域33、MV−p型ソースコンタクト領域88、MV−p型ドレインコンタクト領域89、LV−n型ソースコンタクト領域100、LV−n型ドレインコンタクト領域34、LV−p型ソースコンタクト領域108、LV−p型ドレインコンタクト領域109にそれぞれ接続されている。
不揮発性メモリセル20に対する情報の書き込み、消去および読み出しの各動作は、以下のように行うことができる。
フローティングゲート26に対する電子の注入は、たとえば、n型ソース領域23をグランド電位とした状態で、コントロールゲート27およびn型ドレイン領域24に正電圧を印加すると、n型ソース領域23からトンネル酸化膜37を介するFNトンネリングによって、フローティングゲート26に電子が注入される。
フローティングゲート26に電子が注入されると、このフローティングゲート26が帯電している状態では、不揮発性メモリセル20を導通させるためにコントロールゲート27に印加すべき閾値電圧が高くなる。そこで、コントロールゲート27に与えるべき読出電圧を、フローティングゲート26が非帯電状態(電子が引き抜かれた状態)のときにn型ソース領域23−n型ドレイン領域24間が遮断状態に保持され、かつ、フローティングゲート26が帯電状態(電子が注入された状態)のときにn型ソース領域23−n型ドレイン領域24間を導通させることができる値に設定しておく。このとき、ソース側に電流が流れるか否かを調べることによって、フローティングゲート26に電子が注入されているかどうかを区別できる。このようにして、不揮発性メモリセル20に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
図5〜図40は、本発明の半導体装置1の製造工程の一例を工程順に説明するための断面図である。図5〜図40において、図5、図7、図9のように奇数番号の図面がメモリセル領域3の工程を示し、図6、図8、図10のように偶数番号の図面がCMOS領域4の工程を示している。
次に、図13および図14に示すように、たとえばCVD法によって、半導体基板2の表面全域にハードマスク122が形成される。ハードマスク122は、たとえば厚さ300Å程度の窒化シリコン膜によって形成されている。ハードマスク122の形成後、ハードマスク122の表面に酸化膜123が形成される。酸化膜123は、たとえば熱酸化法によって、窒化シリコンからなるハードマスク122の表面を酸化することによって形成できる。なお、酸化膜123は、CVD法によって形成してもよい。
次に、図17および図18に示すように、MV−CMOS領域70およびLV−CMOS領域90がハードマスク122で覆われた状態で、半導体基板2が熱酸化される。これにより、ハードマスク122で覆われていないメモリセル領域3およびHV−CMOS領域40の半導体基板2の表面に、トンネル酸化膜37が形成される。次に、半導体基板2上に、不純物イオン(たとえばリン(P+)イオン)を添加したポリシリコン膜115が堆積される。ポリシリコン膜115の厚さは、たとえば700Å程度である。
次に、図21および図22に示すように、半導体基板2上に、図4に示す酸化シリコン膜362、窒化シリコン膜361および酸化シリコン膜363を順に積層することによって、3層構造のONO膜36が形成される。次に、ONO膜36上に保護膜126が形成される。この保護膜126は、たとえば、窒化シリコンからなり、MV−CMOS領域70およびLV−CMOS領域90を覆うハードマスク122よりも薄く形成される。たとえば、保護膜126が100Å程度であり、ハードマスク122が300Åである。
まず、HV−CMOS領域40用のゲート酸化が行われる。図23および図24に示すように、HV−CMOS領域40を覆っている保護膜126、ONO膜36およびポリシリコン膜115が選択的に除去される。この際、MV−CMOS領域70およびLV−CMOS領域90においても、ハードマスク122上の保護膜126、ONO膜36およびポリシリコン膜115が除去される。次に、HV−CMOS領域40のトンネル酸化膜37が除去されることによって、HV−CMOS領域40において半導体基板2の表面が露出する。トンネル酸化膜37の除去の際には、ハードマスク122上の酸化膜123が除去される。
次に、MV−p型ウェル73およびLV−p型ウェル93を形成すべき領域に、p型不純物イオンが選択的に注入される。これにより、MV−p型ウェル73およびLV−p型ウェル93が同時に形成される。
次に、図33および図34に示すように、このポリシリコン膜117が選択的にエッチングされる。これにより、コントロールゲート27、HV−nMOSゲート電極52、HV−pMOSゲート電極63、MV−nMOSゲート電極78、MV−pMOSゲート電極86、LV−nMOSゲート電極98およびLV−pMOSゲート電極106が同時に形成される。すなわち、CMOS領域4のゲート電極52、63、78、86、98、106が、コントロールゲート27の材料を利用して形成される。
以上のように、図5〜図40に示した方法によれば、従来と同様に、酸化シリコン膜362、窒化シリコン膜361および酸化シリコン膜363を順に積層することによって、3層構造のONO膜36が形成される(図21参照)。その後、このONO膜36を保護膜126で覆った状態で、HV−CMOS領域40用のゲート酸化が行われる(図26参照)。この熱酸化は、たとえば、900℃〜1000℃で10分〜30分間行われるため、ONO膜36が完全に露出していると、上側の酸化シリコン膜363が熱酸化の影響を受け、その構造が変化する場合がある。たとえば、ONO膜36の膜質にばらつきが出るかもしれない。
一方、比較的低温で行われるMV−CMOS領域70およびLV−CMOS領域90用のゲート酸化時(図27〜図30参照)には、ONO膜36を保護膜で覆わないようにすることで、少なくとも、これらの領域70,90用の熱酸化のためだけに保護膜を形成する手間を省くことができる。
たとえば、前述の実施形態において、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、メモリセル領域3およびCMOS領域4の周囲には、チャージポンプ、ツェナーダイオード、MISトランジスタ等の各種素子が形成された周辺回路領域が設定されていてもよい。
2 半導体基板
3 メモリセル領域
4 CMOS領域
20 不揮発性メモリセル
26 フローティングゲート
27 コントロールゲート
36 ONO膜
40 HV−CMOS領域
41 HV−nMOS
42 HV−pMOS
51 HV−nMOSゲート絶縁膜
52 HV−nMOSゲート電極
62 HV−pMOSゲート絶縁膜
63 HV−pMOSゲート電極
70 MV−CMOS領域
71 MV−nMOS
72 MV−pMOS
77 MV−nMOSゲート絶縁膜
78 MV−nMOSゲート電極
85 MV−pMOSゲート絶縁膜
86 MV−pMOSゲート電極
90 LV−CMOS領域
91 LV−nMOS
92 LV−pMOS
97 LV−nMOSゲート絶縁膜
98 LV−nMOSゲート電極
105 LV−pMOSゲート絶縁膜
106 LV−pMOSゲート電極
122 ハードマスク
126 保護膜
361 窒化シリコン膜
362 酸化シリコン膜
363 酸化シリコン膜
Claims (16)
- 不揮発性メモリセルおよびトランジスタを共通の半導体基板上に選択的に備える半導体装置の製造方法であって、
前記不揮発性メモリセル用の領域にフローティングゲートを選択的に形成する工程と、
前記フローティングゲート上に、酸化シリコン(SiO2)膜、窒化シリコン(SiN)膜および酸化シリコン(SiO2)膜をこの順に積層することによってONO膜を形成する工程と、
前記ONO膜上に保護膜を形成する工程と、
前記保護膜の形成後、前記トランジスタ用の領域を選択的に熱酸化することによって、当該領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜の形成後、前記保護膜を除去する工程とを含む、半導体装置の製造方法。 - 前記ゲート酸化膜を形成する工程は、前記トランジスタ用の領域において前記ゲート酸化膜を形成すべき領域外の領域を覆うように、前記保護膜と同じ材料からなる第2保護膜を形成する工程を含み、前記第2保護膜の形成後に熱酸化を行う、請求項1に記載の半導体装置の製造方法。
- 前記保護膜は、前記第2保護膜よりも薄い、請求項2に記載の半導体装置の製造方法。
- 前記保護膜は、窒化シリコン(SiN)膜からなる、請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記トランジスタ用の領域は、定格電圧が5Vを超えて40V以下の第1トランジスタ用の領域を含み、
前記第1トランジスタ用の領域を熱酸化するときに、前記ONO膜を前記保護膜で覆っておく、請求項1〜4のいずれか一項に記載の半導体装置の製造方法。 - 前記トランジスタ用の領域は、定格電圧が5V以下の第2トランジスタ用の領域をさらに含み、
前記第2トランジスタ用の領域を熱酸化するときには、前記ONO膜を前記保護膜で覆わないで露出させておく、請求項5に記載の半導体装置の製造方法。 - 前記ゲート酸化膜を形成する工程は、前記ONO膜を前記保護膜で覆った状態で、厚さが380Å〜440Åのゲート酸化膜を形成する工程を含む、請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
- 前記保護膜の除去後、前記ONO膜上にコントロールゲートを形成し、同時に、前記コントロールゲートと同じ材料からなるゲート電極を前記ゲート酸化膜上に形成する工程をさらに含む、請求項1〜7のいずれか一項に記載の半導体装置の製造方法。
- 前記トランジスタ用の領域は、CMOSトランジスタ用の領域を含む、請求項1〜8のいずれか一項に記載の半導体装置の製造方法。
- 前記CMOSトランジスタ用の領域は、定格電圧が5Vを超えて40V以下の高耐圧CMOS用の領域、定格電圧が2V以上5V以下の中耐圧CMOS用の領域、および定格電圧が2V未満の低耐圧CMOS用の領域を選択的に含む、請求項9に記載の半導体装置の製造方法。
- 不揮発性メモリセル用の領域およびトランジスタ用の領域が形成された半導体基板と、
前記不揮発性メモリセル用の領域に形成されたフローティングゲートと、
前記フローティングゲート上に形成され、酸化シリコン(SiO2)膜、窒化シリコン(SiN)膜および酸化シリコン(SiO2)膜がこの順に積層された構造を有するONO膜と、
前記トランジスタ用の領域に形成されたゲート酸化膜とを含み、
前記ONO膜は、その最表面にN成分が含まれている、半導体装置。 - 前記ONO膜上に形成されたコントロールゲートをさらに含み、
前記ONO膜は、前記コントロールゲートに接する上側の酸化シリコン膜が、その表裏面から間隔を空けた厚さ方向途中部分にN成分濃度が0となる極小値Lminを有しており、前記コントロールゲートと接する部分に当該極小値Lminよりも高い濃度でN成分を含んでいる、請求項11に記載の半導体装置。 - 前記トランジスタ用の領域は、定格電圧が5Vを超えて40V以下の第1トランジスタ用の領域を含む、請求項11または12に記載の半導体装置。
- 前記第1トランジスタは、厚さが380Å〜440Åのゲート酸化膜を含む、請求項13に記載の半導体装置。
- 前記トランジスタ用の領域は、CMOSトランジスタ用の領域を含む、請求項11〜14のいずれか一項に記載の半導体装置。
- 前記CMOSトランジスタ用の領域は、定格電圧が5Vを超えて40V以下の高耐圧CMOS用の領域、定格電圧が2V以上5V以下の中耐圧CMOS用の領域、および定格電圧が2V未満の低耐圧CMOS用の領域を選択的に含む、請求項15に記載の半導体装置。
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