JPH0982818A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0982818A JPH0982818A JP7241198A JP24119895A JPH0982818A JP H0982818 A JPH0982818 A JP H0982818A JP 7241198 A JP7241198 A JP 7241198A JP 24119895 A JP24119895 A JP 24119895A JP H0982818 A JPH0982818 A JP H0982818A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
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Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 洗浄を行った場合でも保護膜が薄くなること
がない半導体装置を提供する。 【解決手段】 不揮発性半導体装置３０は、メモリ素子
形成領域１０および周辺トランジスタ形成領域２０を有
する。メモリ素子形成領域１０には、不揮発性メモリ１
１が形成される。フローティングゲート５の上に三層絶
縁膜１９が形成されており、三層絶縁膜１９の上には窒
化膜１５が形成されている。三層絶縁膜６９の上に洗浄
液に対して耐エッチング性を有する窒化膜１５を形成す
ることによって、周辺トランジスタ形成領域を洗浄した
際に、三層絶縁膜１９の一番上の酸化膜１５の厚みが削
られるおそれがない。
がない半導体装置を提供する。 【解決手段】 不揮発性半導体装置３０は、メモリ素子
形成領域１０および周辺トランジスタ形成領域２０を有
する。メモリ素子形成領域１０には、不揮発性メモリ１
１が形成される。フローティングゲート５の上に三層絶
縁膜１９が形成されており、三層絶縁膜１９の上には窒
化膜１５が形成されている。三層絶縁膜６９の上に洗浄
液に対して耐エッチング性を有する窒化膜１５を形成す
ることによって、周辺トランジスタ形成領域を洗浄した
際に、三層絶縁膜１９の一番上の酸化膜１５の厚みが削
られるおそれがない。
Description
【０００１】
【発明の属する技術分野】この発明は、第１素子形成部
と第２素子形成部を有する半導体装置に関するものであ
り、特に製造工程における相互影響を阻止できる製造方
法に関する。
と第２素子形成部を有する半導体装置に関するものであ
り、特に製造工程における相互影響を阻止できる製造方
法に関する。
【０００２】
【従来技術およびその課題】従来の不揮発性メモリ５１
を図８に示す。不揮発性メモリ５１は、メモリ素子形成
領域１０および周辺トランジスタ形成領域２０を有す
る。メモリ素子形成領域１０には、図８に示すようにフ
ローティングゲートタイプの不揮発性メモリが形成され
る。周辺トランジスタ形成領域２０には不揮発性メモリ
素子を駆動する周辺トランジスタが形成される。このよ
うに、周辺トランジスタ形成領域２０にはＭＯＳトラン
ジスタ２１が形成され、メモリ素子形成領域１０にはフ
ローティングゲート型トランジスタ１１が形成される。
を図８に示す。不揮発性メモリ５１は、メモリ素子形成
領域１０および周辺トランジスタ形成領域２０を有す
る。メモリ素子形成領域１０には、図８に示すようにフ
ローティングゲートタイプの不揮発性メモリが形成され
る。周辺トランジスタ形成領域２０には不揮発性メモリ
素子を駆動する周辺トランジスタが形成される。このよ
うに、周辺トランジスタ形成領域２０にはＭＯＳトラン
ジスタ２１が形成され、メモリ素子形成領域１０にはフ
ローティングゲート型トランジスタ１１が形成される。
【０００３】不揮発性メモリ５１の製造方法について、
図９を用いて説明する。基板２のメモリ素子形成領域１
０に、表面にゲート酸化膜６８を形成し、ＣＶＤ法を用
いてポリシリコン層５５を堆積させる。その上に、三層
絶縁膜６９を形成する（図９Ａ）。三層絶縁膜６９は、
酸化膜６１、窒化膜６２、酸化膜６３から構成される。
つぎに、基板表面を洗浄した後、周辺トランジスタ形成
領域２０上に酸化膜７９を形成する（図９Ｂ）。つぎ
に、図９Ｃに示すように、基板全面にポリシリコン層７
７を堆積させる。その後、所定のパターニングを行い、
異方性エッチングを行うことにより、図９Ｄに示すよう
に、メモリ素子部および周辺トランジスタ部の電極部分
が完成する。
図９を用いて説明する。基板２のメモリ素子形成領域１
０に、表面にゲート酸化膜６８を形成し、ＣＶＤ法を用
いてポリシリコン層５５を堆積させる。その上に、三層
絶縁膜６９を形成する（図９Ａ）。三層絶縁膜６９は、
酸化膜６１、窒化膜６２、酸化膜６３から構成される。
つぎに、基板表面を洗浄した後、周辺トランジスタ形成
領域２０上に酸化膜７９を形成する（図９Ｂ）。つぎ
に、図９Ｃに示すように、基板全面にポリシリコン層７
７を堆積させる。その後、所定のパターニングを行い、
異方性エッチングを行うことにより、図９Ｄに示すよう
に、メモリ素子部および周辺トランジスタ部の電極部分
が完成する。
【０００４】しかしながら、上記のような製造方法にお
いては、次のような問題点があった。図９Ｂに示す酸化
膜７９を形成する前に、基板全面を洗浄液で洗浄するよ
うにしている。これは、基板上のゴミ等を取り除くため
である。しかしながら、この洗浄によって、三層絶縁層
６９の一番上の酸化膜６３がエッチングされ、厚みが薄
くなってしまう。これにより、フローティングゲート５
における電荷保持能力が低下する。また、リークが生じ
る。
いては、次のような問題点があった。図９Ｂに示す酸化
膜７９を形成する前に、基板全面を洗浄液で洗浄するよ
うにしている。これは、基板上のゴミ等を取り除くため
である。しかしながら、この洗浄によって、三層絶縁層
６９の一番上の酸化膜６３がエッチングされ、厚みが薄
くなってしまう。これにより、フローティングゲート５
における電荷保持能力が低下する。また、リークが生じ
る。
【０００５】本発明は、上記の問題点を解決し、洗浄を
行った場合でも保護膜が薄くなることがない半導体装置
を提供することを目的とする。
行った場合でも保護膜が薄くなることがない半導体装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の半導体装置に
おいては、 Ａ）以下の構造の第一素子が形成される第一素子形成
部、 a1)窒化膜、 a2)前記窒化膜の上の第一素子酸化膜、 a3)前記酸化膜の上の第一素子導電体層、 Ｂ）以下の構造の第二素子が形成される第二素子形成
部、 b1)第二素子酸化膜、 b2)前記第二素子酸化膜の上の第二素子導電体層、を有
する半導体装置において、 Ｃ）前記第一素子酸化膜と前記第一素子導電体層との間
に、前記第二素子形成部を洗浄する洗浄液に対して耐エ
ッチング性を有する保護膜を有すること、を特徴とす
る。
おいては、 Ａ）以下の構造の第一素子が形成される第一素子形成
部、 a1)窒化膜、 a2)前記窒化膜の上の第一素子酸化膜、 a3)前記酸化膜の上の第一素子導電体層、 Ｂ）以下の構造の第二素子が形成される第二素子形成
部、 b1)第二素子酸化膜、 b2)前記第二素子酸化膜の上の第二素子導電体層、を有
する半導体装置において、 Ｃ）前記第一素子酸化膜と前記第一素子導電体層との間
に、前記第二素子形成部を洗浄する洗浄液に対して耐エ
ッチング性を有する保護膜を有すること、を特徴とす
る。
【０００７】請求項２の半導体装置においては、前記保
護膜は、前記窒化膜および前記第一素子酸化膜の容量に
殆ど変化を与えない特性を有していることを特徴とす
る。
護膜は、前記窒化膜および前記第一素子酸化膜の容量に
殆ど変化を与えない特性を有していることを特徴とす
る。
【０００８】ここで、前記窒化膜および前記第一素子酸
化膜の容量に殆ど変化を与えない特性を有していると
は、前記保護膜が導体または誘電率の高い膜のいずれの
場合も含む。
化膜の容量に殆ど変化を与えない特性を有していると
は、前記保護膜が導体または誘電率の高い膜のいずれの
場合も含む。
【０００９】請求項３の半導体装置においては、前記保
護膜は、その上に形成する酸化膜の膜形成速度が遅い特
性を有していることを特徴とする。
護膜は、その上に形成する酸化膜の膜形成速度が遅い特
性を有していることを特徴とする。
【００１０】請求項４の半導体装置の製造方法において
は、 Ａ）以下の構造の第一素子が形成される第一素子形成
部、 a1)窒化膜、 a2)前記窒化膜の上の第一素子酸化膜、 a3)前記酸化膜の上の第一素子導電体層、 Ｂ）以下の構造の第二素子が形成される第二素子形成
部、 b1)第二素子酸化膜、 b2)前記第二素子酸化膜の上の第二素子導電体層、を有
する半導体装置の製造方法において、 Ｃ）前記第一素子酸化膜形成後、前記第一素子酸化膜の
上に、前記第二素子形成部を洗浄する洗浄液に対して耐
エッチング性を有する保護膜を形成し、 Ｄ）洗浄を行なった後、前記第二素子酸化膜を形成し、 Ｅ）前記第一素子導電体層および前記第二素子導電体層
を形成すること、を特徴とする。
は、 Ａ）以下の構造の第一素子が形成される第一素子形成
部、 a1)窒化膜、 a2)前記窒化膜の上の第一素子酸化膜、 a3)前記酸化膜の上の第一素子導電体層、 Ｂ）以下の構造の第二素子が形成される第二素子形成
部、 b1)第二素子酸化膜、 b2)前記第二素子酸化膜の上の第二素子導電体層、を有
する半導体装置の製造方法において、 Ｃ）前記第一素子酸化膜形成後、前記第一素子酸化膜の
上に、前記第二素子形成部を洗浄する洗浄液に対して耐
エッチング性を有する保護膜を形成し、 Ｄ）洗浄を行なった後、前記第二素子酸化膜を形成し、 Ｅ）前記第一素子導電体層および前記第二素子導電体層
を形成すること、を特徴とする。
【００１１】
【作用および発明の効果】請求項１の半導体装置におい
ては、前記第一素子酸化膜と前記第一素子導電体層との
間に、前記第二素子形成部を洗浄する洗浄液に対して耐
エッチング性を有する保護膜を有する。これにより、前
記第二素子形成部を洗浄した場合に、前記第一素子酸化
膜の表面がエッチングされることがなく、電荷保持力が
低下することがない。
ては、前記第一素子酸化膜と前記第一素子導電体層との
間に、前記第二素子形成部を洗浄する洗浄液に対して耐
エッチング性を有する保護膜を有する。これにより、前
記第二素子形成部を洗浄した場合に、前記第一素子酸化
膜の表面がエッチングされることがなく、電荷保持力が
低下することがない。
【００１２】請求項２の半導体装置においては、前記保
護膜は、前記窒化膜および前記第一素子酸化膜の容量に
殆ど変化を与えない特性を有している。これにより、前
記窒化膜および前記第一素子酸化膜の総合絶縁膜特性を
変更することがない。
護膜は、前記窒化膜および前記第一素子酸化膜の容量に
殆ど変化を与えない特性を有している。これにより、前
記窒化膜および前記第一素子酸化膜の総合絶縁膜特性を
変更することがない。
【００１３】請求項３の半導体装置においては、前記保
護膜は、その上に形成する酸化膜の膜形成速度が遅い特
性を有している。したがって、前記第二素子酸化膜を形
成した場合に、殆ど酸化膜が形成されない。これによ
り、無駄な酸化膜除去処理が不要となる。
護膜は、その上に形成する酸化膜の膜形成速度が遅い特
性を有している。したがって、前記第二素子酸化膜を形
成した場合に、殆ど酸化膜が形成されない。これによ
り、無駄な酸化膜除去処理が不要となる。
【００１４】請求項４の半導体装置の製造方法において
は、前記第一素子酸化膜形成後、前記第一素子酸化膜の
上に、前記第二素子形成部を洗浄する洗浄液に対して耐
エッチング性を有する保護膜を形成し、洗浄を行なった
後、前記第二素子酸化膜を形成し、前記第一素子導電体
層および前記第二素子導電体層を形成する。したがっ
て、前記保護膜により、前記第二素子形成部を洗浄した
場合に、前記第一素子酸化膜の表面がエッチングされる
ことがなく、電荷保持力が低下することがない。
は、前記第一素子酸化膜形成後、前記第一素子酸化膜の
上に、前記第二素子形成部を洗浄する洗浄液に対して耐
エッチング性を有する保護膜を形成し、洗浄を行なった
後、前記第二素子酸化膜を形成し、前記第一素子導電体
層および前記第二素子導電体層を形成する。したがっ
て、前記保護膜により、前記第二素子形成部を洗浄した
場合に、前記第一素子酸化膜の表面がエッチングされる
ことがなく、電荷保持力が低下することがない。
【００１５】
【発明の実施の形態】図面を用いて本発明にかかる半導
体装置について、説明する。図１に、本発明の一実施態
様による不揮発性半導体装置３０を示す。不揮発性半導
体装置３０は、図１に示すように、メモリ素子形成領域
１０および周辺トランジスタ形成領域２０を有する。
体装置について、説明する。図１に、本発明の一実施態
様による不揮発性半導体装置３０を示す。不揮発性半導
体装置３０は、図１に示すように、メモリ素子形成領域
１０および周辺トランジスタ形成領域２０を有する。
【００１６】メモリ素子形成領域１０には、不揮発性メ
モリ１１が形成される。周辺トランジスタ形成領域２０
には、ＭＯＳトランジスタ２１が形成される。
モリ１１が形成される。周辺トランジスタ形成領域２０
には、ＭＯＳトランジスタ２１が形成される。
【００１７】不揮発性メモリ１１においては、フローテ
ィングゲート５の上に三層絶縁膜１９が形成されてお
り、三層絶縁膜１９の上にはさらに保護膜である窒化膜
１５が形成されている。なお、三層絶縁膜１９は、従来
と同様に酸化膜１２、窒化膜１３、酸化膜１４から構成
されている。
ィングゲート５の上に三層絶縁膜１９が形成されてお
り、三層絶縁膜１９の上にはさらに保護膜である窒化膜
１５が形成されている。なお、三層絶縁膜１９は、従来
と同様に酸化膜１２、窒化膜１３、酸化膜１４から構成
されている。
【００１８】周辺トランジスタ形成領域２０に形成され
るＭＯＳトランジスタ２１については、従来と同様であ
る。すなわち、基板上にゲート２７、ソース２４、ドレ
イン２３、ゲート酸化膜２９が形成されている。
るＭＯＳトランジスタ２１については、従来と同様であ
る。すなわち、基板上にゲート２７、ソース２４、ドレ
イン２３、ゲート酸化膜２９が形成されている。
【００１９】つぎに、不揮発性半導体装置３０の製造方
法について説明する。従来と同様にして、基板２上に酸
化膜６８、ポリシリコン層５５、三層絶縁膜６９を形成
する。この状態から、三層絶縁膜６９の上に窒化膜６５
を形成する。つぎに、図２Ｃに示すように、周辺トラン
ジスタ形成領域２０上に酸化膜７９を形成する。その
後、従来と同様に、ポリシリコン層を形成し（図示せ
ず）、所定のパターニングを行うことにより電極部分が
完成する。
法について説明する。従来と同様にして、基板２上に酸
化膜６８、ポリシリコン層５５、三層絶縁膜６９を形成
する。この状態から、三層絶縁膜６９の上に窒化膜６５
を形成する。つぎに、図２Ｃに示すように、周辺トラン
ジスタ形成領域２０上に酸化膜７９を形成する。その
後、従来と同様に、ポリシリコン層を形成し（図示せ
ず）、所定のパターニングを行うことにより電極部分が
完成する。
【００２０】本実施例においては、三層絶縁膜の厚みを
それぞれ１００オングストローム、１００オングストロ
ーム、３０オングストロームとし、保護膜として形成す
る窒化膜６５の厚みを１０〜５０オングストロームとし
た。なお、窒化膜６５の厚みは、２０〜４０オングスト
ロームが好ましく、さらに好ましくは、３０オングスト
ロームである。また、ゲート酸化膜７９の厚みを２００
オングストロームとした。
それぞれ１００オングストローム、１００オングストロ
ーム、３０オングストロームとし、保護膜として形成す
る窒化膜６５の厚みを１０〜５０オングストロームとし
た。なお、窒化膜６５の厚みは、２０〜４０オングスト
ロームが好ましく、さらに好ましくは、３０オングスト
ロームである。また、ゲート酸化膜７９の厚みを２００
オングストロームとした。
【００２１】このように三層絶縁膜６９の上に洗浄液に
対する耐エッチング性の窒化膜を形成することによって
周辺トランジスタ形成領域を洗浄を行った際に、三層絶
縁膜の一番上の酸化膜１５が削られるおそれがない。
対する耐エッチング性の窒化膜を形成することによって
周辺トランジスタ形成領域を洗浄を行った際に、三層絶
縁膜の一番上の酸化膜１５が削られるおそれがない。
【００２２】つぎに、図３を用いて、三層絶縁膜６９の
上にさらに窒化膜６５を形成した場合の影響について説
明する。窒化膜は酸化膜に比べて誘電率が高い。また、
窒化膜６５の厚みは薄い。したがって、フローティング
ゲート５への分圧比の影響は殆どない。また、誘電率が
高く、かつ膜厚が薄いので、窒化膜の両側の電圧Ｖが小
さく、酸化膜と窒化膜との界面のトラップも少ない。そ
して、電圧Ｖが大きくなると電界に引かれて放出され
る。
上にさらに窒化膜６５を形成した場合の影響について説
明する。窒化膜は酸化膜に比べて誘電率が高い。また、
窒化膜６５の厚みは薄い。したがって、フローティング
ゲート５への分圧比の影響は殆どない。また、誘電率が
高く、かつ膜厚が薄いので、窒化膜の両側の電圧Ｖが小
さく、酸化膜と窒化膜との界面のトラップも少ない。そ
して、電圧Ｖが大きくなると電界に引かれて放出され
る。
【００２３】このように、比誘電率の高い窒化膜を用い
ることによって、三層絶縁膜の容量にほとんど影響を与
えることなく、耐エッチング性能を向上させることがで
きる。さらに、酸化膜７９を周辺トランジスタ形成領域
２０に形成する際、メモリ素子形成領域の表面は、窒化
膜６５が形成されているので、ほとんど酸化されること
がない。これより、別途メモリ素子形成領域１０上の無
駄な酸化膜を取り除く作業が不要となる。
ることによって、三層絶縁膜の容量にほとんど影響を与
えることなく、耐エッチング性能を向上させることがで
きる。さらに、酸化膜７９を周辺トランジスタ形成領域
２０に形成する際、メモリ素子形成領域の表面は、窒化
膜６５が形成されているので、ほとんど酸化されること
がない。これより、別途メモリ素子形成領域１０上の無
駄な酸化膜を取り除く作業が不要となる。
【００２４】なお、上記実施形態では、三層絶縁膜６９
の上に保護膜として窒化膜６５を形成した場合について
説明したが、保護膜としては誘電率の高く、かつ周辺ト
ランジスタ形成領域２０の洗浄を行う洗浄液に対して耐
エッチング性能が高い膜であればどのようなものであっ
てもよい。
の上に保護膜として窒化膜６５を形成した場合について
説明したが、保護膜としては誘電率の高く、かつ周辺ト
ランジスタ形成領域２０の洗浄を行う洗浄液に対して耐
エッチング性能が高い膜であればどのようなものであっ
てもよい。
【００２５】図４に他の実施形態を示す。この実施形態
においては、三層絶縁膜６９の上にポリシリコン層８７
を形成している。ポリシリコン層８７は、前記洗浄液に
対して耐エッチング性能を有し、かつ導体であるので、
窒化膜を用いた場合と比べると、前記トラップの問題が
より生じにくくなる。
においては、三層絶縁膜６９の上にポリシリコン層８７
を形成している。ポリシリコン層８７は、前記洗浄液に
対して耐エッチング性能を有し、かつ導体であるので、
窒化膜を用いた場合と比べると、前記トラップの問題が
より生じにくくなる。
【００２６】なお、この場合ポリシリコン層８７の表面
は、図２Ｃに示す酸化膜７９を形成する際に、同時に酸
化される。したがって、別途メモリ素子形成領域１０の
ポリシリコン層８７の上の酸化膜だけを取り除く必要が
ある。なお、本実施例においては、導体としてポリシリ
コン層を用いたが、チタン又はタングステンおよびこれ
らのシリサイド等を用いてもよい。
は、図２Ｃに示す酸化膜７９を形成する際に、同時に酸
化される。したがって、別途メモリ素子形成領域１０の
ポリシリコン層８７の上の酸化膜だけを取り除く必要が
ある。なお、本実施例においては、導体としてポリシリ
コン層を用いたが、チタン又はタングステンおよびこれ
らのシリサイド等を用いてもよい。
【００２７】このように、三層絶縁膜の容量にほとんど
影響を与えることなく、耐エッチング性能を有するので
あれば、どのような膜を保護膜として用いてもよい。
影響を与えることなく、耐エッチング性能を有するので
あれば、どのような膜を保護膜として用いてもよい。
【００２８】なお、上記実施形態においては、酸化膜の
上に窒化膜を形成する場合について説明したが、第１素
子および第２素子を有し、この第１素子の第１膜の上に
第２膜が形成され、第２素子においては前記第１膜以外
の部分に、前記第２膜が形成され、第１膜の上に第２膜
が形成される形成速度と、前記第１膜以外の部分に前記
第２膜が形成される形成速度が異なるような場合にも同
様に生ずる。
上に窒化膜を形成する場合について説明したが、第１素
子および第２素子を有し、この第１素子の第１膜の上に
第２膜が形成され、第２素子においては前記第１膜以外
の部分に、前記第２膜が形成され、第１膜の上に第２膜
が形成される形成速度と、前記第１膜以外の部分に前記
第２膜が形成される形成速度が異なるような場合にも同
様に生ずる。
【００２９】本発明は、図５に示すような不揮発性半導
体装置１１０にも適用することができる。不揮発性半導
体装置１１０は、書込み素子１２０、スイッチング素子
１３０、および消去素子１４０を有している。書込み素
子１２０は、図５に示すように、コントロールゲート１
２１の一部がフローティングゲート１２３にのりあげて
いるスプリットゲート型の不揮発性メモリである。スイ
ッチング素子１３０は、図１に示すメモリ素子形成領域
１０に形成される不揮発性メモリと同じく、コントロー
ルゲート１３１がフローティングゲート１３３に積み上
げられて形成されたスタックゲート型の不揮発性素子で
ある。消去素子１４０も、スタックゲート型の素子であ
るが、フローティングゲート１４３の下部には、Ｎ型拡
散領域１４５が形成されている。また、フローティング
ゲート１４３の下部のゲート酸化膜の一部は、消去効率
をあげる為に薄膜となっている。
体装置１１０にも適用することができる。不揮発性半導
体装置１１０は、書込み素子１２０、スイッチング素子
１３０、および消去素子１４０を有している。書込み素
子１２０は、図５に示すように、コントロールゲート１
２１の一部がフローティングゲート１２３にのりあげて
いるスプリットゲート型の不揮発性メモリである。スイ
ッチング素子１３０は、図１に示すメモリ素子形成領域
１０に形成される不揮発性メモリと同じく、コントロー
ルゲート１３１がフローティングゲート１３３に積み上
げられて形成されたスタックゲート型の不揮発性素子で
ある。消去素子１４０も、スタックゲート型の素子であ
るが、フローティングゲート１４３の下部には、Ｎ型拡
散領域１４５が形成されている。また、フローティング
ゲート１４３の下部のゲート酸化膜の一部は、消去効率
をあげる為に薄膜となっている。
【００３０】なお、書込み素子１２０、スイッチング素
子１３０、および消去素子１４０のフローティングゲー
トおよびコントロールゲートは図５に示すように、各々
一体に形成されている。したがって、書込み素子１２０
にてフローティングゲート１２３に電子を注入すると、
スイッチング素子１３０のフローティングゲート１３３
の下部のチャネル領域のしきい値が低くなる。また、消
去素子１４０のフローティングゲート１４３から電子を
引く抜くことができる。
子１３０、および消去素子１４０のフローティングゲー
トおよびコントロールゲートは図５に示すように、各々
一体に形成されている。したがって、書込み素子１２０
にてフローティングゲート１２３に電子を注入すると、
スイッチング素子１３０のフローティングゲート１３３
の下部のチャネル領域のしきい値が低くなる。また、消
去素子１４０のフローティングゲート１４３から電子を
引く抜くことができる。
【００３１】不揮発性半導体装置１１０は、図６に示す
ように接続されて、ＦＰＧＡ(fieldprogrammable gate
array)として用いられる。不揮発性半導体装置１１０を
複数接続した等価回路１５０における書込みおよび消去
処理について、図７を用いて説明する。
ように接続されて、ＦＰＧＡ(fieldprogrammable gate
array)として用いられる。不揮発性半導体装置１１０を
複数接続した等価回路１５０における書込みおよび消去
処理について、図７を用いて説明する。
【００３２】まず、書込み対象セル（以下選択セルとい
う）をセルＣ１１とする場合、図７に示すような電圧を
印加する。このような電圧を印加すると、選択セルＣ１
１の書込み素子１２０においては、以下の様な状態とな
る。フローティングゲート１２３には、ワードラインＷ
Ｌ１に印加されている電圧のうち分圧比に応じた電圧が
印加される。これにより、ソースドレイン間がオン状態
となる。ビットラインＢＬ１には、７ボルト以上印加さ
れているので、ソースドレイン間に電流が流れ、ホット
エレクトロンが発生し、フローティングゲート１２３に
電子が注入される。なお、その際、ラインＢＥＲに３．
５ボルトが印加されている為、この分だけ選択セルＣ１
１のフローティングゲート１２３の電位が上昇し、より
効率的に電子を注入することができる。
う）をセルＣ１１とする場合、図７に示すような電圧を
印加する。このような電圧を印加すると、選択セルＣ１
１の書込み素子１２０においては、以下の様な状態とな
る。フローティングゲート１２３には、ワードラインＷ
Ｌ１に印加されている電圧のうち分圧比に応じた電圧が
印加される。これにより、ソースドレイン間がオン状態
となる。ビットラインＢＬ１には、７ボルト以上印加さ
れているので、ソースドレイン間に電流が流れ、ホット
エレクトロンが発生し、フローティングゲート１２３に
電子が注入される。なお、その際、ラインＢＥＲに３．
５ボルトが印加されている為、この分だけ選択セルＣ１
１のフローティングゲート１２３の電位が上昇し、より
効率的に電子を注入することができる。
【００３３】非選択セルＣ１２については、ワードライ
ンＷＬ１に電圧が印加されているので、ソースドレイン
間はオン状態となるが、ビットラインＢＬ２が、０ボル
トであるので、電子が注入されることはない。
ンＷＬ１に電圧が印加されているので、ソースドレイン
間はオン状態となるが、ビットラインＢＬ２が、０ボル
トであるので、電子が注入されることはない。
【００３４】また、非選択セルＣ１３については、ビッ
トラインＢＬ１には、７ボルト以上印加されており、ラ
インＢＥＲに３．５ボルトが印加されている。したがっ
て、その分だけ、フローティングゲートの電位が上がっ
ているので、ドレインから電子が引抜かれることはな
い。
トラインＢＬ１には、７ボルト以上印加されており、ラ
インＢＥＲに３．５ボルトが印加されている。したがっ
て、その分だけ、フローティングゲートの電位が上がっ
ているので、ドレインから電子が引抜かれることはな
い。
【００３５】また、非選択セルＣ１４については、ソー
スドレイン間がオフで、また、ドレインにも０ボルトが
印加されているだけなので、誤書き込み、誤消去は発生
しない。
スドレイン間がオフで、また、ドレインにも０ボルトが
印加されているだけなので、誤書き込み、誤消去は発生
しない。
【００３６】このようにして、選択セルＣ１１のみに確
実に書込みすることができる。これにより、選択セルＣ
１１のスイッチング素子１３０のしきい値が低下し、ス
イッチング素子１３０のオンオフ状態を切替えることが
できる。このようにスイッチング素子のオンオフ状態を
切替えることにより、ＦＰＧＡにおける論理回路を変更
することができる。
実に書込みすることができる。これにより、選択セルＣ
１１のスイッチング素子１３０のしきい値が低下し、ス
イッチング素子１３０のオンオフ状態を切替えることが
できる。このようにスイッチング素子のオンオフ状態を
切替えることにより、ＦＰＧＡにおける論理回路を変更
することができる。
【００３７】つぎに消去について説明する。等価回路１
５０においては、消去は一括消去を行なう。すなわち、
ラインＢＥＲに１６〜１７ボルトを印加し、他は０ボル
トを印加することにより、消去セル１４０の拡散領域１
４５（図５参照）から電子を引抜くことができる。
５０においては、消去は一括消去を行なう。すなわち、
ラインＢＥＲに１６〜１７ボルトを印加し、他は０ボル
トを印加することにより、消去セル１４０の拡散領域１
４５（図５参照）から電子を引抜くことができる。
【００３８】このように、不揮発性半導体装置１１０に
おいては、書込み素子１２０、スイッチング素子１３
０、および消去素子１４０を有し、かつ各々フローティ
ングゲート、コントロールゲートを一体に形成してい
る。したがって、書込み動作において、消去素子１４０
の拡散領域１４５に所定の電圧（３．５ボルト）を印加
することにより、書込み素子１２０のフローティングゲ
ート１２３の電位を上げることができる。したがって、
選択セルにおいては、コントロールゲート１２１に印加
する電圧をその分だけ低くしても、書込み効率が低くな
ることがない。このように、コントロールゲート１２１
に印加する電圧をその分だけ低くできれば、非選択セル
において、誤消去の問題も回避できる。さらに、非選択
セルについても、消去素子の拡散領域に印加されている
３．５ボルトによって、フローティングゲートの電位が
上がるので、誤消去の問題を回避できる。
おいては、書込み素子１２０、スイッチング素子１３
０、および消去素子１４０を有し、かつ各々フローティ
ングゲート、コントロールゲートを一体に形成してい
る。したがって、書込み動作において、消去素子１４０
の拡散領域１４５に所定の電圧（３．５ボルト）を印加
することにより、書込み素子１２０のフローティングゲ
ート１２３の電位を上げることができる。したがって、
選択セルにおいては、コントロールゲート１２１に印加
する電圧をその分だけ低くしても、書込み効率が低くな
ることがない。このように、コントロールゲート１２１
に印加する電圧をその分だけ低くできれば、非選択セル
において、誤消去の問題も回避できる。さらに、非選択
セルについても、消去素子の拡散領域に印加されている
３．５ボルトによって、フローティングゲートの電位が
上がるので、誤消去の問題を回避できる。
【００３９】本発明を不揮発性半導体装置１１０に適用
することより、前記実施形態と同様に、フローティング
ゲートにおける電子保持能力の低下を防止することがで
きる。
することより、前記実施形態と同様に、フローティング
ゲートにおける電子保持能力の低下を防止することがで
きる。
【図１】本発明にかかる不揮発性半導体装置３０の要部
断面図を示す図である。
断面図を示す図である。
【図２】不揮発性半導体装置３０の製造方法を説明する
図である。
図である。
【図３】三層絶縁膜の上に形成した窒化膜における影響
を説明する為のバンドギャップ図である。
を説明する為のバンドギャップ図である。
【図４】他の実施形態を示す図である。
【図５】不揮発性半導体装置１１０の概略斜視図であ
る。
る。
【図６】不揮発性半導体装置１１０を複数接続した等価
回路１５０である。
回路１５０である。
【図７】等価回路１５０の書込み、消去において印加す
る電圧の一例を示す図である。
る電圧の一例を示す図である。
【図８】従来の不揮発性メモリ５１を示す断面図であ
る。
る。
【図９】従来の不揮発性メモリ５１の製造方法を示す図
である。
である。
２・・・・・・・基板 １０・・・・・・メモリ素子形成領域 １５・・・・・・窒化膜（保護膜） １９・・・・・・三層絶縁膜 ２０・・・・・・周辺トランジスタ形成領域 ５５・・・・・・ポリシリコン層 ６５・・・・・・窒化膜 ６８・・・・・・酸化膜 ６９・・・・・・三層絶縁層 ７９・・・・・・酸化膜 ８７・・・・・・ポリシリコン層
Claims (4)
- 【請求項１】Ａ）以下の構造の第一素子が形成される第
一素子形成部、 a1)窒化膜、 a2)前記窒化膜の上の第一素子酸化膜、 a3)前記酸化膜の上の第一素子導電体層、 Ｂ）以下の構造の第二素子が形成される第二素子形成
部、 b1)第二素子酸化膜、 b2)前記第二素子酸化膜の上の第二素子導電体層、 を有する半導体装置において、 Ｃ）前記第一素子酸化膜と前記第一素子導電体層との間
に、前記第二素子形成部を洗浄する洗浄液に対して耐エ
ッチング性を有する保護膜を有すること、 を特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置において、 前記保護膜は、前記窒化膜および前記第一素子酸化膜の
容量に殆ど変化を与えない特性を有していること、を特
徴とする半導体装置。 - 【請求項３】請求項１の半導体装置において、 前記保護膜は、その上に形成する酸化膜の膜形成速度が
遅い特性を有していること、 を特徴とする半導体装置。 - 【請求項４】Ａ）以下の構造の第一素子が形成される第
一素子形成部、 a1)窒化膜、 a2)前記窒化膜の上の第一素子酸化膜、 a3)前記酸化膜の上の第一素子導電体層、 Ｂ）以下の構造の第二素子が形成される第二素子形成
部、 b1)第二素子酸化膜、 b2)前記第二素子酸化膜の上の第二素子導電体層、 を有する半導体装置の製造方法において、 Ｃ）前記第一素子酸化膜形成後、前記第一素子酸化膜の
上に、前記第二素子形成部を洗浄する洗浄液に対して耐
エッチング性を有する保護膜を形成し、 Ｄ）洗浄を行なった後、前記第二素子酸化膜を形成し、 Ｅ）前記第一素子導電体層および前記第二素子導電体層
を形成すること、 を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241198A JPH0982818A (ja) | 1995-09-20 | 1995-09-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241198A JPH0982818A (ja) | 1995-09-20 | 1995-09-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982818A true JPH0982818A (ja) | 1997-03-28 |
Family
ID=17070673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241198A Pending JPH0982818A (ja) | 1995-09-20 | 1995-09-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014183229A (ja) * | 2013-03-19 | 2014-09-29 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
-
1995
- 1995-09-20 JP JP7241198A patent/JPH0982818A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014183229A (ja) * | 2013-03-19 | 2014-09-29 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070510 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20071009 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080226 |