JP2006245046A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】不揮発性メモリ搭載の微細化半導体装置の製造方法を信頼性高くかつ歩留り良く提供する。
【解決手段】STI2で分離された不揮発性メモリ部と、ロジック部を有する半導体装置の製造方法において、STI2形成後,耐酸化性膜5を形成する工程と、不揮発性メモリ部の耐酸化性膜5を剥離後,厚い第1のゲート絶縁膜8を形成する工程と、STI2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、第1のポリシリコン膜10およびゲート間絶縁膜11を堆積後,ロジック部のゲート間絶縁膜11、耐酸化性膜5を剥離し、ロジック部に薄い第2のゲート絶縁膜14を形成する工程と、第2のポリシリコン膜15を堆積後,第1のポリシリコン膜10および第2のポリシリコン膜15を加工して不揮発性メモリ部のコントロールゲート151、フローティングゲート10、ロジック部のゲート電極153を形成する。
【選択図】図9
【解決手段】STI2で分離された不揮発性メモリ部と、ロジック部を有する半導体装置の製造方法において、STI2形成後,耐酸化性膜5を形成する工程と、不揮発性メモリ部の耐酸化性膜5を剥離後,厚い第1のゲート絶縁膜8を形成する工程と、STI2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、第1のポリシリコン膜10およびゲート間絶縁膜11を堆積後,ロジック部のゲート間絶縁膜11、耐酸化性膜5を剥離し、ロジック部に薄い第2のゲート絶縁膜14を形成する工程と、第2のポリシリコン膜15を堆積後,第1のポリシリコン膜10および第2のポリシリコン膜15を加工して不揮発性メモリ部のコントロールゲート151、フローティングゲート10、ロジック部のゲート電極153を形成する。
【選択図】図9
Description
本発明は、シャロートレンチアイソレーション (STI)適用の不揮発性メモリを搭載する半導体装置の製造方法に関する。
通常、バイト型EEPROMにおいては、メモリセル部の高電圧での消去/書き込み動作に必要な、例えば、30nm程度の厚いゲート酸化膜を形成後、ロジック形成予定部に形成された上記厚いゲート酸化膜を剥離し、例えば、3nm程度の薄いゲート酸化膜を形成することによって、メモリセル部とロジック形成予定部を形成している。しかしながら、0.25μm世代以降では素子分離技術がシリコンの局所酸化(LOCOS)から、シャロートレンチアイソレーション(STI)となるため、ロジック形成予定部に予め形成された厚いゲート酸化膜の剥離の際、STIのために埋め込まれた酸化膜がエッチングされ、特にSTIエッチ部の形状が異常となる。このため次に形成されるロジック形成予定部の薄いゲート酸化膜の信頼性が問題となる。
半導体基板全面に保護膜を形成後、メモリセル部の保護膜を剥離し、メモリセルをゲート間(インターポリ)絶縁膜まで形成し、その後、周辺回路部の保護膜を除去して周辺回路のゲート酸化膜を形成し、第2のポリシリコンをメモリセルのコントロールゲート、周辺回路のゲート電極として用い、素子分離は、LOCOS若しくはSTIを用いる不揮発性半導体記憶装置の製造方法については、既に開示されている(例えば、特許文献1および特許文献2参照。)。又、素子分離膜を保護膜に用い、フラッシュセル部をゲート間絶縁膜の形成まで行い、次にロジック部の厚いゲート絶縁膜および薄いゲート絶縁膜を形成し、次にフラッシュセル部の制御ゲートとロジック部のゲート電極加工を行う半導体装置の製造方法についても、既に開示されている(例えば、特許文献3参照。)。
特開2003−188291号公報
特開2004−40041号公報
特開2004−228358号公報
本発明は、不揮発性メモリ搭載の微細化された半導体装置の製造方法を、信頼性高くかつ歩留り良く提供する。
本発明の特徴は、(イ)素子分離領域を、半導体基板に対して、シャロートレンチアイソレーション技術を用いて形成後に、半導体基板全面に耐酸化性膜を形成する工程と、(ロ)半導体基板に配置される不揮発性メモリ形成予定部の耐酸化性膜を剥離する工程と、(ハ)不揮発性メモリ形成予定部に第1のゲート絶縁膜を形成する工程と、(ニ)素子分離領域に接することなく第1のゲート絶縁膜に隣接してトンネル絶縁膜を形成する工程と、(ホ)第1のポリシリコン膜およびゲート間絶縁膜を半導体基板全面に堆積する工程と、(へ)半導体基板に配置されるロジック形成予定部上のゲート間絶縁膜、第1のポリシリコン膜および耐酸化性膜を剥離する工程と、(ト)ロジック形成予定部上に第1のゲート絶縁膜よりも薄い第2のゲート絶縁膜を形成する工程と、(チ)半導体基板全面に第2のポリシリコン膜を堆積する工程と、(リ)第2のポリシリコン膜を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む半導体装置の製造方法であることを要旨とする。
本発明の半導体装置の製造方法によれば、不揮発性メモリ搭載の微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各回路構成の平面寸法、各可変トランジスタ幅等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係る半導体装置の製造方法では、バイト型EEPROMのメモリセル部の形成に必要とされる半導体基板上に形成された厚いゲート酸化膜のロジック形成予定部における形成を防止するために耐酸化性膜、例えば、窒化膜を使用し、更に耐酸化性膜を含むバイト型EEPROMのメモリセル部のゲート間絶縁膜(インターポリ絶縁膜)および若しくは前記窒化膜を使用し、その後に形成されるゲート酸化膜の、他のゲート酸化膜に与える影響を抑制することにより、0.25μm以降のCMOSの世代において信頼性の高いバイト型EEPROM搭載の半導体装置の製造方法を実現可能とするものである。特に、RFID(無線周波数ID)タグを中心としたICカードに使用されるものである。尚、バイト型EEPROMにおいて、1バイトとは8ビット単位を想定しているが、8ビットに限るものではなく、複数ビット単位であっても良いことは勿論である。
[第1の実施の形態]
(ブロック構成)
本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置の模式的ブロック構成は、図1に示すように、バイト型EEPROMセルアレイ20と、EEPROMセルアレイ20に隣接して配置されるレベルシフタ32およびプロテクトビット部24と、プロテクトビット部24に隣接して配置されるレベルシフタ26と、更にEEPROMセルアレイ20に隣接して配置されるI/Oバッファおよびセンスアンプ(S/A)22と、レベルシフタ32に接続されるカラムデコーダ34と、レベルシフタ26に接続されるロウデコーダ28と、カラムデコーダ34,ロウデコーダ28およびI/Oバッファおよびセンスアンプ(S/A)22に接続されるコントロール回路36と、カラムデコーダ34およびロウデコーダ28に接続されるアドレスバッファおよびラッチ30と、コントロール回路36に接続され,レベルシフタ26および32にVpp電圧を供給するVppジェネレータ42とを備える。
(ブロック構成)
本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置の模式的ブロック構成は、図1に示すように、バイト型EEPROMセルアレイ20と、EEPROMセルアレイ20に隣接して配置されるレベルシフタ32およびプロテクトビット部24と、プロテクトビット部24に隣接して配置されるレベルシフタ26と、更にEEPROMセルアレイ20に隣接して配置されるI/Oバッファおよびセンスアンプ(S/A)22と、レベルシフタ32に接続されるカラムデコーダ34と、レベルシフタ26に接続されるロウデコーダ28と、カラムデコーダ34,ロウデコーダ28およびI/Oバッファおよびセンスアンプ(S/A)22に接続されるコントロール回路36と、カラムデコーダ34およびロウデコーダ28に接続されるアドレスバッファおよびラッチ30と、コントロール回路36に接続され,レベルシフタ26および32にVpp電圧を供給するVppジェネレータ42とを備える。
図1のブロック構成上、バイト型EEPROMセルアレイ20,レベルシフタ26,レベルシフタ32,カラムデコーダ34,Vppジェネレータ42,ロウデコーダ28は、相対的に高耐圧のゲート絶縁膜が形成される高耐圧(HV)部として形成される。一方、コントロール回路36, アドレスバッファおよびラッチ30, I/Oバッファおよびセンスアンプ(S/A)22の内のセンスアンプ(S/A)は、相対的に低耐圧のゲート絶縁膜が形成される低耐圧(LV)部として形成される。又、I/Oバッファおよびセンスアンプ(S/A)22の内のI/Oバッファは、相対的に中耐圧のゲート絶縁膜が形成される中耐圧(MV)部として形成される。数値例としては、高耐圧とは20V〜25V程度、中耐圧とは約5V程度、低耐圧とは、3V以下であるが、この数値に限定されるものではなく、相対的なものであることは勿論である。
(バイト型EEPROMのメモリセルアレイ部の回路構成)
本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置のセルアレイ部分における模式的回路構成は、図2に示すように表される。即ち、8ビットからなるバイト単位50が、列(カラム)方向に並列に配列された構成を備える。一つのメモリセルはメモリセルトランジスタMTと選択トランジスタSTから構成され、行(ロウ)方向に配列された各メモリセルの選択トランジスタSTのドレインがビット線コンタクトCBを介してビット線BL0,BL1,BL2,BL3,BL4,BL5,BL6,BL7に接続されている。ビット線BL0,BL1,BL2,BL3,BL4,BL5,BL6,BL7に直交して、メモリセルトランジスタMTのコントロールゲートに接続されたワード線WLi-2,WLi-1, WLi,WLi+1…が行方向に延伸して配置され、同様に選択トランジスタSTのゲートに接続された選択ゲート線SGSが行方向に延伸して配置される。更に、メモリセルトランジスタMTのソースにソース線コンタクトCSを介して接続されたソース線SLが行方向に延伸して配置される。結果として、図2に示すようなバイト型EEPROMのメモリセルアレイが構成される。
本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置のセルアレイ部分における模式的回路構成は、図2に示すように表される。即ち、8ビットからなるバイト単位50が、列(カラム)方向に並列に配列された構成を備える。一つのメモリセルはメモリセルトランジスタMTと選択トランジスタSTから構成され、行(ロウ)方向に配列された各メモリセルの選択トランジスタSTのドレインがビット線コンタクトCBを介してビット線BL0,BL1,BL2,BL3,BL4,BL5,BL6,BL7に接続されている。ビット線BL0,BL1,BL2,BL3,BL4,BL5,BL6,BL7に直交して、メモリセルトランジスタMTのコントロールゲートに接続されたワード線WLi-2,WLi-1, WLi,WLi+1…が行方向に延伸して配置され、同様に選択トランジスタSTのゲートに接続された選択ゲート線SGSが行方向に延伸して配置される。更に、メモリセルトランジスタMTのソースにソース線コンタクトCSを介して接続されたソース線SLが行方向に延伸して配置される。結果として、図2に示すようなバイト型EEPROMのメモリセルアレイが構成される。
(ICカードのブロック構成)
本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置を適用する接触型ICカードの模式的ブロック構成は、図3に示すように表される。即ち、ICカード54上に搭載された半導体集積回路58は、I/O部60と、バイト型EEPROMからなる不揮発性メモリ62と、CPU64と、ロジック部66と、ROM68と、RAM70とを備える。一方、非接触型ICカードの場合には、半導体集積回路58の外部のICカード上の位置にI/O部60として機能するRF部を配置する。
本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置を適用する接触型ICカードの模式的ブロック構成は、図3に示すように表される。即ち、ICカード54上に搭載された半導体集積回路58は、I/O部60と、バイト型EEPROMからなる不揮発性メモリ62と、CPU64と、ロジック部66と、ROM68と、RAM70とを備える。一方、非接触型ICカードの場合には、半導体集積回路58の外部のICカード上の位置にI/O部60として機能するRF部を配置する。
本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置は、接触型ICカード、非接触型ICカードのいずれの構成においても適用可能であることは勿論である。
(半導体装置の製造方法)
本発明の第1の実施の形態に係る半導体装置の製造方法は、図4乃至図10に示すように、素子分離領域2を、半導体基板1に対して、シャロートレンチアイソレーション(STI)技術を用いて形成後に、半導体基板1全面に耐酸化性膜5を形成する工程と、半導体基板1に配置される不揮発性メモリ形成予定部の耐酸化性膜5を剥離する工程と、不揮発性メモリ形成予定部に第1のゲート絶縁膜8を形成する工程と、素子分離領域2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、第1のポリシリコン膜10およびゲート間絶縁膜11を半導体基板1全面に堆積する工程と、半導体基板1に配置されるロジック形成予定部上のゲート間絶縁膜11、第1のポリシリコン膜10および耐酸化性膜5を剥離する工程と、ロジック形成予定部上に第1のゲート絶縁膜8よりも薄い第2のゲート絶縁膜14を形成する工程と、半導体基板1全面に第2のポリシリコン膜15を堆積する工程と、第2のポリシリコン膜15を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜10を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
本発明の第1の実施の形態に係る半導体装置の製造方法は、図4乃至図10に示すように、素子分離領域2を、半導体基板1に対して、シャロートレンチアイソレーション(STI)技術を用いて形成後に、半導体基板1全面に耐酸化性膜5を形成する工程と、半導体基板1に配置される不揮発性メモリ形成予定部の耐酸化性膜5を剥離する工程と、不揮発性メモリ形成予定部に第1のゲート絶縁膜8を形成する工程と、素子分離領域2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、第1のポリシリコン膜10およびゲート間絶縁膜11を半導体基板1全面に堆積する工程と、半導体基板1に配置されるロジック形成予定部上のゲート間絶縁膜11、第1のポリシリコン膜10および耐酸化性膜5を剥離する工程と、ロジック形成予定部上に第1のゲート絶縁膜8よりも薄い第2のゲート絶縁膜14を形成する工程と、半導体基板1全面に第2のポリシリコン膜15を堆積する工程と、第2のポリシリコン膜15を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜10を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
又、本発明の第1の実施の形態に係る半導体装置の製造方法において、トンネル絶縁膜9は、酸化膜若しくはオキシナイトライド(SiOxNy)膜を備え、第2のゲート絶縁膜14は、オキシナイトライド膜を備えていても良い。
又、本発明の第1の実施の形態に係る半導体装置の製造方法において、ゲート間絶縁膜11は、例えば、窒化膜等の耐酸化性膜を備えていても良い。
以下、本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法を、図4乃至図10に示す模式的断面構造図を用いて、詳細に説明する。
(a)まず、図4に示すように、p型半導体基板1に、例えば、深さ約0.35μmの素子分離領域(STI)2を形成し、高耐圧(HV)形成予定部の バイト型EEPROMのメモリセル動作に必要となるトンネル絶縁膜9(図5参照)下に拡がるシート抵抗ρs=450/□のトンネルn領域3を予め設ける。
(b)次に、図4に示すように、厚さ約10nmのパッド酸化膜4、厚さ約20nmの窒化膜5を順次全面に形成した後、レジスト膜6を塗布し、マスクパターニング工程によって、バイト型EEPROMのメモリセル形成領域上に開口部7を設ける。
(c)次に、図5に示すように、開口部7において露出した窒化膜5、パッド酸化膜4をエッチング除去し、残存レジスト膜6を剥離する。
(d)次に、図5に示すように、バイト型EEPROMのメモリセル形成領域上に露出した半導体基板1の表面に厚さ約30nmの高電圧用ゲート絶縁膜(第1のゲート絶縁膜)8を形成する。
(e)次に、図5に示すように、第1のゲート絶縁膜8の一部分をエッチングにより、開孔し、露出した半導体基板1に厚さ約9nmのトンネル絶縁膜9を形成する。第1のゲート絶縁膜8の開孔は、STI2に接して成されないため、エッチングによるSTI2のアタックは抑制されると共に、ロジック形成予定部となる低耐圧(LV)形成予定部は窒化膜5でカバーされているため、第1のゲート絶縁膜8およびトンネル絶縁膜9形成時の酸化工程における酸化が、ロジック形成予定部となる低耐圧(LV)形成予定部は防止される。尚、トンネル絶縁膜9は、酸化膜若しくはオキシナイトライド膜等で形成される。
(f)次に、図6に示すように、厚さ約100nmの第1のポリシリコン膜10を全面に堆積し、メモリセル形成領域上において、第1のポリシリコン膜10を加工し、第1のポリシリコン膜10を互いに分離する。分離された第1のポリシリコン膜10はメモリセルのフローティングゲートとなるものである。
(g)次に、図6に示すように、メモリセルトランジスタMTのフローティングゲートとコントロールゲートを隔てることになるゲート間絶縁膜、例えばONO膜11を形成する。ゲート間絶縁膜11としては、耐酸化性膜を備えることを特徴とする。
(h)次に、図7に示すように、ロジック形成予定部となる低耐圧(LV)形成予定部上に残存しているONO膜11, 第1のポリシリコン膜10, 窒化膜5, パッド酸化膜4を順次剥離し、開口部12を設けた後、露出した半導体基板1の表面に厚さ約3nmの低電圧用ゲート絶縁膜(第2のゲート絶縁膜)14を形成する。この時、メモリセル形成領域はONO膜11でカバーされているため、第2のゲート絶縁膜14形成時の酸化が同様に防止される。尚、第2のゲート絶縁膜14は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
(i)次に、図8に示すように、第2のポリシリコン膜15を堆積する。
(j)次に、図9に示すように、第2のポリシリコン膜15を加工して、メモリセルおよび高耐圧(HV)形成予定部の第2のポリシリコン膜151 およびロジック形成予定部となる低耐圧(LV)形成予定部の第2のポリシリコン膜153を形成する。
(k)次に、図10に示すように、メモリセルおよび高耐圧(HV)形成予定部のn+ソース・ドレイン領域161,162 ,163、低耐圧(LV)形成予定部のn+ソース・ドレイン領域18を形成する。尚、図10において、図9とは断面構造が異なって表されているが、これは断面位置が異なるためである。
本発明の第1の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜5の使用によりバイト型EEPROMの不揮発性メモリ形成予定部に形成された厚い第1のゲート絶縁膜8は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第1のゲート絶縁膜8の剥離が不要となり、STI2における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第1のゲート絶縁膜8をSTI2に接しないように開孔し、トンネル絶縁膜9を形成するため、開孔時のエッチングによるSTI2のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間(インターポリ)絶縁膜および或いは前記耐酸化性膜5の残存により、厚いゲート絶縁膜8の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
本発明の第1の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法によれば、バイト型EEPROMとなるメモリセルおよび高耐圧(HV)形成予定部、ロジック形成予定部となる低耐圧(LV)形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
[第2の実施の形態]
本発明の第2の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法は、図11乃至図13に示す模式的断面構造図を用いて、以下のように説明することができる。
本発明の第2の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法は、図11乃至図13に示す模式的断面構造図を用いて、以下のように説明することができる。
第1の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法においては、第2のポリシリコン膜15は、図8に示すように、バイト型EEPROMとなるメモリセルおよび高耐圧(HV)形成予定部、ロジック形成予定部となる低耐圧(LV)形成予定部において、共に単一のポリシリコン層として形成されている。第2のポリシリコン膜15は、メモリセルのコントロールゲート電極或いは、ロジック形成予定部のトランジスタのゲート電極として形成されることから、抵抗率を低減させたい場合がある。本発明の第2の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法は、このような製造方法を実現したものであり、第2のポリシリコン膜の表面にポリサイド膜若しくはサリサイド膜を形成する工程を含む半導体装置の製造方法を提供する。
図4乃至図8までの工程は、第1の実施の形態と共通であるため、説明を省略する。
(i2)図8に示す第2のポリシリコン膜15の堆積工程後、図11に示すように、第2のポリシリコン膜15の上に金属シリサイド膜を堆積し、熱処理工程を経て、第2のポリシリコン膜15の表面近傍にポリサイド膜若しくはサリサイド膜19を形成する。
(j2)次に、図12に示すように、ポリサイド膜若しくはサリサイド膜19および第2のポリシリコン膜15を加工して、メモリセルおよび高耐圧(HV)形成予定部の第2のポリシリコン膜151 およびロジック形成予定部となる低耐圧(LV)形成予定部の第2のポリシリコン膜153を形成する。図12に示すように、第2のポリシリコン膜151, 153の表面近傍にはポリサイド膜若しくはサリサイド膜19が形成されている。例えば、第2のポリシリコン膜15の上に、タングステンシリサイド(WSi2)をCVD堆積し、熱処理を実施することによって、第2のポリシリコン膜15の表面近傍にWポリサイド膜を形成することができる。或いは又、第2のポリシリコン膜15の上に、チタン(Ti)金属を蒸着し、熱処理を実施することによって、第2のポリシリコン膜15の表面近傍にチタンシリサイド(TiSi)を形成し、その後チタン(Ti)金属を剥離して、Tiサリサイド膜を形成することができる。
(k2)次に、図13に示すように、メモリセルおよび高耐圧(HV)形成予定部のn+ソース・ドレイン領域161,162 ,163、低耐圧(LV)形成予定部のn+ソース・ドレイン領域18を形成する。尚、図13において、図12とは断面構造が異なって表されているが、これは断面位置が異なるためである。
本発明の第2の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜5の使用によりバイト型EEPROMの不揮発性メモリ形成予定部に形成された厚い第1のゲート絶縁膜8は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第1のゲート絶縁膜8の剥離が不要となり、STI2における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第1のゲート絶縁膜8をSTI2に接しないように開孔し、トンネル絶縁膜9を形成するため、開孔時のエッチングによるSTI2のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間(インターポリ)絶縁膜および或いは前記耐酸化性膜5の残存により、厚いゲート絶縁膜8の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
本発明の第2の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法によれば、ゲート電極部分においてポリサイド膜若しくはサリサイド膜19を備えることからゲート電極部の抵抗が低減され、バイト型EEPROMとなるメモリセルおよび高耐圧(HV)形成予定部,ロジック形成予定部となる低耐圧(LV)形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
[第3の実施の形態]
本発明の第3の実施の形態に係る半導体装置の製造方法は、図4乃至図5および図14乃至図17に示すように、素子分離領域2を、半導体基板1に対して、シャロートレンチアイソレーション(STI)技術を用いて形成後に、半導体基板1全面に耐酸化性膜5を形成する工程と、半導体基板1に配置される不揮発性メモリ形成予定部の耐酸化性膜5を剥離する工程と、不揮発性メモリ形成予定部に第1のゲート絶縁膜8を形成する工程と、素子分離領域2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、第1のポリシリコン膜10を半導体基板1全面に堆積する工程と、ロジック形成予定部上の第1のポリシリコン膜10を剥離する工程と、ゲート間絶縁膜11を半導体基板1全面に堆積する工程と、半導体基板1に配置されるロジック形成予定部上のゲート間絶縁膜11および耐酸化性膜5を剥離する工程と、ロジック形成予定部上に第1のゲート絶縁膜8よりも薄い第2のゲート絶縁膜14を形成する工程と、半導体基板1全面に第2のポリシリコン膜15を堆積する工程と、第2のポリシリコン膜15を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜10を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
本発明の第3の実施の形態に係る半導体装置の製造方法は、図4乃至図5および図14乃至図17に示すように、素子分離領域2を、半導体基板1に対して、シャロートレンチアイソレーション(STI)技術を用いて形成後に、半導体基板1全面に耐酸化性膜5を形成する工程と、半導体基板1に配置される不揮発性メモリ形成予定部の耐酸化性膜5を剥離する工程と、不揮発性メモリ形成予定部に第1のゲート絶縁膜8を形成する工程と、素子分離領域2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、第1のポリシリコン膜10を半導体基板1全面に堆積する工程と、ロジック形成予定部上の第1のポリシリコン膜10を剥離する工程と、ゲート間絶縁膜11を半導体基板1全面に堆積する工程と、半導体基板1に配置されるロジック形成予定部上のゲート間絶縁膜11および耐酸化性膜5を剥離する工程と、ロジック形成予定部上に第1のゲート絶縁膜8よりも薄い第2のゲート絶縁膜14を形成する工程と、半導体基板1全面に第2のポリシリコン膜15を堆積する工程と、第2のポリシリコン膜15を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜10を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
本発明の第3の実施の形態に係る半導体装置の製造方法は、第1の実施の形態に比較し、ゲート間絶縁膜11を堆積する工程前に、ロジック形成予定部上の第1のポリシリコン膜10を剥離する工程を含む点で異なっている。
以下、本発明の第3の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法を、図14乃至図17に示す模式的断面構造図を用いて、詳細に説明する。
本発明の第1の実施の形態においては、ロジック形成予定部となる低耐圧(LV)形成予定部形成領域上に第1のポリシリコン膜10を残存させたが、本発明の第3の実施の形態においては、バイト型EEPROMのメモリセル形成領域上の第1のポリシリコン膜10の分離時に、ロジック形成予定部となる低耐圧(LV)形成予定部上に残存している第1のポリシリコン膜10を同時にエッチング除去する。本発明の第3の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法は、このような製造方法を実現したものである。図4乃至図5までの工程は、第1の実施の形態と共通であるため、説明を省略する。
(f3)図5に示すトンネル絶縁膜9の形成工程後、図14に示すように、厚さ約100nmの第1のポリシリコン膜10を全面に堆積し、メモリセル形成領域上において、第1のポリシリコン膜10を加工し、第1のポリシリコン膜10を互いに分離する。分離された第1のポリシリコン膜10はメモリセルのフローティングゲートとなる。
(g3)次に、図14に示すように、メモリセルのフローティングゲートとコントロールゲートを隔てるONO膜11を形成する。ゲート間絶縁膜11としては、耐酸化性膜を備えることを特徴とする。
(h3)次に、図15に示すように、ロジック形成予定部となる低耐圧(LV)形成予定部上に残存しているONO膜11, 窒化膜5, パッド酸化膜4を順次剥離し、開口部12を設けた後、露出した半導体基板1の表面に厚さ約3nmの低電圧用ゲート絶縁膜(第2のゲート絶縁膜)14を形成する。この時、メモリセル形成領域はONO膜11でカバーされているため、第2のゲート絶縁膜14形成時の酸化が同様に防止される。尚、第2のゲート絶縁膜14は、例えば、オキシナイトライド膜等で形成される。
(i3)次に、図16に示すように、第2のポリシリコン膜15を堆積する。
(j3)次に、図17に示すように、第2のポリシリコン膜15を加工して、メモリセルおよび高耐圧(HV)形成予定部の第2のポリシリコン膜151 およびロジック形成予定部となる低耐圧(LV)形成予定部の第2のポリシリコン膜153を形成する。
(k3)次に、図13と同様に、メモリセルおよび高耐圧(HV)形成予定部のn+ソース・ドレイン領域161,162 ,163、低耐圧(LV)形成予定部のn+ソース・ドレイン領域18を形成する。
本発明の第3の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜5の使用によりバイト型EEPROMの不揮発性メモリ形成予定部に形成された厚い第1のゲート絶縁膜8は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第1のゲート絶縁膜8の剥離が不要となり、STI2における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第1のゲート絶縁膜8をSTI2に接しないように開孔し、トンネル絶縁膜9を形成するため、開孔時のエッチングによるSTI2のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間(インターポリ)絶縁膜および或いは前記耐酸化性膜5の残存により、厚いゲート絶縁膜8の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
本発明の第3の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法によれば、バイト型EEPROMとなるメモリセルおよび高耐圧(HV)形成予定部、ロジック形成予定部となる低耐圧(LV)形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
[第4の実施の形態]
本発明の第4の実施の形態に係る半導体装置の製造方法は、図18乃至図24に示すように、素子分離領域2を、半導体基板1に対して、シャロートレンチアイソレーション(STI)技術を用いて形成後に、半導体基板1全面に耐酸化性膜5を形成する工程と、半導体基板1に配置される不揮発性メモリ形成予定部の耐酸化性膜5を剥離する工程と、不揮発性メモリ形成予定部に厚い第1のゲート絶縁膜8(厚さtL)を形成する工程と、素子分離領域2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、第1のポリシリコン膜10およびゲート間絶縁膜11を半導体基板1全面に堆積する工程と、半導体基板1に配置される中耐圧形成予定部上のゲート間絶縁膜11、第1のポリシリコン膜10および耐酸化性膜5を剥離する工程と、中耐圧形成予定部上に第1のゲート絶縁膜8よりも薄い第3のゲート絶縁膜13(厚さtM)を形成する工程と、半導体基板1に配置されるロジック形成予定部上のゲート間絶縁膜11、第1のポリシリコン膜10および耐酸化性膜5を剥離する工程と、ロジック形成予定部上に第3のゲート絶縁膜13よりも薄い第2のゲート絶縁膜14(厚さtS)を形成する工程と、半導体基板1全面に第2のポリシリコン膜15を堆積する工程と、第2のポリシリコン膜を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜10を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
本発明の第4の実施の形態に係る半導体装置の製造方法は、図18乃至図24に示すように、素子分離領域2を、半導体基板1に対して、シャロートレンチアイソレーション(STI)技術を用いて形成後に、半導体基板1全面に耐酸化性膜5を形成する工程と、半導体基板1に配置される不揮発性メモリ形成予定部の耐酸化性膜5を剥離する工程と、不揮発性メモリ形成予定部に厚い第1のゲート絶縁膜8(厚さtL)を形成する工程と、素子分離領域2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、第1のポリシリコン膜10およびゲート間絶縁膜11を半導体基板1全面に堆積する工程と、半導体基板1に配置される中耐圧形成予定部上のゲート間絶縁膜11、第1のポリシリコン膜10および耐酸化性膜5を剥離する工程と、中耐圧形成予定部上に第1のゲート絶縁膜8よりも薄い第3のゲート絶縁膜13(厚さtM)を形成する工程と、半導体基板1に配置されるロジック形成予定部上のゲート間絶縁膜11、第1のポリシリコン膜10および耐酸化性膜5を剥離する工程と、ロジック形成予定部上に第3のゲート絶縁膜13よりも薄い第2のゲート絶縁膜14(厚さtS)を形成する工程と、半導体基板1全面に第2のポリシリコン膜15を堆積する工程と、第2のポリシリコン膜を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜10を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
又、本発明の第4の実施の形態に係る半導体装置の製造方法において、トンネル絶縁膜9は、酸化膜若しくはオキシナイトライド膜を備え、第2のゲート絶縁膜14は、オキシナイトライド膜を備えていても良い。
又、本発明の第4の実施の形態に係る半導体装置の製造方法において、ゲート間絶縁膜11は、耐酸化性膜を備えていても良い。
又、本発明の第4の実施の形態に係る半導体装置の製造方法において、第2のポリシリコン膜の表面にポリサイド膜若しくはサリサイド膜を備えていても良い。例えば、第2のポリシリコン膜15の上に、タングステンシリサイド(WSi2)をCVD堆積し、熱処理を実施することによって、第2のポリシリコン膜15の表面近傍にWポリサイド膜を形成することができる。或いは又、第2のポリシリコン膜15の上に、チタン(Ti)金属を蒸着し、熱処理を実施することによって、第2のポリシリコン膜15の表面近傍にチタンシリサイド(TiSi)を形成し、その後チタン(Ti)金属を剥離して、Tiサリサイド膜を形成することができる。
以下、本発明の第4の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法を、図18乃至図24に示す模式的断面構造図を用いて、詳細に説明する。
(a4)まず、図18に示すように、p型半導体基板1に、例えば、深さ約0.35μmの素子分離領域(STI)2を形成し、バイト型EEPROMとなるメモリセルおよび高耐圧(HV)形成予定部の、バイト型EEPROMのメモリセル動作に必要となるトンネル絶縁膜9(図5参照)下に拡がるシート抵抗ρs=450/□のトンネルn領域3を予め設ける。
(b4)次に、図18に示すように、厚さ約10nmのパッド酸化膜4、厚さ約20nmの窒化膜5を順次全面に形成した後、レジスト膜6を塗布し、マスクパターニング工程によって、バイト型EEPROMのメモリセル形成領域上に開口部7を設ける。
(c4)次に、図19に示すように、開口部7において露出した窒化膜5、パッド酸化膜4をエッチング除去し、残存レジスト膜6を剥離する。
(d4)次に、図19に示すように、バイト型EEPROMのメモリセル形成領域上に露出した半導体基板1の表面に厚さ約30nmの高電圧用ゲート絶縁膜(第1のゲート絶縁膜)8を形成する。尚、第1のゲート絶縁膜8の厚さtMは、30nmに限られるものではなく、高耐圧(HV)形成予定部に形成するトランジスタの耐圧性能を確保するために十分な厚さであれば良い。
(e4)次に、図19に示すように、第1のゲート絶縁膜8の一部分をエッチングにより、開孔し、露出した半導体基板1に厚さ約9nmのトンネル絶縁膜9を形成する。第1のゲート絶縁膜8の開孔は、STI2に接して成されないため、エッチングによるSTI2のアタックは抑制されると共に、中耐圧(MV)形成予定部およびロジック形成予定部となる低耐圧(LV)形成予定部は窒化膜5でカバーされているため、第1のゲート絶縁膜8およびトンネル絶縁膜9形成時のの酸化工程における酸化が、中耐圧(MV)形成予定部およびロジック形成予定部となる低耐圧(LV)形成予定部は防止される。尚、トンネル絶縁膜9は、酸化膜若しくはオキシナイトライド膜等で形成される。
(f4)次に、図20に示すように、厚さ約100nmの第1のポリシリコン膜10を全面に堆積し、メモリセル形成領域上において、第1のポリシリコン膜10を加工し、第1のポリシリコン膜10を互いに分離する。分離された第1のポリシリコン膜10はメモリセルトランジスタMTのフローティングゲートとなるものである。
(g4)次に、図20に示すように、メモリセルトランジスタMTのフローティングゲートとコントロールゲートを隔てることになるONO膜11を形成する。ゲート間絶縁膜11としては、耐酸化性膜を備えることを特徴とする。
(h4)次に、図21に示すように、中耐圧(MV)形成予定部上に残存しているONO膜11, 第1のポリシリコン膜10, 窒化膜5, パッド酸化膜4を順次剥離し、開口部12を設けた後、露出した半導体基板1の表面に厚さ約11nmの中電圧用ゲート絶縁膜(第3のゲート絶縁膜)13を形成する。この時、ロジック形成予定部となる低耐圧(LV)形成予定部は、ONO膜11,第1のポリシリコン膜10および窒化膜5で、メモリセル形成領域はONO膜11でカバーされているため、第3のゲート絶縁膜13形成時の酸化が同様に防止される。尚、第3のゲート絶縁膜13の厚さtMは、11nmに限られるものではなく、中耐圧(MV)形成予定部に形成するトランジスタの耐圧性能を確保するために十分な厚さであれば良い。尚、第3のゲート絶縁膜13は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
(i4)次に、図22に示すように、同様にリソグラフィー技術によりロジック形成予定部としての低耐圧(LV)形成予定部上に残存しているONO膜11, 第1のポリシリコン膜10, 窒化膜5, パッド酸化膜4を選択的に順次剥離し、半導体基板1の表面を露出し、厚さ3nmの第2のゲート絶縁膜14形成する。この時、メモリセル形成領域はONO膜11でカバーされているため、酸化の影響はなく、 露出している中耐圧(MV)形成予定部の第3のゲート絶縁膜13は、ロジック形成予定部の第2のゲート絶縁膜14に比べ十分に厚いため、影響は少ない。尚、第2のゲート絶縁膜14の厚さtSは、3nmに限られるものではなく、低耐圧(LV)形成予定部に形成するロジック用のトランジスタの耐圧性能を確保するために十分な厚さであれば良い。尚、第2のゲート絶縁膜14は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
(j4)次に、図22に示すように、第2のポリシリコン膜15を堆積する。
(k4)次に、図23に示すように、第2のポリシリコン膜15を加工して、メモリセルおよび高耐圧(HV)形成予定部の第2のポリシリコン膜151 、中耐圧(MV)形成予定部の第2のポリシリコン膜152およびロジック形成予定部となる低耐圧(LV)形成予定部の第2のポリシリコン膜153を形成する。
(l4)次に、図24に示すように、メモリセルおよび高耐圧(HV)形成予定部のn+ソース・ドレイン領域161,162 ,163、中耐圧(MV)形成予定部のn+ソース・ドレイン領域17および低耐圧(LV)形成予定部のn+ソース・ドレイン領域18を形成する。
尚、図24において、図23とは断面構造が異なって表されているが、これは断面位置が異なるためである。
本発明の第4の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜5の使用によりバイト型EEPROMの不揮発性メモリ形成予定部に形成された厚い第1のゲート絶縁膜8は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第1のゲート絶縁膜8の剥離が不要となり、STI2における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第1のゲート絶縁膜8をSTI2に接しないように開孔し、トンネル絶縁膜9を形成するため、開孔時のエッチングによるSTI2のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間(インターポリ)絶縁膜および或いは前記耐酸化性膜5の残存により、厚いゲート絶縁膜8の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
本発明の第4の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法によれば、バイト型EEPROMとなるメモリセルおよび高耐圧(HV)形成予定部、I/Oなどに使用される中耐圧トランジスタからなる中耐圧(MV)形成予定部、ロジック形成予定部となる低耐圧(LV)形成予定部を備える半導体装置を形成することができる。
[第5の実施の形態]
本発明の第5の実施の形態に係る半導体装置の製造方法は、図18乃至図19および図25乃至図28に示すように、素子分離領域2を、半導体基板1に対して、シャロートレンチアイソレーション(STI)技術を用いて形成後に、半導体基板1全面に耐酸化性膜5を形成する工程と、半導体基板1に配置される不揮発性メモリ形成予定部の耐酸化性膜5を剥離する工程と、不揮発性メモリ形成予定部に厚い第1のゲート絶縁膜8(厚さtL)を形成する工程と、素子分離領域2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、半導体基板全面に第1のポリシリコン膜10を堆積する工程と、半導体基板1に配置される中耐圧(MV)形成予定部とロジック形成予定部上の第1のポリシリコン膜10を剥離する工程と、半導体基板全面にゲート間絶縁膜11を堆積する工程と、中耐圧形成予定部上のゲート間絶縁膜11および耐酸化性膜5を剥離する工程と、中耐圧形成予定部上に第1のゲート絶縁膜8よりも薄い第3のゲート絶縁膜13(厚さtM)を形成する工程と、ロジック形成予定部上のゲート間絶縁膜11および耐酸化性膜5を剥離する工程と、ロジック形成予定部上に第3のゲート絶縁膜13よりも薄い第2のゲート絶縁膜14(厚さtS)を形成する工程と、半導体基板全面に第2のポリシリコン膜15を堆積する工程と、第2のポリシリコン膜を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜10を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
本発明の第5の実施の形態に係る半導体装置の製造方法は、図18乃至図19および図25乃至図28に示すように、素子分離領域2を、半導体基板1に対して、シャロートレンチアイソレーション(STI)技術を用いて形成後に、半導体基板1全面に耐酸化性膜5を形成する工程と、半導体基板1に配置される不揮発性メモリ形成予定部の耐酸化性膜5を剥離する工程と、不揮発性メモリ形成予定部に厚い第1のゲート絶縁膜8(厚さtL)を形成する工程と、素子分離領域2に接することなく第1のゲート絶縁膜8に隣接してトンネル絶縁膜9を形成する工程と、半導体基板全面に第1のポリシリコン膜10を堆積する工程と、半導体基板1に配置される中耐圧(MV)形成予定部とロジック形成予定部上の第1のポリシリコン膜10を剥離する工程と、半導体基板全面にゲート間絶縁膜11を堆積する工程と、中耐圧形成予定部上のゲート間絶縁膜11および耐酸化性膜5を剥離する工程と、中耐圧形成予定部上に第1のゲート絶縁膜8よりも薄い第3のゲート絶縁膜13(厚さtM)を形成する工程と、ロジック形成予定部上のゲート間絶縁膜11および耐酸化性膜5を剥離する工程と、ロジック形成予定部上に第3のゲート絶縁膜13よりも薄い第2のゲート絶縁膜14(厚さtS)を形成する工程と、半導体基板全面に第2のポリシリコン膜15を堆積する工程と、第2のポリシリコン膜を加工して不揮発性メモリ形成予定部のコントロールゲートおよびロジック形成予定部のゲート電極を形成し、第1のポリシリコン膜10を加工して不揮発性メモリ形成予定部のフローティングゲートを形成する工程とを含む。
又、本発明の第5の実施の形態に係る半導体装置の製造方法において、トンネル絶縁膜9は、酸化膜若しくはオキシナイトライド膜を備え、第2のゲート絶縁膜14は、オキシナイトライド膜を備えていても良い。
又、本発明の第5の実施の形態に係る半導体装置の製造方法において、ゲート間絶縁膜11は、耐酸化性膜を備えていても良い。
又、本発明の第5の実施の形態に係る半導体装置の製造方法において、第2のポリシリコン膜の表面にポリサイド膜若しくはサリサイド膜を備えていても良い。例えば、第2のポリシリコン膜15の上に、タングステンシリサイド(WSi2)をCVD堆積し、熱処理を実施することによって、第2のポリシリコン膜15の表面近傍にWポリサイド膜を形成することができる。或いは又、第2のポリシリコン膜15の上に、チタン(Ti)金属を蒸着し、熱処理を実施することによって、第2のポリシリコン膜15の表面近傍にチタンシリサイド(TiSi)を形成し、その後チタン(Ti)金属を剥離して、Tiサリサイド膜を形成することができる。
本発明の第5の実施の形態に係る半導体装置の製造方法は、第4の実施の形態に比較し、ゲート間絶縁膜11を堆積する工程前に、中耐圧(MV)形成予定部とロジック形成予定部上の第1のポリシリコン膜10を剥離する工程を含む点で異なっている。
本発明の第5の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法は、図25乃至図28に示す模式的断面構造図を用いて、以下のように説明することができる。
第4の実施の形態において、中耐圧(MV)形成予定部およびロジック形成予定部となる低耐圧(LV)形成予定部上に第1のポリシリコン膜10を残存させたが、バイト型EEPROMのメモリセル形成領域上の第1のポリシリコン膜10の分離時に、中耐圧(MV)形成予定部およびロジック形成予定部となる低耐圧(LV)形成予定部上に残存している第1のポリシリコン膜10を同時にエッチング除去しても良い。本発明の第5の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法は、このような製造方法を実現したものである。
図18乃至図19までの工程は、第4の実施の形態と共通であるため、説明を省略する。
(f5)図19に示すトンネル絶縁膜9の形成工程後、図25に示すように、厚さ約100nmの第1のポリシリコン膜10を全面に堆積し、メモリセル形成領域上において、第1のポリシリコン膜10を加工し、第1のポリシリコン膜10を互いに分離する。分離された第1のポリシリコン膜10はメモリセルトランジスタMTのフローティングゲートとなるものである。
(g5)次に、図25に示すように、メモリセルトランジスタMTのフローティングゲートとコントロールゲートを隔てることになるONO膜11を形成する。ゲート間絶縁膜11としては、耐酸化性膜を備えることを特徴とする。
(h5)次に、図26に示すように、中耐圧(MV)形成予定部上に残存しているONO膜11, 窒化膜5, パッド酸化膜4を順次剥離し、開口部12を設けた後、露出した半導体基板1の表面に厚さ約11nmの中電圧用ゲート絶縁膜(第3のゲート絶縁膜)13を形成する。この時、ロジック形成予定部となる低耐圧(LV)形成予定部は、ONO膜11および窒化膜5で、メモリセル形成領域はONO膜11でカバーされているため、第3のゲート絶縁膜13形成時の酸化が同様に防止される。尚、第3のゲート絶縁膜13は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
(i5)次に、図27に示すように、同様にリソグラフィー技術によりロジック形成予定部としての低耐圧(LV)形成予定部上に残存しているONO膜11, 窒化膜5, パッド酸化膜4を選択的に順次剥離し、半導体基板1の表面を露出し、厚さ3nmの第2のゲート絶縁膜14形成する。この時、メモリセル形成領域はONO膜11でカバーされているため、酸化の影響はなく、 露出している中耐圧(MV)形成予定部の第3のゲート絶縁膜13は、ロジック形成予定部の第2のゲート絶縁膜14に比べ十分に厚いため、影響は少ない。尚、第2のゲート絶縁膜14は、例えば、酸化膜若しくはオキシナイトライド膜等で形成される。
(j5)次に、図27に示すように、第2のポリシリコン膜15を堆積する。
(k5)次に、図28に示すように、第2のポリシリコン膜15を加工して、メモリセルおよび高耐圧(HV)形成予定部の第2のポリシリコン膜151 、中耐圧(MV)形成予定部の第2のポリシリコン膜152およびロジック形成予定部となる低耐圧(LV)形成予定部の第2のポリシリコン膜153を形成する。
(l5)次に、図24と同様に、メモリセルおよび高耐圧(HV)形成予定部のn+ソース・ドレイン領域161,162 ,163、中耐圧(MV)形成予定部のn+ソース・ドレイン領域17および低耐圧(LV)形成予定部のn+ソース・ドレイン領域18を形成する。
本発明の第5の実施の形態に係る半導体装置の製造方法においては、耐酸化性膜5の使用によりバイト型EEPROMの不揮発性メモリ形成予定部に形成された厚い第1のゲート絶縁膜8は、ロジック形成予定部では形成を防止できるため、ロジック形成予定部における厚い第1のゲート絶縁膜8の剥離が不要となり、STI2における絶縁膜のエッチング侵食を抑制できる。不揮発性メモリ形成予定部の厚い第1のゲート絶縁膜8をSTI2に接しないように開孔し、トンネル絶縁膜9を形成するため、開孔時のエッチングによるSTI2のエッチング侵食もない。更に窒化膜等の耐酸化性膜を含むゲート間(インターポリ)絶縁膜および或いは前記耐酸化性膜5の残存により、厚いゲート絶縁膜8の形成後に形成される各種ゲート絶縁膜の他のゲート絶縁膜に与える影響を抑制可能となる。この結果、信頼性の高い不揮発性メモリとロジックを搭載した半導体装置が実現できる。
本発明の第5の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法によれば、バイト型EEPROMとなるメモリセルおよび高耐圧(HV)形成予定部、I/Oなどに使用される中耐圧トランジスタからなる中耐圧(MV)形成予定部、ロジック形成予定部となる低耐圧(LV)形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
[第6の実施の形態]
本発明の第1乃至第5の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法は、NAND型フラッシュメモリ搭載の半導体装置に対しても同様に適用可能である。本発明の第6の実施の形態に係るNAND型フラッシュメモリ搭載の半導体装置の製造方法により形成された半導体装置の模式的断面構造は、例えば、図29に示すように表される。本発明の第6の実施の形態に係るNAND型フラッシュメモリ搭載の半導体装置のNAND型フラッシュメモリセルアレイの模式的回路構成は、図30に示すように表される。図29の例では、模式的にメモリセルは3個のみ記載されているが、これは便宜的に表したものであって、更に8個、或いは図30に示すように16個、或いは32個、64個等であっても良いことは勿論である。NAND型フラッシュメモリのメモリセル部は、図29に示すように、バイト型EEPROMと同様に、トンネル絶縁膜9と、フローティングゲートとなる第1のポリシリコン膜10と、ゲート間(インターポリ)絶縁膜となるONO膜11と、コントロールゲートとなる第2のポリシリコン膜151から構成される。
本発明の第1乃至第5の実施の形態に係るバイト型EEPROM搭載の半導体装置の製造方法は、NAND型フラッシュメモリ搭載の半導体装置に対しても同様に適用可能である。本発明の第6の実施の形態に係るNAND型フラッシュメモリ搭載の半導体装置の製造方法により形成された半導体装置の模式的断面構造は、例えば、図29に示すように表される。本発明の第6の実施の形態に係るNAND型フラッシュメモリ搭載の半導体装置のNAND型フラッシュメモリセルアレイの模式的回路構成は、図30に示すように表される。図29の例では、模式的にメモリセルは3個のみ記載されているが、これは便宜的に表したものであって、更に8個、或いは図30に示すように16個、或いは32個、64個等であっても良いことは勿論である。NAND型フラッシュメモリのメモリセル部は、図29に示すように、バイト型EEPROMと同様に、トンネル絶縁膜9と、フローティングゲートとなる第1のポリシリコン膜10と、ゲート間(インターポリ)絶縁膜となるONO膜11と、コントロールゲートとなる第2のポリシリコン膜151から構成される。
選択ゲートトランジスタ部分は、バイト型EEPROMに整合させて高耐圧(HV)形成予定部として表されているが、NAND型フラッシュメモリの場合には、中耐圧(MV)形成予定部若しくは低耐圧(LV)形成予定部として形成することも可能である。
NAND型フラッシュメモリの場合、図30に示すように、このようなメモリセルトランジスタM0,M1,M2,…,M15が直列に接続され、終端部においてビット線BLに接続されるビット線側選択ゲートトランジスタSG1,ソース線SLに接続されるソース線側選択ゲートトランジスタSG2とともにNANDセルユニット52を構成している。このようなNANDセルユニット52がワード線WLが延伸する行方向およびビット線BLが延伸する列方向に配置されて、NAND型フラッシュメモリセルアレイを構成している。
NAND型フラッシュメモリセルアレイの周辺部においては、バイト型EEPROMと同様に、I/Oなどに使用される中耐圧トランジスタからなる中耐圧(MV)形成予定部、ロジック形成予定部となる低耐圧(LV)形成予定部を備えていても良い。
本発明の第6の実施の形態に係るNAND型フラッシュメモリ搭載の半導体装置の製造方法によって、NAND型フラッシュメモリとなるメモリセルおよび高耐圧(HV)形成予定部、I/Oなどに使用される中耐圧トランジスタからなる中耐圧(MV)形成予定部、ロジック形成予定部となる低耐圧(LV)形成予定部を備え、微細化された半導体装置を、信頼性高くかつ歩留り良く形成することができる。
[その他の実施の形態]
上記のように、本発明は第1乃至第6の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上記のように、本発明は第1乃至第6の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
本発明の第1乃至第3の実施の形態においては、第1のゲート絶縁膜, 第2のゲート絶縁膜からなるバイト型EEPROM搭載の半導体装置の製造方法を示し、第4乃至第5の実施の形態においては、第1のゲート絶縁膜, 第2のゲート絶縁膜および第3のゲート絶縁膜からなるバイト型EEPROM搭載の半導体装置の製造方法を示したが、半導体装置の機能に応じ4種類以上のゲート絶縁膜を備える半導体装置の形成も可能である。
又、バイト型EEPROMによる不揮発性メモリがフラッシュEEPROM型不揮発性であり、トンネル絶縁膜と厚い第1のゲート絶縁膜を独立した箇所に形成することを特徴とする半導体装置の製造方法を提供することも可能である。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1・・・半導体基板
2・・・素子分離領域(STI)
5・・・窒化膜
8・・・高電圧用ゲート絶縁膜(第1のゲート絶縁膜)
9・・・トンネル絶縁膜
10・・・第1のポリシリコン膜
11・・・ONO膜(ゲート間絶縁膜)
13・・・中電圧用ゲート絶縁膜(第3のゲート絶縁膜)
14・・・低電圧用ゲート絶縁膜(第2のゲート絶縁膜)
15,151,152,153・・・第2のポリシリコン膜
19・・・ポリサイド膜若しくはサリサイド膜
2・・・素子分離領域(STI)
5・・・窒化膜
8・・・高電圧用ゲート絶縁膜(第1のゲート絶縁膜)
9・・・トンネル絶縁膜
10・・・第1のポリシリコン膜
11・・・ONO膜(ゲート間絶縁膜)
13・・・中電圧用ゲート絶縁膜(第3のゲート絶縁膜)
14・・・低電圧用ゲート絶縁膜(第2のゲート絶縁膜)
15,151,152,153・・・第2のポリシリコン膜
19・・・ポリサイド膜若しくはサリサイド膜
Claims (5)
- 素子分離領域を、半導体基板に対して、シャロートレンチアイソレーション技術を用いて形成後に、前記半導体基板全面に耐酸化性膜を形成する工程と、
前記半導体基板に配置される不揮発性メモリ形成予定部の前記耐酸化性膜を剥離する工程と、
前記不揮発性メモリ形成予定部に第1のゲート絶縁膜を形成する工程と、
前記素子分離領域に接することなく前記第1のゲート絶縁膜に隣接してトンネル絶縁膜を形成する工程と、
第1のポリシリコン膜およびゲート間絶縁膜を前記半導体基板全面に堆積する工程と、
前記半導体基板に配置されるロジック形成予定部上の前記ゲート間絶縁膜、前記第1のポリシリコン膜および前記耐酸化性膜を剥離する工程と、
前記ロジック形成予定部上に前記第1のゲート絶縁膜よりも薄い第2のゲート絶縁膜を形成する工程と、
前記半導体基板全面に第2のポリシリコン膜を堆積する工程と、
前記第2のポリシリコン膜を加工して前記不揮発性メモリ形成予定部のコントロールゲートおよび前記ロジック形成予定部のゲート電極を形成し、前記第1のポリシリコン膜を加工して前記不揮発性メモリ形成予定部のフローティングゲートを形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 前記ゲート間絶縁膜を堆積する工程前に、前記ロジック形成予定部上の前記第1のポリシリコン膜を剥離する工程を含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記トンネル絶縁膜は、酸化膜若しくはオキシナイトライド膜を備え、前記第2のゲート絶縁膜は、オキシナイトライド膜を備えることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ゲート間絶縁膜は、耐酸化性膜を備えることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第2のポリシリコン膜の表面にポリサイド膜若しくはサリサイド膜を形成する工程を含むことを特徴とする請求項1記載の半導体装置の製造方法。
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