JP2006344708A

JP2006344708A - 半導体装置およびその製造方法

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Publication number: JP2006344708A
Application number: JP2005167795A
Authority: JP
Inventors: Masato Ishibashi; 真人石橋; Katsuyuki Hotta; 勝之堀田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-06-08
Filing date: 2005-06-08
Publication date: 2006-12-21

Abstract

【課題】オン閾値の安定化および圧縮応力の低減化を実現できる半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板からなる素子領域１０の周りには、素子分離領域２０ａ〜２０ｄからなる素子分離領域２０が形成されている。また、素子領域１０および素子分離領域２０の上には、ゲート電極３４およびその両側壁に隣接して形成されたスペーサ３６を含むゲート構造３０が形成されている。トランジスタは、Ａ−Ａ’断面およびＣ−Ｃ’断面においては窪みを有するがＢ−Ｂ’断面においては窪んでいないものとする。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、トランジスタのオン閾値の安定化および圧縮応力の低減化を実現するための技術に関する。

近年、半導体集積回路は、急速な微細化により高密度化の一途をたどっている。それに伴い、最先端集積回路においては、単位面積あたりの集積度を増すために、素子分離能力を維持したまま素子分離領域を微細化することが要求されている。従来の素子分離の例は、例えば、特許文献１〜２に開示されている。

このような微細化の要求に対して、素子分離法として、従来のＬＯＣＯＳ（Local Oxidation of Silicon）法に代わって、トレンチ分離法が広く用いられている。トレンチ分離法は、素子間に設けられた溝を絶縁膜で埋めることで素子間の電気的分離を達成する手法である。この素子分離技術により、高集積化を容易に行えるようになっている。

このような利点を持つ一方で、トレンチ分離法は、シリコン基板を異方性エッチングして溝を形成するため、素子領域の端部が角張った形状となる。このような角部は、ゲート電極からの電界が集中するため、チャネル領域のその他の部分に比べ、オンしやすくなる。特に、チャネル幅が狭くなればなるほど、オンする角部の特性が支配的になるので、チャネル幅の減少に伴いトランジスタがオンする閾値が下がるという現象が起きる。この現象は、逆ナローチャネル効果として知られており、半導体デバイスの性能を劣化させる。また、素子領域に接する埋め込み絶縁膜の端部が窪んでいる場合、ゲート電極が素子領域端の角部に巻き付く形状になり、ゲート酸化膜を通しての電界集中が大きくなるため、逆ナローチャネル効果が促進される。このため、従来は、素子領域に接する埋め込み絶縁膜の端部が窪まないようにするとともにゲート電極が素子領域の端の角部に巻き付かないようにし、ゲート酸化膜を通しての角部への電界集中を緩和させていた。逆ナローチャネル効果および埋め込み絶縁膜の端部の窪みを抑制する技術は、例えば、非特許文献１に開示されている。

一方、非特許文献２に示されるように、高集積化が進みトレンチ分離間の距離が狭くなると、溝内の埋め込み絶縁膜による素子領域への圧縮応力が増大する。この埋め込み絶縁膜による圧縮応力は、例えば、半導体装置の製造プロセス中のシリコン基板を酸化する工程において、シリコンの酸化によって埋め込み絶縁膜が膨張することにより発生し、結晶欠陥の原因となったり、ドレイン電流のトランジスタレイアウト依存性を引き起こす。すなわち、非特許文献３に示されるように、Ｎ型ＭＯＳ（Metal Oxide Silicon）トランジスタは、ソース領域側トレンチ分離溝とドレイン領域側トレンチ分離溝との間の距離が小さいレイアウトにおいては、埋め込み絶縁膜によるチャネル領域への圧縮応力が大きくなるので、ドレイン電流が減少してしまう。また、Ｐ型ＭＯＳトランジスタは、逆にドレイン電流が増加する。このようなドレイン電流のレイアウト依存性は、回路設計の負荷を高めるだけでなく、集積回路の性能を大きく劣化させる。特に、逆ナローチャネル効果を抑制するために埋め込み絶縁膜の端部を窪ませないようにすると、素子領域表面への圧縮応力が大きくなるので、このドレイン電流のレイアウト依存性が促進される。

特開平１０−２９０００９号公報特開２００２−２４６４８１号公報 International Electron Devices Meeting Technical Digest,1998,p.133-136 International Electron Devices Meeting Technical Digest,1998,p.141-144 International Electron Devices Meeting Technical Digest,1999,p.827-830

すなわち、埋め込み絶縁膜の端部を窪ませると、トランジスタのオン閾値が下がり逆ナローチャネル効果が促進されるが、これを防止するために埋め込み絶縁膜端部を窪ませないようにすると、素子領域表面への圧縮応力が大きくなりドレイン電流のレイアウト依存性が高まるという問題点があった。

本発明は上記のような問題点を解決するためになされたものであり、オン閾値の安定化および圧縮応力の低減化を実現できる半導体装置およびその製造方法を提供することを目的としている。

本発明に係る半導体装置は、半導体基板に形成されたトレンチと、トレンチに埋め込まれた絶縁膜により形成された素子分離領域と、素子分離領域によって規定される素子領域と、素子領域上を横切り、素子分離領域上に延在するゲート構造とを備え、素子領域・素子分離領域の境界部における素子分離領域の端縁部は、ゲート構造で覆われない領域において窪みを有し、ゲート構造で覆われる領域において窪みを有さない。

本発明に係る半導体装置は、半導体基板に形成されたトレンチと、トレンチに埋め込まれた絶縁膜により形成された素子分離領域と、素子分離領域によって規定される素子領域と、素子領域上を横切り、素子分離領域上に延在するゲート構造とを備え、素子領域・素子分離領域の境界部における素子分離領域の端縁部は、ゲート構造で覆われない領域において窪みを有し、ゲート構造で覆われる領域において窪みを有さない。従って、オン閾値の安定化および素子分離領域に埋め込まれる絶縁膜によるチャネル領域への圧縮応力の低減化を実現できる。

＜実施の形態１＞
図１は、本発明の実施の形態１に係るトランジスタの構造を示す上面図である。

図１において、シリコン基板からなる矩形状の素子領域１０の周りには、素子分離領域２０ａ（第一領域）、２０ｂ（第二領域）、２０ｃ（第三領域）、および２０ｄ（第四領域）からなる素子分離領域２０が形成されている。すなわち、複数個の素子領域１０は、素子分離領域２０により互いに分離されている。また、素子領域１０および素子分離領域２０の上には、ゲート電極３４およびその両側壁に隣接して形成されたスペーサ３６を含むゲート構造３０が形成されている。１個の素子領域１０は、図示しないが、ゲート電極３４直下のチャネル領域と、チャネル領域を挟んでそれぞれ形成されるソース領域およびドレイン領域とに分けられる。また、ゲート電極３４の上面およびソース／ドレイン領域にはシリサイド３５が形成されている。

図１においては、素子領域１０のほぼ中央付近上を通りゲート構造３０が縦方向に延在している。素子分離領域２０ａ〜２０ｂは横方向すなわちゲート構造３０に垂直な方向に形成され、素子分離領域２０ｃ〜２０ｄは縦方向すなわちゲート構造３０に平行な方向に形成される。

図２は、図１において素子領域１０および素子分離領域２０ｃ〜２０ｄ上で横方向に延びる線分Ａ−Ａ’による断面図である。図３は、図１においてゲート電極３４上で縦方向に延びる線分Ｂ−Ｂ’による断面図である。図４は、図１において素子領域１０および素子分離領域２０ａ〜２０ｂのうちその上にゲート構造３０が形成されていない領域上で縦方向に延びる線分Ｃ−Ｃ’による断面図である。

図２〜４に示されるように、素子分離領域２０は、ＳＴＩ（Shallow Trench Isolation）型であり、素子分離溝２２（トレンチ）に絶縁膜２４を埋め込むことにより形成されている。また、図２において、素子領域１０上には、ゲート構造３０が形成されている。ゲート構造３０は、シリコン基板上に形成されたゲート酸化膜３２と、ゲート酸化膜３２上に形成されたゲート電極３４と、ゲート電極３４の両側壁に隣接して形成されたスペーサ３６とを有している。

埋め込まれた絶縁膜２４に対して等方的なエッチング等を行うことより、素子分離溝２２の開口部周辺の絶縁膜２４に窪みを形成することができる。トランジスタは、図２，４にそれぞれ示されるようにＡ−Ａ’断面およびＣ−Ｃ’断面においては窪み２６を有するが、図３に示されるようにＢ−Ｂ’断面においては窪んでいないものとする。

１個の素子領域１０において、横方向の長さをＬＯＤ（Length of Oxide Definition）と呼ぶこととし、ゲート構造３０の左側がソース領域で右側がドレイン領域であるとすると、ＬＯＤは、ソース領域−素子分離領域２０ｃ間の境界とドレイン領域−素子分離領域２０ｄ間の境界との距離を表している。図１に示されるトランジスタがＮ型ＭＯＳである場合には、上述したように、このＬＯＤが小さいレイアウトにおいては、絶縁膜２４によるチャネル領域への圧縮応力が大きくなるので、ドレイン電流が減少してしまうという問題点があった。

本実施の形態に係るトランジスタにおいては、図２に示されるように、素子分離領域２０ｃ〜２０ｄには窪み２６が形成されるので、絶縁膜２４によるチャネル領域への圧縮歪みを緩和できる。従って、Ｎ型ＭＯＳおよびＰ型ＭＯＳの両方におけるドレイン電流のレイアウト依存性を低減することが可能となる。よって、回路設計の負荷を低減し、集積回路の性能の劣化を防ぐことが可能となる。

また、図３に示されるように、素子分離領域２０ａ〜２０ｂのうちその上にゲート構造３０が形成される領域には、窪み２６が形成されない。これにより、トランジスタのオン閾値を安定化させ逆ナローチャネル効果を抑制することが可能となる。

また、素子分離領域２０ａ〜２０ｂのうちその上にゲート構造３０が形成されない領域は、トランジスタのオン閾値には大きく影響しない。従って、図４に示されるように、これらの領域には窪み２６を形成することにより、絶縁膜２４によるチャネル領域への圧縮応力をさらに低減することが可能となる。

このように、本実施の形態に係るトランジスタによれば、素子分離領域２０において、トランジスタのオン閾値に大きく影響する領域には窪み２６が形成されず、トランジスタのオン閾値に大きく影響しない領域には窪み２６が形成される。従って、トランジスタのオン閾値の安定化および圧縮応力の低減化を実現することができるという効果を有する。

また、実験の結果、フラッシュメモリやＳＯＣ等の最先端デバイスでは、ＳＴＩ型の素子分離溝２２における絶縁膜２４の端部に窪み２６を形成させることにより、圧縮応力による結晶欠陥を低減できることが分かっている。

なお、図１では、素子分離領域２０ａ〜２０ｂのうちその上にゲート構造３０が形成されない領域においては、窪み２６が全体的に形成されている。しかし、実施の形態３で後述するように、フォトレジストマスクを用いたエッチングにより窪み２６を形成する場合には、図５およびそのＤ−Ｄ’断面図である図６に示されるように、フォトレジストマスクの重ね合わせのずれ等により素子分離領域２０ａ〜２０ｂのうちゲート構造３０直下の領域のやや外側においても窪み２６が形成されない領域があり得る。このような構造においても、素子分離領域２０ｃ〜２０ｄに窪み２６が形成されているので、言うまでもなく圧縮圧力を低減できる。

また、上述においては、図３，６に示されるように、ゲート構造３０の下やその近傍では絶縁膜２４の端部が全く窪んでいない場合について説明したが、図７に示されるように、窪み２８を有している場合であっても、窪み２６に比較して十分に小さければよく、小さいほど電気特性の劣化が小さい。さらに、上述においては、ゲート構造３０が１個の場合を示したが、ゲート構造３０が平行に複数個配置された場合にも同様の効果が期待できることは言うまでもない。また、素子領域１０の形状は、矩形に限らず、楕円、またはそれらの組み合わせ形状でもよく、ゲート構造３０が素子領域１０を横切り素子分離領域２０上に延在する形状であればよい（以下、実施の形態２，３においても同様である）。

＜実施の形態２＞
以下、図８〜１５を用いて、実施の形態１に係るトランジスタの製造方法について説明する。

まず、シリコン基板１００の表面上にシリコン酸化膜１０１を熱酸化法によって５〜１５ｎｍ程度形成し、さらにシリコン窒化膜１０２を５０〜２５０ｎｍ程度ＣＶＤ法によって堆積する。このとき、シリコン酸化膜１０１は、直接シリコン窒化膜１０２をシリコン基板１００上に成膜することによる応力を避けるために成膜される。また、シリコン酸化膜１０１とシリコン窒化膜１０２との間に非単結晶シリコンが１０ｎｍ〜１００ｎｍ程度成膜されていても良い。

次に、フォトレジストマスクを用いて素子分離を形成する領域上のシリコン酸化膜１０１およびシリコン窒化膜１０２さらにシリコン基板１００を、１００〜４００ｎｍ程度、異方性エッチングにより除去する。例えばこのとき開口幅は５０〜１００ｎｍ程度である。これにより、素子分離溝２２が形成される。その後、レジストを除去する。図８は、この工程終了後の半導体装置の断面図である。

次に、熱酸化法によって側壁および底面を２ｎｍ〜３０ｎｍ程度酸化してエッチングによるダメージ層を除去する工程を行う。

さらに、ＣＶＤ法等によって、シリコン酸化膜等からなる絶縁膜２４を３００〜７００ｎｍの膜厚で堆積して素子分離溝２２内に埋め込み、その表面をシリコン窒化膜１０２をストッパとするＣＭＰ（Chemical Mechanical Polishing）法によって平坦化して素子分離溝２２内にのみ絶縁膜２４を残す。その後、絶縁膜２４の高さ調整のためのエッチングをし、シリコン窒化膜１０２を除去する。図９は、この工程終了後の半導体装置の断面図である。図９においては、シリコン基板１００表面に選択的に形成されたシリコン酸化膜等からなる絶縁膜２４に分離されることにより素子領域１０が規定されている。

この後、シリコン酸化膜１０１を除去するが、素子領域１０へのダメージを避けるために、シリコン酸化膜１０１除去には等方性のフッ酸などによるエッチングを用いる。この時、完全に除去する必要性からシリコン酸化膜１０１の膜厚以上のエッチングを行うため、意図せず絶縁膜２４の素子領域１０に接する部分が少し窪むことがありうる。

さらに、引き続くイオン注入に対して素子領域１０を保護するために熱酸化法等によりシリコン酸化膜を５ｎｍ〜１５ｎｍ程度成膜し、ウェルの形成やトランジスタの閾値を決めるためのイオン注入を行う。その後、この素子領域１０保護のためのシリコン酸化膜を除去するが、この時にも意図せず素子領域１０・絶縁膜２４の境界部における絶縁膜２４の端縁部が少し窪むことがありうる。以上の工程を経て、素子分離が完成する。図１０は、以上の工程終了後に絶縁膜２４端が窪んでいない場合の形状であり、図１１は、以上の工程終了後に絶縁膜２４端が少し窪んだ場合の形状である。

次に、ゲート酸化膜３２の成膜およびゲート電極３４の形成を行った後に、ゲート電極３４の両側壁に隣接するようにスペーサ３６を形成する。次に、ソース領域およびドレイン領域を形成するためのイオン注入を行った後に、シリコン基板と配線との抵抗を下げるためのシリサイド化を素子領域１０およびゲート電極３４に行ってもよい。これにより、図１２の上面図およびそのＥ−Ｅ’断面図である図１３に示されるような構造が形成される。

図１２，１３において、ゲート酸化膜３２の厚さは、１〜４０ｎｍ程度である。また、ゲート電極３４は、例えばポリシリコン等から形成され、高さが５０〜２００ｎｍ程度で、幅が５〜１０００ｎｍ程度である。スペーサ３６は、例えばシリコン窒化膜から形成され、厚さが５〜１００ｎｍ程度である。シリサイド化は、例えばコバルトやニッケルをスパッタ法等により５〜３０ｎｍ程度成膜した後に温度を４００〜５００℃程度に上昇させ、これらを基板のシリコンおよびゲート電極３４のポリシリコンと反応させシリサイド３５を形成することにより行われる。このときにシリコンと反応せずに残ったコバルトやニッケル等は、エッチングにより選択的に除去される。

また、ゲート電極３４の両側壁に形成されるスペーサとしては、図１３に示されるような一重構造のスペーサ３６に限らず、図１４〜１５に示されるように、二重構造のスペーサ３８を形成してもよい。図１４〜１５において、スペーサ３８は、スペーサ３８ａ〜３８ｂから構成される。スペーサ３８ａは、例えばシリコン酸化膜から形成され、厚さが５〜３０ｎｍ程度である。また、スペーサ３８ｂは、厚さが１０〜１００ｎｍ程度であり、絶縁膜２４の材料（シリコン酸化膜）に対するエッチング選択比が大きい膜（例えばシリコン窒化膜）から構成されることが好ましい。

次に、図１３に示される絶縁膜２４の端部を、ゲート電極３４およびスペーサ３６をエッチングマスクとして用いたエッチングで窪ませることにより、図２，４に示されるような窪み２６を形成させる。

このとき、例えば、図１４〜１５に示されるような二重構造のスペーサ３８を用いると、スペーサ３８ｂに対する絶縁膜２４の材料のエッチング選択比が小さい膜から構成されている場合（例えば、絶縁膜２４と同様にシリコン酸化膜から構成されている場合）には、上記のエッチングの際にスペーサ３８ｂも大きくエッチングされるので、ゲート電極３４下方付近においてゲート酸化膜３２や絶縁膜２４が大きくエッチングされるおそれがある。従って、これを防ぐために、エッチング量を適量に調節する必要がある。一方、スペーサ３８ｂに対する絶縁膜２４の材料のエッチング選択比が大きいシリコン窒化膜等のみから形成されていると、このスペーサ３８ｂが大きくエッチングされることはないので、ゲート電極３４下方付近においてゲート酸化膜３２や絶縁膜２４が大きくエッチングされるおそれはない。従って、エッチング量を調節する必要はない。よって、上述したように、スペーサ３８ｂは、スペーサ３８ｂに対する絶縁膜２４の材料のエッチング選択比が大きい膜から構成されることが好ましい。

上記のエッチングによりエッチングされる絶縁膜２４の厚さは５〜５０ｎｍ程度である。従って、シリコン基板表面から窪み２６の最も深い部分までの深さは５〜５０ｎｍ程度となるのが好ましく、本実施の形態では、ゲート電極３４形成後であるため、エッチング残やフォトリソグラフによる不具合は起こらない。

また、上記のエッチングとしては、ウェットエッチングまたはドライエッチングのいずれを用いてもよいが、シリコン基板へのダメージを考慮すると、ウェットエッチングが好ましい。また、このウェットエッチングに用いられるエッチング液としては、シリサイドおよびスペーサの材料に対するシリコン絶縁膜のエッチング選択比が大きいフッ酸やＢＨＦ（バッファードフッ酸：フッ化アンモニウムとフッ酸との混合溶液）を用いることが好ましい。これにより、スペーサが大きくエッチングされることによるゲート酸化膜３２や絶縁膜２４へのダメージおよびシリサイド部へのダメージを低減できる。

次に、複数の素子領域１０のそれぞれを配線層で互いに接続する。これにより、半導体装置が完成する。

このように、本実施の形態に係る半導体装置の製造方法は、既存の半導体装置の製造方法にエッチング工程のみを追加することにより、絶縁膜２４の端部を窪ませる。従って、実施の形態１に係る半導体装置を、他の電気的特性に影響を与えることなく簡易かつ安価に製造することができる。

＜実施の形態３＞
実施の形態２に係る半導体装置の製造方法においては、ゲート電極３４およびその両側壁に形成されたスペーサをエッチングマスクとして用いてエッチングを行うことにより、絶縁膜２４の端部を窪ませる。しかし、上述したように、スペーサとして、スペーサに対する絶縁膜２４の材料のエッチング選択比が小さい膜から構成されるスペーサ３８ｂを有する二重構造のスペーサ３８を用いた場合には、スペーサ３８ｂが大きくエッチングされることによりゲート電極３４下方付近においてゲート酸化膜３２や絶縁膜２４が大きくエッチングされることを防ぐために、エッチング量を適量に調節する必要があるという問題点がある。また、シリサイドに対する選択比が十分大きいエッチング液を用いないとシリサイド部へのダメージの懸念もある。

実施の形態３に係る半導体装置の製造方法においては、このような問題点を解決するために、エッチングマスクとして、ゲート電極３４およびスペーサではなくフォトレジストマスクを用いる。

以下、図１６〜１８を用いて、実施の形態３に係るトランジスタの製造方法について説明する。

まず、図１６の断面図に示されるように、既存のトレンチ分離手法を用いて、素子分離領域２０の形成までを行う。

すなわち、シリコン基板においてトレンチ分離を行った後に、ウェル形成およびトランジスタの閾値決定のためのイオン注入を行い、素子分離領域２０を形成する。これにより、図１６に示されるような構造が形成される。但し、素子分離領域２０の形成後、図１１のように意図せず絶縁膜２４端が少し窪んた状態になっていることをありうる。

図１６において、素子分離溝２２は、深さが１００〜４００ｎｍ程度である。また、絶縁膜２４は、ＣＶＤ法等によりシリコン酸化膜で成膜することにより形成される。

次に、図１７の上面図に示されるように、素子領域１０および素子分離領域２０上における領域５０に、フォトレジストマスク（図示しない）を形成する。この領域５０は、後の工程で上にゲート構造３０が形成される領域４０を含んでいる。図１７に示されるように、領域５０は、上述のフォトレジストマスクと後の工程でゲート構造３０が形成されるときに用いられる他のフォトレジストマスクとの重ね合わせのずれを考慮し多少の余裕を持たせて領域４０より広めに設定されることが好ましい。

次に、フォトレジストマスクをエッチングマスクとしたエッチングを行うことにより、図１６に示される絶縁膜２４の端部を窪ませる。そして、フォトレジストマスクを除去する。これにより、図２，４に示されるような窪み２６が形成される。

上記のエッチングによりエッチングされる絶縁膜２４の厚さは５〜５０ｎｍ程度である。従って、シリコン基板表面から窪み２６の最も深い部分までの深さは５〜５０ｎｍ程度が好ましい。

図１８は、エッチング後の構造を示す上面図である。図１８では、素子分離領域２０ｃ〜２０ｄのうち、後の工程で上にゲート構造３０が形成される領域４０およびその近傍（すなわち図１７の領域５０）においては、絶縁膜２４の端部が窪んでいない。

次に、ゲート酸化膜３２の成膜およびゲート電極３４の形成を行った後に、ゲート電極３４の両側壁にスペーサ３６（あるいはスペーサ３８）を形成する。次に、ソース領域およびドレイン領域を形成するためのイオン注入を行った後に、シリコン基板と配線との抵抗を下げるためのシリサイド化を行ってもよい。ここで、上記ゲート電極３４形成後は、ゲート電極３４下がさらに窪むことはないが、ゲートのパターニングエッチングやスペーサ形成に伴うエッチングやその後の洗浄処理により、領域５０のうちゲート構造３０に覆われない領域（領域５０のから領域４０を除いた領域）と、窪み２６とは、わずかにエッチングされる。従って、窪みの深さは、領域４０、領域５０のうちゲート構造３０に覆われない領域、窪み２６の順に深くなる。すなわち、ゲート構造３０からの距離が所定距離より大きい領域（例えば窪み２６）における窪みは、ゲート構造３０からの距離が前記所定距離より小さい領域（例えば領域５０）における窪みより深くなる。

このように、本実施の形態に係る半導体装置の製造方法においては、エッチングマスクとして、ゲート電極３４およびスペーサではなくフォトレジストマスクを用いる。従って、スペーサに対する絶縁膜２４の材料のエッチング選択比が小さい膜から構成されるスペーサ３８ｂを有する二重構造のスペーサ３８を形成した場合においても、エッチング量を調節する必要がない。また、シリサイドに対するダメージも気にする必要がない。従って、実施の形態２の効果に加えて、エッチング量の調節に要する手間を減らすことができ、シリサイドへのダメージを気にする必要がないという効果を有する。また、これらの効果は、ゲート構造３０を形成してからフォトレジストマスクを用いてエッチングした場合も同様である。

また、本実施の形態に係る半導体装置の製造方法においては、例えば、Ｎ型ＭＯＳとＮ型ＭＯＳに比べてドレイン電流のレイアウト依存性が小さいＰ型ＭＯＳとを含む半導体装置を製造する場合に、窪み２６を形成する必要のない領域５０とＰ型ＭＯＳ全体とを共に覆うフォトレジストマスクを用いることにより、Ｎ型ＭＯＳとＰ型ＭＯＳとを同一工程で形成することが可能となる。すなわち、窪みの形成が必要な領域と窪みの形成が不要な領域とを任意に作り分けることが可能となる。

さらに、本実施の形態に係る半導体装置の製造方法においては、ゲート酸化膜３２を成膜する前に窪み２６を形成する。従って、実施の形態２に比べて、ゲート酸化の際に絶縁膜２４が膨張することにより生じる結晶欠陥の抑制に対して、より効果的である。

本発明の実施の形態１に係るトランジスタの構造を示す上面図である。本発明の実施の形態１に係るトランジスタの構造を示すＡ−Ａ’断面図である。本発明の実施の形態１に係るトランジスタの構造を示すＢ−Ｂ’断面図である。本発明の実施の形態１に係るトランジスタの構造を示すＣ−Ｃ’断面図である。本発明の実施の形態１に係るトランジスタの構造を示す上面図である。本発明の実施の形態１に係るトランジスタの構造を示すＤ−Ｄ’断面図である。本発明の実施の形態１に係るトランジスタの構造を示す断面図である。本発明の実施の形態２に係るトランジスタの製造方法を示す断面図である。本発明の実施の形態２に係るトランジスタの製造方法を示す断面図である。本発明の実施の形態２に係るトランジスタの製造方法を示す断面図である。本発明の実施の形態２に係るトランジスタの製造方法を示す断面図である。本発明の実施の形態２に係るトランジスタの製造方法を示す上面図である。本発明の実施の形態２に係るトランジスタの製造方法を示す断面図である。本発明の実施の形態２に係るトランジスタの製造方法を示す断面図である。本発明の実施の形態２に係るトランジスタの製造方法を示す断面図である。本発明の実施の形態３に係るトランジスタの製造方法を示す断面図である。本発明の実施の形態３に係るトランジスタの製造方法を示す上面図である。本発明の実施の形態３に係るトランジスタの製造方法を示す上面図である。

符号の説明

１０素子領域、２０素子分離領域、２２素子分離溝、２４絶縁膜、２６窪み、２８窪み、３０ゲート構造、３２、ゲート酸化膜、３４ゲート電極、３５シリサイド、３６，３８スペーサ、４０，５０領域、１００シリコン基板、１０１シリコン酸化膜、１０２シリコン窒化膜。

Claims

半導体基板に形成されたトレンチと、
前記トレンチに埋め込まれた絶縁膜により形成された素子分離領域と、
前記素子分離領域によって規定される素子領域と、
前記素子領域上を横切り、前記素子分離領域上に延在するゲート構造とを備え、
前記素子領域・前記素子分離領域の境界部における前記素子分離領域の端縁部は、
前記ゲート構造で覆われない領域において窪みを有し、
前記ゲート構造で覆われる領域において窪みを有さない、
半導体装置。
半導体基板に形成されたトレンチと、
前記トレンチに埋め込まれた絶縁膜により形成された素子分離領域と、
前記素子分離領域によって規定される素子領域と、
前記素子領域上を横切り、前記素子分離領域上に延在するゲート構造とを備え、
前記素子領域・前記素子分離領域の境界部における前記素子分離領域の端縁部は、窪みを有し、
前記ゲート構造で覆われない領域における窪みは、
前記ゲート構造で覆われる領域における窪みより深い、
半導体装置。
請求項１又は請求項２に記載の半導体装置であって、
前記ゲート構造で覆われない領域においては、
前記ゲート構造からの距離が所定距離より大きい領域における窪みは、
前記ゲート構造からの距離が前記所定距離より小さい領域における窪みより深い
半導体装置。
略矩形状の素子領域と、
前記素子領域の各辺に隣接する第一乃至第四領域を有し、トレンチに埋め込まれた絶縁膜により形成され、前記素子領域同士を分離するための素子分離領域と、
前記素子領域と前記第一および第二領域との上に部分的に形成されたゲート構造と
を備え、
前記第一領域と前記第二領域とは互いに略平行に且つ前記ゲート構造とは略垂直に形成され、
前記第三領域と前記第四領域とは互いに略平行に且つ前記ゲート構造とは略平行に形成され、
前記第三領域および前記第四領域においては前記トレンチの開口部周辺の前記絶縁膜に窪みが形成され、
前記第一領域および前記第二領域のうちその上に前記ゲート構造が形成される領域においては前記トレンチの開口部周辺の前記絶縁膜に窪みは形成されない
半導体装置。
略矩形状の素子領域と、
前記素子領域の各辺に隣接する第一乃至第四領域を有し、トレンチに埋め込まれた絶縁膜により形成され、前記素子領域同士を分離するための素子分離領域と、
前記素子領域と前記第一および第二領域との上に部分的に形成されたゲート構造と
を備え、
前記第一領域と前記第二領域とは互いに略平行に且つ前記ゲート構造とは略垂直に形成され、
前記第三領域と前記第四領域とは互いに略平行に且つ前記ゲート構造とは略平行に形成され、
前記第三領域および前記第四領域においては前記トレンチの開口部周辺の前記絶縁膜に窪みが形成され、
前記第一領域および前記第二領域のうちその上に前記ゲート構造が形成される領域においては前記トレンチの開口部周辺の前記絶縁膜に前記窪みに比べて小さい窪みが形成される
半導体装置。
請求項４又は請求項５に記載の半導体装置であって、
前記第一領域および前記第二領域のうちその上に前記ゲート構造が形成されない領域には、窪みが形成される
半導体装置。
半導体基板の表面に選択的に分離絶縁膜を形成し、素子領域を規定する工程と、
前記素子領域上を横切り、前記分離絶縁膜上に延在するようにゲート構造を形成するゲート構造形成工程と、
前記ゲート構造をマスクとして前記分離絶縁膜をエッチングすることにより前記窪みを形成するエッチング工程と
を備える半導体装置の製造方法。
請求項７に記載の半導体装置の製造方法であって、
前記ゲート構造形成工程は、
ゲート電極を形成する工程と、
前記ゲート電極の両側壁にスペーサを形成する工程と
を備える半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法であって、
前記ゲート構造形成工程の後かつ前記エッチング工程の前に前記素子領域および前記ゲート構造上にシリサイドを形成する工程
をさらに備え、
前記エッチング工程においては、前記シリサイドおよび前記スペーサの材料に対する前記分離絶縁膜の選択比が大きいエッチング液を用いたウェットエッチングが行われる
半導体装置の製造方法。
半導体基板の表面に選択的に分離絶縁膜を形成し、素子領域を規定する工程と、
前記素子領域上を横切り、前記分離絶縁膜上に延在するようにゲート構造が形成されるべき所定の領域にレジストを形成する工程と、
前記レジストをマスクとして前記分離絶縁膜をエッチングすることにより前記窪みを形成する工程と、
前記レジストを除去し前記所定の領域にゲート構造を形成する工程と
を備える半導体装置の製造方法。