KR20140112996A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법에서, 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 셀 영역 상에, 제1 게이트 절연막 패턴, 플로팅 게이트, 터널 절연막 패턴 및 컨트롤 게이트를 포함하는 스플릿 게이트 구조물을 형성한다. 스플릿 게이트 구조물 및 기판 상에 스페이서막을 형성한다. 스페이서막을 식각하여 스플릿 게이트 구조물의 측벽 및 기판의 초고전압 영역 상에 각각 스페이서 및 제2 게이트 절연막 패턴을 형성한다. 기판의 고전압 영역, 제2 게이트 절연막 패턴 및 기판의 저전압 영역 상에 각각 게이트 전극을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 셀 영역과 로직 영역을 함께 갖는 플래시 메모리 장치 및 그 제조 방법에 관한 것이다.
플래시 메모리 장치에서, 셀 소자와 로직 소자를 함께 형성하는 공정이 개발되고 있다. 그런데, 차세대 터치 IC 제품의 경우, 로직 영역에 형성되는 HV 소자의 전압만으로 구동하기 어려우므로 UHV 소자를 형성하는 것이 필요하다. 그런데, 상기 UHV 소자는 두꺼운 게이트 절연막을 필요로 하며 이는 상기 UHV 소자의 특성에 중요하므로, 이를 셀 소자 형성 공정과 관련하여 언제 어떻게 형성할 것인지에 관한 방법이 요구된다.
본 발명의 일 목적은 셀 영역 및 로직 영역을 가지며 우수한 특성을 갖는 플래시 메모리 장치를 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 셀 영역 및 로직 영역을 가지며 우수한 특성을 갖는 플래시 메모리 장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 상기 셀 영역 상에, 제1 게이트 절연막 패턴, 플로팅 게이트, 터널 절연막 패턴 및 컨트롤 게이트를 포함하는 스플릿 게이트(split gate) 구조물을 형성한다. 상기 스플릿 게이트 구조물 및 상기 기판 상에 스페이서막을 형성한다. 상기 스페이서막을 식각하여 상기 스플릿 게이트 구조물의 측벽 및 상기 기판의 초고전압 영역 상에 각각 스페이서 및 제2 게이트 절연막 패턴을 형성한다. 상기 기판의 고전압 영역, 상기 제2 게이트 절연막 패턴 및 상기 기판의 저전압 영역 상에 각각 게이트 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 전극들을 형성하기 이전에, 상기 기판의 고전압 영역 및 상기 제2 게이트 절연막 패턴 상에 각각 제3 게이트 절연막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 게이트 절연막 패턴을 형성한 이후에, 상기 기판의 고전압 영역, 상기 제2 게이트 절연막 패턴 및 상기 기판의 저전압 영역 상에 각각 제4 게이트 절연막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 스플릿 게이트 구조물을 형성할 때, 상기 기판 상에 제1 게이트 절연막 및 플로팅 게이트막을 순차적으로 형성하고, 상기 플로팅 게이트막 및 상기 제1 게이트 절연막을 패터닝하여 상기 기판의 셀 영역 상에 순차적으로 적층된 상기 제1 게이트 절연막 패턴 및 상기 플로팅 게이트를 형성하며, 상기 제1 게이트 절연막 패턴 및 상기 플로팅 게이트를 커버하는 터널 절연막 및 컨트롤 게이트막을 상기 기판 상에 순차적으로 형성하고, 상기 컨트롤 게이트막 및 상기 터널 절연막을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 플로팅 게이트막 및 상기 제1 게이트 절연막을 패터닝할 때, 상기 기판의 셀 영역에 오버랩되는 상기 플로팅 게이트막 일부를 노출시키는 제1 마스크를 형성하고, 상기 제1 마스크에 의해 노출된 상기 플로팅 게이트막 부분을 산화시켜 산화막을 형성하며, 상기 제1 마스크 측벽 상에 상기 산화막 일부를 커버하는 제2 마스크를 형성하고, 상기 제2 마스크를 사용하여 상기 산화막을 식각하여 산화막 패턴을 형성하며, 상기 제1 및 제2 마스크들을 제거하고, 상기 산화막 패턴을 식각 마스크로 사용하여 상기 플로팅 게이트막 및 상기 제1 게이트 절연막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 절연막 및 상기 플로팅 게이트막을 형성하기 이전에, 상기 기판의 초고전압 영역 상부에 불순물을 도핑할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들을 형성할 때, 상기 스플릿 게이트 구조물, 상기 스페이서, 상기 제2 게이트 절연막 패턴 및 상기 기판 상에 게이트 전극막을 형성하고, 상기 게이트 전극막을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 절연막 패턴, 상기 터널 절연막 패턴 및 상기 스페이서막은 실리콘 산화물을 사용하여 형성될 수 있고, 상기 플로팅 게이트, 상기 컨트롤 게이트 및 상기 게이트 전극들은 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 스플릿 게이트 구조물, 스페이서, 제2 게이트 구조물, 제3 게이트 구조물 및 제4 게이트 구조물을 포함한다. 상기 스플릿 게이트 구조물은 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 상기 셀 영역 상에 순차적으로 적층된 제1 게이트 절연막 패턴, 플로팅 게이트, 터널 절연막 패턴 및 컨트롤 게이트를 포함한다. 상기 스페이서는 상기 스플릿 게이트 구조물 측벽에 형성된다. 상기 제2 게이트 구조물은 상기 기판의 고전압 영역 상에 순차적으로 적층된 제1 두께의 제2 게이트 절연막 패턴 구조물 및 게이트 전극을 포함한다. 상기 제3 게이트 구조물은 상기 기판의 초고전압 영역 상에 순차적으로 적층된 제2 두께의 제3 게이트 절연막 패턴 구조물 및 상기 게이트 전극을 포함한다. 상기 제4 게이트 구조물은 상기 기판의 저전압 영역 상에 순차적으로 적층된 제3 두께의 제4 게이트 절연막 패턴 구조물 및 상기 게이트 전극을 포함한다. 이때, 상기 스페이서는 상기 제3 게이트 절연막 패턴 구조물과 동일한 물질을 포함하고, 상기 제2 두께는 상기 제1 두께보다 크고 상기 제1 두께는 상기 제3 두께보다 크다.
예시적인 실시예들에 있어서, 상기 제4 게이트 절연막 패턴 구조물은 제4 게이트 절연막 패턴을 포함할 수 있고, 상기 제2 게이트 절연막 패턴 구조물은 순차적으로 적층된 제3 게이트 절연막 패턴 및 상기 제4 게이트 절연막 패턴을 포함할 수 있으며, 상기 제3 게이트 절연막 패턴 구조물은 순차적으로 적층된 제2 게이트 절연막 패턴, 상기 제3 게이트 절연막 패턴 및 상기 제4 게이트 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제2 내지 제4 게이트 절연막 패턴들은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서는 상기 제2 게이트 절연막 패턴과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서 및 상기 제2 게이트 절연막 패턴은 각각 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서 및 상기 제2 게이트 절연막 패턴은 각각 실리콘 질화물을 포함할 수 있고, 상기 제3 및 제4 게이트 절연막 패턴들은 각각 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스플릿 게이트 구조물은 상기 제1 게이트 절연막 패턴, 상기 플로팅 게이트, 상기 터널 절연막 패턴 및 상기 컨트롤 게이트를 각각 포함하는 1쌍의 제1 게이트 구조물들을 포함할 수 있으며, 상기 스페이서는 상기 각 제1 게이트 구조물들의 외측벽 상에 형성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 상기 셀 영역 상에, 제1 게이트 절연막 패턴, 플로팅 게이트, 유전막 패턴, 컨트롤 게이트 및 하드 마스크를 각각 포함하는 1쌍의 제1 게이트 구조물들을 형성한다. 상기 제1 게이트 구조물들 및 상기 기판 상에 스페이서막을 형성한다. 상기 스페이서막을 식각하여 상기 제1 게이트 구조물들의 측벽 및 상기 기판의 초고전압 영역 상에 각각 스페이서 및 제2 게이트 절연막 패턴을 형성한다. 상기 제1 게이트 구조물들, 상기 스페이서, 상기 제2 게이트 절연막 패턴 및 상기 기판 상에 터널 절연막을 형성한다. 상기 터널 절연막을 식각하여 상기 제1 게이트 구조물들의 내측벽 및 상기 제1 게이트 구조물들 사이의 기판 상에 터널 절연막 패턴을 형성하고, 상기 기판의 고전압 영역 및 상기 제2 게이트 절연막 패턴 상에 각각 제3 게이트 절연막 패턴을 형성한다. 상기 제1 게이트 구조물들의 외측벽 상에 워드 라인을 형성하고, 상기 제2 게이트 절연막 패턴들 및 상기 기판의 저전압 영역 상에 각각 게이트 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 워드 라인 및 상기 게이트 전극들을 형성할 때, 상기 제1 게이트 구조물들 사이에 이레이즈 게이트(erase gate)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인 및 상기 게이트 전극들을 형성하기 이전에, 상기 기판의 고전압 영역 및 상기 제2 게이트 절연막 패턴 상에 각각 제4 게이트 절연막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 게이트 절연막 패턴을 형성한 이후에, 상기 터널 절연막 패턴, 상기 제3 게이트 절연막 패턴들 및 상기 기판의 저전압 영역 상에 각각 제5 게이트 절연막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막을 형성하기 이전에, 상기 제1 게이트 구조물들의 내측벽 상의 상기 스페이서 부분을 제거하고, 상기 제1 게이트 구조물들 사이에 노출된 상기 기판 상부에 불순물 영역을 형성하며, 상기 불순물 영역 상부를 열산화시켜 산화막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물들을 형성하기이전에, 상기 기판의 초고전압 영역 상부에 불순물을 도핑할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 스플릿 게이트 구조물, 제2 게이트 구조물, 제3 게이트 구조물 및 제4 게이트 구조물을 포함한다. 상기 스플릿 게이트 구조물은 1쌍의 제1 게이트 구조물들, 터널 절연막 패턴, 스페이서, 워드 라인 및 이레이즈 게이트를 포함한다. 상기 1쌍의 제1 게이트 구조물은 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 상기 셀 영역 상에 순차적으로 적층된 제1 게이트 절연막 패턴, 플로팅 게이트, 유전막 패턴, 컨트롤 게이트 및 하드 마스크를 각각 포함한다. 상기 터널 절연막 패턴은 상기 제1 게이트 구조물들의 내측벽 및 이들 사이의 상기 기판 상부에 형성된다. 상기 스페이서는 상기 제1 게이트 구조물들의 외측벽 상에 형성된다. 상기 워드 라인은 상기 스페이서에 접촉한다. 상기 이레이즈 게이트는 상기 제1 게이트 구조물들 사이의 상기 터널 절연막 패턴 상에 형성된다. 상기 제2 게이트 구조물은 상기 기판의 고전압 영역 상에 순차적으로 적층된 제1 두께의 제2 게이트 절연막 패턴 구조물 및 게이트 전극을 포함한다. 상기 제3 게이트 구조물은 상기 기판의 초고전압 영역 상에 순차적으로 적층된 제2 두께의 제3 게이트 절연막 패턴 구조물 및 상기 게이트 전극을 포함한다. 상기 제4 게이트 구조물은 상기 기판의 저전압 영역 상에 순차적으로 적층된 제3 두께의 제4 게이트 절연막 패턴 구조물 및 상기 게이트 전극을 포함한다. 이때, 상기 스페이서는 상기 제3 게이트 절연막 패턴 구조물과 동일한 물질을 포함하고, 상기 제2 두께는 상기 제1 두께보다 크고 상기 제1 두께는 상기 제3 두께보다 크다.
예시적인 실시예들에 있어서, 상기 제4 게이트 절연막 패턴 구조물은 제5 게이트 절연막 패턴을 포함할 수 있고, 상기 제2 게이트 절연막 패턴 구조물은 순차적으로 적층된 제3 게이트 절연막 패턴, 제4 게이트 절연막 패턴 및 상기 제5 게이트 절연막 패턴을 포함할 수 있으며, 상기 제3 게이트 절연막 패턴 구조물은 순차적으로 적층된 제2 게이트 절연막 패턴, 상기 제3 게이트 절연막 패턴, 상기 제4 게이트 절연막 패턴 및 상기 제5 게이트 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서는 상기 제2 게이트 절연막 패턴과 동일한 물질을 포함할 수 있고, 상기 터널 절연막 패턴은 상기 제4 게이트 절연막 패턴과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물들 사이의 상기 기판 상부에는 불순물 영역이 형성될 수 있고, 상기 반도체 장치는 상기 불순물 영역과 상기 터널 절연막 패턴 사이에 형성된 산화막을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 스플릿 게이트 구조물이 형성되는 셀 영역과 로직 소자들이 형성되는 로직 영역을 포함하는 반도체 장치의 제조 방법에서, 상기 로직 영역에 포함되는 고전압 영역, 초고전압 영역 및 저전압 영역에 형성되는 게이트 절연막 패턴 구조물들은 서로 다른 구성을 가질 수 있으며, 상기 각 영역들에 인가되는 전압 크기에 따라 요구되는 두께를 갖도록 용이하게 형성될 수 있다.
특히, 상기 초고전압 영역에 형성되는 게이트 절연막 패턴 구조물은 상기 셀 영역의 스플릿 게이트 구조물의 측벽에 스페이서들을 형성하기 위한 스페이서막 형성 공정을 활용함으로써, 충분한 두께를 갖도록 용이하게 형성될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 15는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 18은 상기 반도체 장치의 셀 영역의 평면도이다.
도 19 내지 도 31은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 스플릿 게이트 구조물, 제2 스페이서(184) 및 제2 내지 제4 게이트 구조물들(244, 246, 248)을 포함한다. 또한, 상기 반도체 장치는 제1 내지 제5 불순물 영역들(101, 103, 105, 107, 109)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판, 에스오아이(Silicon-On-Insulator: SOI) 기판, 지오아이(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 기판(100)은 제1 내지 제4 영역들(I, II, III, IV)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 제2 내지 제4 영역들(II, III, IV)은 로직 소자들이 형성되는 로직 영역일 수 있다. 특히, 제2 영역(II)은 고전압 영역일 수 있고, 제3 영역(III)은 초고전압 영역일 수 있으며, 제4 영역(IV)은 저전압 영역일 수 있다. 이때, 상기 저전압 영역에는 대략 5V 이하의 전압이 인가될 수 있고, 상기 고전압 영역에는 대략 5 내지 15V의 전압이 인가될 수 있으며, 상기 초고전압 영역에는 대략 15V 이상의 전압이 인가될 수 있다.
기판(100) 상에는 소자 분리막(110)이 형성될 수 있으며, 이에 따라 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다. 이때, 초고전압 영역으로 사용되는 제3 영역(III)에 형성되는 소자 분리막(110)은 셀 영역, 고전압 영역 및 저전압 영역으로 각각 사용되는 제1, 제2 및 제4 영역들(I, II, IV)에 형성되는 소자 분리막(110)보다 넓은 폭을 갖거나 혹은 큰 두께를 가질 수 있다.
기판(100)의 제1 내지 제4 영역들(I, II, III, IV)에는 각각 제1 내지 제4 웰들(102, 104, 106, 108)이 형성될 수 있다. 이때, 각 제1 내지 제4 웰들(102, 104, 106, 108)은 n형 불순물 혹은 p형 불순물로 도핑될 수 있다. 도면상에서는 제1 내지 제4 영역들(I, II, III, IV)이 각각 하나의 웰들(102, 104, 106, 108)을 갖는 것으로 도시되어 있으나, 서로 다른 도전형의 불순물들이 각각 도핑된 두 개의 웰들을 가질 수도 있다. 즉, 각 제1 내지 제4 영역들(102, 104, 106, 108)은 p형 불순물이 도핑된 웰을 갖는 엔모스(Negative channel Metal-Oxide-Semiconductor: NMOS) 영역과 n형 불순물이 도핑된 웰을 갖는 피모스(Positive channel Metal-Oxide-Semiconductor: PMOS) 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스플릿 게이트 구조물은 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(125), 플로팅 게이트(135), 터널 절연막 패턴(165) 및 컨트롤 게이트(170)를 각각 포함하는 1쌍의 제1 게이트 구조물들(232)을 가질 수 있다. 이때, 각 제1 게이트 구조물들(232)은 플로팅 게이트(135)와 터널 절연막 패턴(165) 사이에 개재된 산화막 패턴(137)을 더 포함할 수도 있다.
제1 게이트 절연막 패턴(125)은 기판(100)의 제1 영역(I) 상에 형성될 수 있으며, 예를 들어 실리콘 산화물을 포함할 수 있다.
플로팅 게이트(135)는 제1 게이트 절연막 패턴(125) 상에 형성될 수 있으며, 예를 들어 불순물이 도핑된 폴리실리콘 혹은 금속을 포함할 수 있다.
산화막 패턴(137)은 플로팅 게이트(135) 상에 형성될 수 있다. 일 실시예에 있어서, 1쌍의 산화막 패턴들(137)은 서로 마주보는 면의 두께가 그 반대면의 두께보다 큰 형상을 가질 수 있다. 산화막 패턴(137)은 예를 들어 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 패턴(165)은 제1 게이트 절연막 패턴(125)의 측벽, 플로팅 게이트(135)의 측벽, 산화막 패턴(137) 및 기판(100)의 제1 영역(I) 일부 상에 컨포멀하게(conformally) 형성될 수 있다. 이에 따라, 터널 절연막 패턴(165)의 하부는 "L"자와 유사한 형상을 가질 수 있다. 터널 절연막 패턴(165)은 예를 들어 실리콘 산화물을 포함할 수 있다.
컨트롤 게이트(170)는 터널 절연막 패턴(165) 상에 형성될 수 있다. 터널 절연막 패턴(165)의 하부가 "L"자 유사한 형상을 가짐에 따라, 컨트롤 게이트(170)의 하부도 역시 "L"자 유사한 형상을 가질 수 있다. 컨트롤 게이트(170)는 예를 들어 불순물이 도핑된 폴리실리콘 혹은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 게이트 구조물들(232)은 기판(100) 상면에 평행한 제2 방향을 따라 연장될 수 있으며, 상기 제2 방향에 실질적으로 수직한 제1 방향으로 서로 이격될 수 있다.
제2 스페이서(184)는 각 제1 게이트 구조물들(232)의 일 측벽 상에 형성될 수 있다. 즉, 제1 게이트 구조물들(232)이 서로 마주보는 방향의 측벽을 내측벽이라 하고, 상기 내측벽의 반대편 측벽을 외측벽이라 할 때, 제2 스페이서(184)는 각 제1 게이트 구조물들(232)의 외측벽 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 스페이서(184)는 컨트롤 게이트(170)의 외측벽 상에 형성될 수 있으며, 나아가 터널 절연막 패턴(165)의 외측벽 상에도 형성될 수 있다. 제2 스페이서(184)는 예를 들어 실리콘 산화물 혹은 실리콘 질화물을 포함할 수 있다.
제1 및 제2 불순물 영역들(101, 103)은 상기 스플릿 게이트 구조물에 인접하는 기판(100)의 제1 영역(I) 상부에 형성될 수 있다. 구체적으로, 제1 불순물 영역(101)은 1쌍의 제1 게이트 구조물들(232) 사이의 기판(100) 상부에 형성될 수 있고, 제2 불순물 영역(103)은 각 제1 게이트 구조물들(232)의 외곽의 기판(100) 상부에 형성될 수 있다. 이때, 제1 및 제2 불순물 영역들(101, 103)은 제1 웰(102)과는 다른 도전형의 불순물을 포함할 수 있다. 즉, 엔모스 영역인 경우, 제1 및 제2 불순물 영역들(101, 103)은 n형 불순물을 포함할 수 있고, 피모스 영역인 경우, 제1 및 제2 불순물 영역들(101, 103)은 p형 불순물을 포함할 수 있다.
상기 스플릿 게이트 구조물 및 제1 및 제2 불순물 영역들(101, 103)은 트랜지스터를 형성할 수 있다. 예를 들어, 제1 불순물 영역(101)은 상기 트랜지스터의 소스 역할을 수행할 수 있고, 제2 불순물 영역(103)은 상기 트랜지스터의 드레인 역할을 수행할 수 있다.
제2 게이트 구조물(244)은 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제1 두께의 제2 게이트 절연막 패턴 구조물 및 게이트 전극(234)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 게이트 절연막 패턴 구조물은 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제3 게이트 절연막 패턴(194) 및 제4 게이트 절연막 패턴(224)을 포함할 수 있다. 예를 들어, 제3 및 제4 게이트 절연막 패턴들(194, 224)은 각각 실리콘 산화물을 포함할 수 있다.
제3 불순물 영역(105)은 제2 게이트 구조물(244)에 인접하는 기판(100)의 제2 영역(II) 상부에 형성될 수 있다. 이때, 제3 불순물 영역(105)은 제2 웰(104)과는 다른 도전형의 불순물을 포함할 수 있다. 즉, 엔모스 영역인 경우, 제3 불순물 영역(105)은 n형 불순물을 포함할 수 있고, 피모스 영역인 경우, 제3 불순물 영역(105)은 p형 불순물을 포함할 수 있다.
제3 게이트 구조물(246)은 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 두께의 제3 게이트 절연막 패턴 구조물 및 게이트 전극(236)을 포함할 수 있다. 상기 제2 두께는 상기 제1 두께보다 클 수 있다. 예시적인 실시예들에 있어서, 상기 제3 게이트 절연막 패턴 구조물은 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(186), 제3 게이트 절연막 패턴(196) 및 제4 게이트 절연막 패턴(226)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 절연막 패턴(186)은 제2 스페이서(184)와 실질적으로 동일한 물질, 예를 들어 실리콘 산화물 혹은 실리콘 질화물을 포함할 수 있다. 예를 들어, 제3 및 제4 게이트 절연막 패턴들(196, 226)은 각각 실리콘 산화물을 포함할 수 있다.
제4 불순물 영역(107)은 제3 게이트 구조물(246)에 인접하는 기판(100)의 제3 영역(III) 상부에 형성될 수 있다. 이때, 제4 불순물 영역(107)은 제3 웰(106)과는 다른 도전형의 불순물을 포함할 수 있다. 즉, 엔모스 영역인 경우, 제4 불순물 영역(107)은 n형 불순물을 포함할 수 있고, 피모스 영역인 경우, 제4 불순물 영역(107)은 p형 불순물을 포함할 수 있다.
제4 게이트 구조물(248)은 기판(100)의 제4 영역(IV) 상에 순차적으로 적층된 제3 두께의 제4 게이트 절연막 패턴 구조물 및 게이트 전극(238)을 포함할 수 있다. 상기 제3 두께는 상기 제1 두께보다 작을 수 있다. 예시적인 실시예들에 있어서, 상기 제4 게이트 절연막 패턴 구조물은 기판(100)의 제4 영역(IV) 상에 형성된 제4 게이트 절연막 패턴(228)을 포함할 수 있다. 예를 들어, 제4 게이트 절연막 패턴(228)은 실리콘 산화물을 포함할 수 있다.
제5 불순물 영역(109)은 제4 게이트 구조물(248)에 인접하는 기판(100)의 제4 영역(IV) 상부에 형성될 수 있다. 이때, 제5 불순물 영역(109)은 제4 웰(108)과는 다른 도전형의 불순물을 포함할 수 있다. 즉, 엔모스 영역인 경우, 제5 불순물 영역(109)은 n형 불순물을 포함할 수 있고, 피모스 영역인 경우, 제5 불순물 영역(109)은 p형 불순물을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 기판(100)의 로직 영역을 구성하며 각각 고전압, 초고전압 및 저전압이 인가되는 제2, 제3 및 제4 영역들(II, III, IV)에 각각 형성되는 제2 내지 제4 게이트 구조물들(244, 246, 248)은 서로 다른 구성의 게이트 절연막 패턴 구조물들을 갖도록 형성될 수 있다. 즉, 제2 게이트 구조물(244)은 제3 및 제4 게이트 절연막 패턴들(194, 224)을 가질 수 있고, 제3 게이트 구조물(246)은 제2 내지 제4 게이트 절연막 패턴들(186, 196, 226)을 가질 수 있으며, 제4 게이트 구조물(248)은 제4 게이트 절연막 패턴(228)을 가질 수 있다. 이에 따라, 각 제2 내지 제4 영역들(II, III, IV)에 형성되는 제2 내지 제4 게이트 구조물들(244, 246, 248)은, 상기 각 영역들에 인가되는 전압 크기에 따라 요구되는 두께의 게이트 절연막 패턴 구조물들을 갖도록 형성될 수 있다.
다만, 본 실시예에서는 상기 제4, 제2 및 제3 게이트 구조물들(244, 246, 248)이 각각 1, 2 및 3개의 층으로 구성된 제4, 제2 및 제3 게이트 절연막 패턴 구조물들을 갖는 것을 설명하고 있으나, 반드시 이에 한정되지는 않는다. 즉, 제4, 제2 및 제3 게이트 절연막 패턴 구조물들이 이 순서에 따른 층의 개수로 구성됨으로써 결과적으로 이와 같은 순서의 두께를 갖기만 한다면, 상기 각 제4, 제2 및 제3 게이트 절연막 패턴 구조물들은 이보다 더 많은 층으로 구성될 수도 있다.
한편, 도면상에서는 1쌍의 제1 게이트 구조물들(232)을 포함하는 1개의 스플릿 게이트 구조물만이 도시되었으나, 상기 제1 방향을 따라 복수 개의 스플릿 게이트 구조물들이 형성될 수 있다.
도 2 내지 도 15는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 2를 참조하면, 기판(100) 상부에 소자 분리막(110)을 형성하고, 기판(100)의 제1 내지 제4 영역들(I, II, III, IV)에 제1 내지 제4 웰들(wells)(102, 104, 106, 108)을 각각 형성한다.
예시적인 실시예들에 있어서, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있다. 이때, 초고전압 영역으로 사용되는 제3 영역(III)에 형성되는 소자 분리막(110)은 셀 영역, 고전압 영역 및 저전압 영역으로 사용되는 제1, 제2 및 제4 영역들(I, II, IV)에 형성되는 소자 분리막(110)보다 넓은 폭을 갖거나 혹은 큰 두께를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제4 웰들(102, 104, 106, 108)은 이온 주입 공정을 통해 불순물을 기판(100)에 주입함으로써 형성될 수 있다. 이에 따라, 각 제1 내지 제4 웰들(102, 104, 106, 108)은 n형 불순물 혹은 p형 불순물로 도핑될 수 있다. 도면상에서는 제1 내지 제4 영역들(I, II, III, IV)이 각각 하나의 웰들(102, 104, 106, 108)을 갖는 것으로 도시되어 있으나, 서로 다른 도전형의 불순물들이 각각 도핑된 두 개의 웰들을 갖도록 형성될 수도 있다.
한편, 제1 내지 제4 웰들(102, 104, 106, 108)은 소자 분리막(110) 형성 이전에 형성될 수도 있다.
이후, 제1 포토레지스트 패턴(도시되지 않음)을 이온 주입 마스크로 사용하여 기판(100)의 제3 영역(III) 상부에 불순물을 주입함으로써 제4 불순물 영역(107)을 형성한다. 이에 따라, 초고전압 영역에 형성되는 제4 불순물 영역(107)이 게이트 전극(236, 도 15 참조)보다 먼저 형성됨으로써, 불순물이 게이트 전극(236)을 관통하지 않을 수 있다.
도 3을 참조하면, 소자 분리막(110)이 형성된 기판(100) 상에 제1 게이트 절연막(120), 플로팅 게이트막(130) 및 제1 마스크(140)를 순차적으로 형성한다.
예시적인 실시예들에 있어서, 제1 게이트 절연막(120)은 실리콘 산화물을 포함하도록 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 제1 게이트 절연막(120)은 기판(100) 상부에 열산화 공정을 수행함으로써 형성될 수도 있다.
플로팅 게이트막(130)은 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 금속을 포함하도록 CVD, ALD, PVD 공정 등을 통해 형성될 수 있다.
제1 마스크(140)는 예를 들어, 실리콘 질화물을 포함하도록 CVD, ALD, PVD 공정 등을 통해 형성될 수 있다. 제1 마스크(140)는 기판(100)의 제1 영역(I)의 일부에 대응하는 플로팅 게이트막(130) 부분을 노출시키는 제1 개구(145)를 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 개구(145)는 기판(100) 상면에 평행한 제2 방향으로 연장되도록 형성될 수 있다.
도 4를 참조하면, 제1 개구(145)에 의해 노출된 상기 플로팅 게이트막(130) 부분을 산화시켜 산화막(133)을 형성할 수 있다. 제1 개구(145)의 형상에 따라, 산화막(133)은 상기 제2 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 산화막(133)은 상기 노출된 플로팅 게이트막(130) 부분에 대한 열산화 공정에 의해 형성될 수 있다. 이와는 달리, 산화막(133)은 산소와 수소를 사용하는 습식 산화 공정에 의해 형성될 수도 있다. 일 실시예에 있어서, 산화막(133)은 가운데가 볼록한 형상으로 형성될 수 있다.
도 5를 참조하면, 제1 개구(145) 내부의 제1 마스크(140) 측벽 상에 제2 마스크(150)를 형성하여 산화막(133) 일부를 커버한다.
예시적인 실시예들에 있어서, 산화막(133) 및 제1 마스크(140)를 커버하는 제2 마스크막을 형성한 후 이를 이방성 식각하여, 산화막(133)의 가장자리 부분을 커버하는 제2 마스크(150)를 제1 마스크(140)의 측벽 상에 형성할 수 있다. 이에 따라, 제2 마스크(150)는 각 제1 마스크(140)의 측벽 상에 상기 제2 방향을 따라 연장되도록 형성될 수 있다. 상기 제2 마스크막은 예를 들어, 실리콘 질화물을 사용하여 형성할 수 있다.
도 6을 참조하면, 제1 및 제2 마스크들(140, 150)을 식각 마스크로 사용하여 산화막(133)을 식각함으로써, 플로팅 게이트막(130) 상에 산화막 패턴(137)을 형성할 수 있다. 예시적인 실시예들에 있어서, 산화막 패턴(137)은 상대적으로 두꺼운 부분이 서로 마주 보는 2개로 형성되어 1쌍의 산화막 패턴(137)을 형성할 수 있다.
제1 및 제2 마스크들(140, 150)을 제거한 후, 산화막 패턴(137)을 식각 마스크로 사용하여 플로팅 게이트막(130) 및 제1 게이트 절연막(120)을 패터닝함으로써, 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(125) 및 플로팅 게이트(135)를 형성할 수 있다. 이때, 제1 게이트 절연막 패턴(125) 및 플로팅 게이트(135)는 각각 기판(100) 상면 일부를 노출시키는 제2 개구(155)에 의해 서로 이격되도록 2개씩 형성되어, 각각 1쌍의 제1 게이트 절연막 패턴(125) 및 1쌍의 플로팅 게이트(135)를 형성할 수 있다.
도 7을 참조하면, 각 1쌍의 제1 게이트 절연막 패턴(125), 플로팅 게이트(135) 및 산화막 패턴(137)과, 기판(100) 및 소자 분리막(110) 상에 터널 절연막(160)을 형성한다.
예시적인 실시예들에 있어서, 터널 절연막(160)은 실리콘 산화물을 포함하도록 형성될 수 있다.
도 8을 참조하면, 터널 절연막(160) 상에 컨트롤 게이트막을 형성하고, 상기 컨트롤 게이트막 및 터널 절연막(160)을 사진 식각 공정을 통해 패터닝함으로써, 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 터널 절연막 패턴(165) 및 컨트롤 게이트(170)를 형성한다. 이때 상기 컨트롤 게이트막은 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 금속을 포함하도록 형성될 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 순차적으로 적층된 제1 게이트 절연막 패턴(125), 플로팅 게이트(135) 및 산화막 패턴(137)과, 산화막 패턴(137) 및 이에 인접하는 기판(100) 상면을 커버하면서 순차적으로 적층된 터널 절연막 패턴(165) 및 컨트롤 게이트(170)를 포함하는 제1 게이트 구조물(232)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 구조물(232)은 2개로 형성될 수 있으며, 각 제1 게이트 구조물들(232)은 제2 개구(155)에 의해 서로 이격되면서 마주보도록 형성되어 1쌍을 형성할 수 있다. 앞으로는 상기 1쌍의 제1 게이트 구조물(232)을 통칭하여 스플릿 게이트 구조물로 부르기로 한다. 예시적인 실시예들에 있어서, 각 제1 게이트 구조물들(232)은 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 제1 게이트 구조물(232)은 상기 제2 방향에 실질적으로 수직한 제1 방향으로 서로 이격될 수 있다.
도 9를 참조하면, 상기 스플릿 게이트 구조물, 기판(100) 및 소자 분리막(110) 상에 스페이서막(180)을 형성한다.
스페이서막(180)은 예를 들어, 실리콘 산화물 혹은 실리콘 질화물을 포함하도록 형성될 수 있다. 스페이서막(180)은 이후에 형성되는 제3 및 제4 게이트 절연막들(190, 220, 도 11, 13 참조)에 비해 상대적으로 두껍게 형성될 수 있다.
도 10을 참조하면, 기판(100)의 제3 영역(III) 상에 형성된 스페이서막(180) 부분을 커버하는 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 스페이서막(180)을 이방성 식각함으로써, 상기 스플릿 게이트 구조물의 측벽 및 기판(100)의 제3 영역(III) 상에 각각 스페이서들(182, 184) 및 제2 게이트 절연막 패턴(186)을 형성한다.
즉, 상기 스플릿 게이트 구조물을 구성하는 1쌍의 제1 게이트 구조물들(232) 사이의 측벽 즉, 상기 스플릿 게이트 구조물의 내측벽 상에는 제1 스페이서(182)가 형성되고, 상기 스플릿 게이트 구조물의 외측벽 상에는 제2 스페이서(184)가 형성되며, 기판(100)의 제3 영역(III) 상에는 제2 게이트 절연막 패턴(186)이 형성될 수 있다.
예시적인 실시예들에 있어서, 스페이서막(180)은 건식 식각 공정에 의해 식각될 수 있다. 이에 따라, 두꺼운 스페이서막(180)을 습식 식각 공정에 의해 식각할 경우, 식각액이 하부의 소자 분리막(110)으로 스며들어 불균일하게 식각되는 문제점이 있으나, 본 발명에 따르면, 건식 식각 공정에 의해 스페이서막(180) 하부의 소자 분리막(110)이 과식각 되더라도 균일하게 식각되어 특성 저하가 방지될 수 있다.
도 11을 참조하면, 상기 스플릿 게이트 구조물, 스페이서들(182, 184), 제2 게이트 절연막 패턴(186), 기판(100) 및 소자 분리막(110) 상에 제3 게이트 절연막(190)을 형성하고, 제3 게이트 절연막(190) 상에 제3 포토레지스트 막(200)을 형성한 다음, 제3 포토레지스트 막(200)을 식각 마스크로 사용하여 제1 스페이서(182) 및 제3 게이트 절연막(190)을 식각함으로써, 기판(100)의 제1 영역(I) 일부를 노출시키는 제3 개구(205)를 형성할 수 있다.
제3 게이트 절연막(190)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 이에 따라, 제2 게이트 절연막 패턴(186)이 실리콘 산화물을 포함할 경우, 제3 게이트 절연막(190)과 병합될 수도 있다.
제3 포토레지스트 막(200)은 1쌍의 제1 게이트 구조물들(232) 사이의 기판(100) 부분 및 제1 스페이서(182)에 대응하는 제3 게이트 절연막(190) 부분을 노출시킬 수 있으며, 이에 따라 식각 공정에 의해 상기 부분이 제거될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정일 수 있다.
이후, 제3 개구(205)를 통해 기판(100) 상부에 불순물을 주입함으로서, 1쌍의 제1 게이트 구조물들(232) 사이의 기판(100) 상부에 제1 불순물 영역(101)을 형성할 수 있다. 이때, 상기 불순물은 n형 혹은 p형 불순물일 수 있다. 즉, 엔모스 영역일 경우 n형 불순물을 주입할 수 있고, 피모스 영역일 경우 p형 불순물을 주입할 수 있다.
도 12를 참조하면, 제3 포토레지스트 막(200)을 패터닝하여 제3 포토레지스트 패턴(210)을 형성하고, 이를 식각 마스크로 사용하여 제3 게이트 절연막(190) 및 제2 게이트 절연막 패턴(186)을 식각함으로써, 기판(100)의 제2 및 제3 영역들(II, III) 상에 제3 게이트 절연막 패턴(194, 196)을 형성할 수 있다.
즉, 제3 포토레지스트 패턴(210)은 기판(100)의 제2 영역(II) 일부 및 기판(100)의 제3 영역(III)에서 제4 불순물 영역(107)이 형성되지 않은 부분에 각각 대응하는 제3 게이트 절연막(190) 부분들을 커버하도록 형성될 수 있으며, 이에 따라 제3 게이트 절연막 패턴(194, 196)은 기판(100)의 제2 영역(II) 일부 및 제2 게이트 절연막 패턴(186) 상에 형성될 수 있다.
도 13을 참조하면, 제3 포토레지스트 패턴(210)을 제거한 후, 상기 스플릿 게이트 구조물, 제2 스페이서(184), 제3 게이트 절연막 패턴(194, 196), 기판(100) 및 소자 분리막(100) 상에 제4 게이트 절연막(220)을 형성한다.
제4 게이트 절연막(220)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 이에 따라, 제4 게이트 절연막(220)은 제3 게이트 절연막 패턴(194, 196)과 병합될 수도 있으며, 나아가 제2 게이트 절연막 패턴(186)이 실리콘 산화물을 포함할 경우, 제2 게이트 절연막 패턴(186)과도 병합될 수 있다.
도 14를 참조하면, 제4 게이트 절연막(220) 상에 게이트 전극막(230)을 형성한다.
게이트 전극막(230)은 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 금속을 포함하도록 형성될 수 있다.
도 15를 참조하면, 게이트 전극막(230)을 평탄화한 후, 제4 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 통해, 상기 평탄화된 게이트 전극막(230) 및 그 하부의 제4 게이트 절연막(220)을 패터닝함으로써, 각각 게이트 전극(234, 236, 238) 및 제4 게이트 절연막 패턴(224, 226, 228)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화는 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
한편, 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제3 게이트 절연막 패턴(194), 제4 게이트 절연막 패턴(224) 및 게이트 전극(234)은 제2 게이트 구조물(244)을 정의할 수 있고, 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(186), 제3 게이트 절연막 패턴(196), 제4 게이트 절연막 패턴(226) 및 게이트 전극(236)은 제3 게이트 구조물(244)을 정의할 수 있으며, 기판(100)의 제4 영역(IV) 상에 순차적으로 적층된 제4 게이트 절연막 패턴(228) 및 게이트 전극(238)은 제4 게이트 구조물(248)을 정의할 수 있다.
다시 도 1을 참조하면, 상기 1쌍의 제1 게이트 구조물들(232) 및 이들 사이의 기판(100) 부분과, 제3 게이트 구조물(246) 및 기판(100)의 제3 영역(III)을 커버하는 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 이온 주입 마스크로 사용하여 기판(100) 상부에 불순물을 주입함으로써, 상기 스플릿 게이트 구조물 외곽의 기판(100)의 제1 영역(I), 제2 게이트 구조물(244)에 인접하는 기판(100)의 제2 영역(II) 및 제4 게이트 구조물(248)에 인접하는 기판(100)의 제4 영역(IV)에 각각 제2, 제3 및 제5 불순물 영역들(103, 105, 109)을 형성할 수 있다. 이때, 각 제2, 제3 및 제5 불순물 영역들(103, 105, 107)은 엔모스 영역일 경우 p형 불순물을 도핑함으로써 형성될 수 있고, 피모스 영역일 경우 n형 불순물을 도핑함으로써 형성할 수 있다.
전술한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 기판(100)의 로직 영역을 구성하며 각각 고전압, 초고전압 및 저전압이 인가되는 제2, 제3 및 제4 영역들(II, III, IV)에 각각 형성되는 제2 내지 제4 게이트 구조물들(244, 246, 248)은 서로 다른 구성의 게이트 절연막 패턴들을 갖도록 형성될 수 있다. 즉, 제2 내지 제4 게이트 구조물들(244, 246, 248)이 각각 제2 내지 제4 게이트 절연막 패턴 구조물을 갖는다고 할 때, 상기 제4 게이트 절연막 패턴 구조물은 제4 게이트 절연막 패턴(228)만을 가질 수 있고, 상기 제2 게이트 절연막 패턴 구조물은 제3 및 제4 게이트 절연막 패턴들(194, 224)을 가질 수 있으며, 상기 제3 게이트 절연막 패턴 구조물은 제2 내지 제4 게이트 절연막 패턴들(186, 196, 226)을 가질 수 있다. 이에 따라, 각 제2 내지 제4 영역들(II, III, IV)에 형성되는 상기 게이트 절연막 패턴 구조물들은, 상기 각 영역들에 인가되는 전압 크기에 따라 요구되는 두께를 갖도록 용이하게 형성될 수 있다.
특히, 초고전압 영역(III)에 형성되는 상기 제3 게이트 절연막 패턴 구조물은 셀 영역(I)의 스플릿 게이트 구조물의 측벽에 스페이서들(182, 184)을 형성하기 위한 스페이서막(180)을 활용함으로써, 충분한 두께를 갖도록 용이하게 형성될 수 있다.
다만, 본 실시예에서는 상기 제4, 제2 및 제3 게이트 절연막 패턴 구조물들이 각각 1, 2 및 3개의 층으로 구성된 것을 설명하고 있으나, 반드시 이에 한정되지는 않는다. 즉, 제4, 제2 및 제3 게이트 절연막 패턴 구조물들이 이 순서에 따른 층의 개수로 구성됨으로써 결과적으로 이와 같은 순서의 두께를 갖기만 한다면, 상기 각 제4, 제2 및 제3 게이트 절연막 패턴 구조물들은 이보다 더 많은 층으로 구성될 수도 있다.
한편, 제2 게이트 절연막 패턴(186), 제3 게이트 절연막 패턴(194, 196) 및 제4 게이트 절연막 패턴(224, 226, 228)은 서로 동일한 물질, 예를 들어 실리콘 산화물을 포함하도록 형성될 수도 있으며, 이 경우 이들은 서로 병합될 수도 있다. 이에 대한 실시예는 도 16을 참조로 설명하기로 한다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 게이트 절연막 패턴 구조물을 제외하고는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 16을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 스플릿 게이트 구조물, 제2 스페이서(184) 및 제5, 제6 및 제4 게이트 구조물들(245, 246, 248)을 포함한다. 또한, 상기 반도체 장치는 제1 내지 제5 불순물 영역들(101, 103, 105, 107, 109)을 더 포함할 수 있다.
제5 게이트 구조물(245)은 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제1 두께의 제5 게이트 절연막 패턴 구조물(225) 및 게이트 전극(234)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제5 게이트 절연막 패턴 구조물(225)은 실리콘 산화물을 포함하는 1개의 층으로 형성될 수 있다.
제6 게이트 구조물(247)은 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 두께의 제6 게이트 절연막 패턴 구조물(227) 및 게이트 전극(236)을 포함할 수 있다. 상기 제2 두께는 상기 제1 두께보다 클 수 있다. 예시적인 실시예들에 있어서, 제6 게이트 절연막 패턴 구조물(227)은 실리콘 산화물을 포함하는 1개의 층으로 형성될 수 있다.
한편, 기판(100)의 제4 영역(IV) 상에는 순차적으로 적층된 제3 두께의 제4 게이트 절연막 패턴 구조물 및 게이트 전극(238)이 형성될 수 있으며, 상기 제4 게이트 절연막 패턴 구조물은 실리콘 산화물을 포함하는 제4 게이트 절연막 패턴(228)일 수 있다. 상기 제3 두께는 상기 제1 두께보다 작을 수 있다.
이에 따라, 제2 내지 제4 영역들(II, III, IV)에 각각 형성된 제5, 제6 및 제4 게이트 구조물들(245, 247, 248)은 1개의 층으로 구성되는 제5, 제6 및 제4 게이트 절연막 패턴 구조물들(225, 227, 228)을 각각 포함할 수 있으며, 이들은 서로 다른 두께를 가지되 서로 동일한 물질, 즉 실리콘 산화물을 포함할 수 있다. 즉, 초고전압, 고전압 및 저전압이 각각 인가되는 제3, 제2 및 제4 영역들(III, II, IV)에 두꺼운 순서대로 각각 제2 두께, 제1 두께 및 제3 두께를 갖는 제6, 제5 및 제4 게이트 절연막 패턴 구조물들(227, 225, 228)이 형성될 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 18은 상기 반도체 장치의 셀 영역의 평면도이다. 상기 반도체 장치는 도 1을 참조로 설명한 반도체 장치와 유사한 구조를 가질 수 있다. 이에 따라, 동일하거나 유사한 구성 요소에 대해서는 자세한 설명을 생략한다.
도 17 및 도 18을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 스플릿 게이트 구조물 및 제2 내지 제4 게이트 구조물들(474, 476, 478)을 포함한다. 또한, 상기 반도체 장치는 제1 내지 제5 불순물 영역들(101, 103, 105, 107, 109) 및 비트 라인(500)을 더 포함할 수 있다.
기판(100)은 제1 내지 제4 영역들(I, II, III, IV)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 제2 내지 제4 영역들(II, III, IV)은 로직 소자들이 형성되는 로직 영역일 수 있다. 특히, 제2 영역(II)은 고전압 영역일 수 있고, 제3 영역(III)은 초고전압 영역일 수 있으며, 제4 영역(IV)은 저전압 영역일 수 있다. 이때, 상기 저전압 영역에는 대략 5V 이하의 전압이 인가될 수 있고, 상기 고전압 영역에는 대략 5 내지 15V의 전압이 인가될 수 있으며, 상기 초고전압 영역에는 대략 15V 이상의 전압이 인가될 수 있다. 한편, 기판(100) 상에는 소자 분리막(110)이 형성될 수 있으며, 이에 따라 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다.
기판(100)의 제1 내지 제4 영역들(I, II, III, IV)에는 각각 제1 내지 제4 웰들(102, 104, 106, 108)이 형성될 수 있다. 도면상에서는 제1 내지 제4 영역들(I, II, III, IV)이 각각 하나의 웰들(102, 104, 106, 108)을 갖는 것으로 도시되어 있으나, 서로 다른 도전형의 불순물들이 각각 도핑된 두 개의 웰들을 가질 수도 있다.
예시적인 실시예들에 있어서, 상기 스플릿 게이트 구조물은 기판(100)의 제1 영역(I) 상에 형성된 1쌍의 제1 게이트 구조물들(472), 제1 게이트 구조물들(472)의 각 내측벽 및 이들 사이의 기판(100) 상부에 형성된 제1 터널 절연막 패턴(432), 제1 게이트 구조물들(472)의 각 외측벽 상에 형성된 제2 스페이서(394), 각 제2 스페이서들(394)에 접촉하도록 기판(100) 상에 형성된 워드 라인(471) 및 제1 게이트 구조물들(472) 사이의 제1 터널 절연막 패턴(432) 상에 형성된 이레이즈 게이트(erase gate)(473)를 포함할 수 있다. 또한 상기 스플릿 게이트 구조물은 제1 터널 절연막 패턴(432), 제2 스페이서(394) 및 이에 인접한 기판(100) 부분 상에 형성된 제5 게이트 절연막 패턴(452)을 더 포함할 수도 있다. 이 경우 각 워드 라인들(471)은 제2 스페이서(394)에 접촉하면서, 기판(100) 상에 형성된 제5 게이트 절연막 패턴(452) 부분 상에 형성될 수 있고, 이레이즈 게이트(473)는 제1 터널 절연막 패턴(432) 상에 형성된 제5 게이트 절연막 패턴(452) 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물들(472)은 기판(100) 상면에 평행한 제1 방향을 따라 서로 이격될 수 있으며, 각 제1 게이트 구조물들(472)은 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장될 수 있다. 이에 따라, 각 워드 라인들(471) 및 이레이즈 게이트(473) 역시 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 각 제1 게이트 구조물들(472)은 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(315), 플로팅 게이트(325), 유전막 패턴(335), 컨트롤 게이트(345) 및 하드 마스크(355)를 포함할 수 있다.
제1 게이트 절연막 패턴(315)은 예를 들어, 실리콘 산화물을 포함할 수 있고, 플로팅 게이트(325)는 예를 들어, 도핑된 폴리실리콘 또는 금속을 포함할 수 있다. 유전막 패턴(335)은 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 일 실시예에 있어서, 유전막 패턴(335)은 산화막/질화막/산화막의 다층 구조를 가질 수 있다. 컨트롤 게이트(345)는 예를 들어, 도핑된 폴리실리콘 또는 금속을 포함할 수 있고, 하드 마스크(355)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
한편, 1쌍의 제1 게이트 구조물들(472) 사이의 기판(100) 상에는 산화막(305)이 형성될 수 있으며, 이에 따라 제1 터널 절연막 패턴(432)은 산화막(305) 상에 형성될 수 있다. 산화막(305)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 일 실시예에 있어서, 산화막(305)은 가운데가 볼록한 형상을 가질 수 있다.
제1 터널 절연막 패턴(432)은 예를 들어, 실리콘 산화물을 포함할 수 있고, 제2 스페이서(394)는 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 일 실시예에 있어서, 제1 터널 절연막 패턴(432)은 대략 80 내지 120Å의 최대 두께를 가질 수 있고, 제2 스페이서(394)는 대략 300 내지 400Å의 최대 두께를 가질 수 있다.
워드 라인(471) 및 이레이즈 게이트(erase gate)(473)는 서로 동일한 물질, 예를 들어 도핑된 폴리실리콘 혹은 금속을 포함할 수 있다.
제5 게이트 절연막 패턴(452)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 일 실시예에 있어서, 제5 게이트 절연막 패턴(452)은 대략 10 내지 30Å의 두께를 가질 수 있다.
제1 및 제2 불순물 영역들(101, 103)은 상기 스플릿 게이트 구조물에 인접하는 기판(100)의 제1 영역(I) 상부에 형성될 수 있다. 구체적으로, 제1 불순물 영역(101)은 1쌍의 제1 게이트 구조물들(472) 사이의 기판(100) 상부 즉, 산화막(305) 하부에 형성될 수 있고, 제2 불순물 영역(103)은 각 제1 게이트 구조물들(472)의 외곽의 기판(100) 상부에 형성될 수 있다.
제2 게이트 구조물(474)은 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제3 게이트 절연막 패턴(414), 제4 게이트 절연막 패턴(434), 제5 게이트 절연막 패턴(454) 및 게이트 전극(464)을 포함할 수 있다. 제3 게이트 구조물(476)은 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(396), 제3 게이트 절연막 패턴(416), 제4 게이트 절연막 패턴(436), 제5 게이트 절연막 패턴(456) 및 게이트 전극(466)을 포함할 수 있다. 제4 게이트 구조물(478)은 기판(100)의 제4 영역(IV) 상에 순차적으로 적층된 제5 게이트 절연막 패턴(458) 및 게이트 전극(468)을 포함할 수 있다. 일 실시예에 있어서, 제2 게이트 절연막 패턴(396)은 300 내지 400Å의 두께를 가질 수 있고, 제3 게이트 절연막 패턴(414, 416)은 대략 40 내지 80Å의 두께를 가질 수 있으며, 제4 게이트 절연막 패턴(434, 436)은 대략 80 내지 100Å의 두께를 가질 수 있고, 제5 게이트 절연막 패턴(454, 456, 458)은 대략 10 내지 30Å의 두께를 가질 수 있다.
이에 따라, 제2 내지 제4 게이트 구조물들(474, 476, 478)이 각각 포함하는 제2 내지 제4 게이트 절연막 패턴 구조물들은 각각 제1 내지 제3 두께들을 가질 수 있으며, 이때 상기 제2, 제1 및 제3 두께의 순서로 큰 값을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 절연막 패턴(396)은 제2 스페이서(394)와 실질적으로 동일한 물질을 포함할 수 있고, 제4 게이트 절연막 패턴(434, 436)은 제1 터널 절연막 패턴(432)과 실질적으로 동일한 물질을 포함할 수 있다.
제3 불순물 영역(105)은 제2 게이트 구조물(474)에 인접하는 기판(100)의 제2 영역(II) 상부에 형성될 수 있고, 제4 불순물 영역(107)은 제3 게이트 구조물(476)에 인접하는 기판(100)의 제3 영역(III) 상부에 형성될 수 있으며, 제5 불순물 영역(109)은 제4 게이트 구조물(478)에 인접하는 기판(100)의 제4 영역(IV) 상부에 형성될 수 있다.
상기 스플릿 게이트 구조물 및 제2 내지 제4 게이트 구조물들(474, 476, 478)은 기판(100) 상에 형성된 층간 절연막(480)에 의해 커버될 수 있다. 층간 절연막(480)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
비트 라인(500)은 층간 절연막(480)을 관통하며 제2 불순물 영역(103)에 접촉하는 비트 라인 콘택(490)과 접촉하면서 층간 절연막(480) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 비트 라인(500)은 상기 제1 방향으로 연장될 수 있다. 비트 라인(500) 및 비트 라인 콘택(490)은 예를 들어, 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다.
한편 도면상에서는 기판(100)의 제1 영역(I) 상에 하나의 스플릿 게이트 구조물만이 도시되어 있으나, 상기 제1 방향을 따라 복수 개의 스플릿 게이트 구조물들이 형성될 수 있다. 이때, 상기 복수 개의 스플릿 게이트 구조물들 사이에는 비트 라인 콘택(490)이 개재될 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 기판(100)의 로직 영역을 구성하며 각각 고전압, 초고전압 및 저전압이 인가되는 제2, 제3 및 제4 영역들(II, III, IV)에 각각 형성되는 제2 내지 제4 게이트 구조물들(474, 476, 478)은 상기 각 영역들에 인가되는 전압 크기에 따라 요구되는 두께의 게이트 절연막 패턴 구조물들을 갖도록 형성될 수 있다.
도 19 내지 도 31은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 17 및 도 18에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 반도체 장치 제조 방법은 도 2 내지 도 15를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하고 있으므로, 이들에 대해서는 자세한 설명을 생략한다.
도 19를 참조하면, 먼저 도 2를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 기판(100) 상부에 소자 분리막(110)을 형성하고, 기판(100)의 제1 내지 제4 영역들(I, II, III, IV)에 제1 내지 제4 웰들(wells)(102, 104, 106, 108)을 각각 형성한다. 한편, 제1 내지 제4 웰들(102, 104, 106, 108)은 소자 분리막(110) 형성 이전에 형성될 수도 있다. 이후, 제1 포토레지스트 패턴(도시되지 않음)을 이온 주입 마스크로 사용하여 기판(100)의 제3 영역(III) 상부에 불순물을 주입함으로써 제4 불순물 영역(107)을 형성한다.
이후, 소자 분리막(110)이 형성된 기판(100) 상에 제1 게이트 절연막(310), 플로팅 게이트막(320), 유전막(330), 컨트롤 게이트막(340) 및 하드 마스크막(350)을 순차적으로 형성한다.
제1 게이트 절연막(310)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 플로팅 게이트막(320)은 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 금속을 포함하도록 형성될 수 있다. 유전막(330)은 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 유전막(330)은 산화막/질화막/산화막의 다층 구조를 가질 수 있다. 컨트롤 게이트막(340)은 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 금속을 포함하도록 형성될 수 있다. 하드 마스크막(350)은 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
도 20을 참조하면, 사진 식각 공정을 통해 하드 마스크막(350)을 식각하여 하드 마스크(355)를 형성한다. 이때, 하드 마스크(355)는 기판(100)의 제1 영역(I)의 일부에 오버랩되도록 형성된다. 예시적인 실시예들에 있어서, 기판(100) 상면에 평행한 제1 방향을 따라 서로 이격되는 2개의 하드 마스크들(355)이 형성되고, 각 하드 마스크들(355)은 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되도록 형성된다.
이후, 하드 마스크(355)를 식각 마스크로 사용하는 식각 공정을 통해 하부의 컨트롤 게이트막(340) 및 유전막(330)을 패터닝함으로써, 각각 컨트롤 게이트(345) 및 유전막 패턴(335)을 형성한다. 예시적인 실시예들에 있어서, 상기 제1 방향을 따라 각각 서로 이격되는 2개의 컨트롤 게이트들(345) 및 2개의 유전막 패턴들(335)이 형성될 수 있고, 각 컨트롤 게이트들(345) 및 각 유전막 패턴들(335)은 상기 제2 방향으로 연장되도록 형성될 수 있다. 이에 따라, 각각 하드 마스크(355), 컨트롤 게이트(345) 및 유전막 패턴(335)으로 구성되는 2개의 제1 구조물들 사이에는 플로팅 게이트막(320)의 일부를 노출시키는 제1 개구(357)가 형성된다.
이후, 상기 제1 구조물들을 커버하는 오프셋 스페이서막을 플로팅 게이트막(320) 상에 형성한 후 이를 이방성 식각함으로써, 상기 제1 구조물들의 각 측벽 상에 오프셋 스페이서(360)를 형성한다. 상기 오프셋 스페이서막은 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
도 21을 참조하면, 상기 제1 구조물들과 이들 사이의 제1 개구(357)를 커버하는 제2 포토레지스트 패턴(370)을 형성한 후, 식각 공정을 통해 오프셋 스페이서(360)를 식각한다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정을 포함할 수 있다. 이에 따라, 상기 제1 구조물들의 각 외측벽 상에 형성된 오프셋 스페이서(360)가 제거될 수 있으며, 상기 제1 구조물들의 각 내측벽 상에 형성된 오프셋 스페이서(360) 즉, 제1 개구(357) 내의 오프셋 스페이서(360)는 잔류할 수 있다.
도 22를 참조하면, 제2 포토레지스트 패턴(370)을 제거한 후, 상기 제1 구조물 및 오프셋 스페이서(360)를 식각 마스크로 사용하여, 하부의 플로팅 게이트막(320) 및 제1 게이트 절연막(310)을 식각한다. 이에 따라, 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(315) 및 플로팅 게이트(325)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 각각 서로 이격되는 2개의 제1 게이트 절연막 패턴들(315) 및 2개의 플로팅 게이트들(325)이 형성될 수 있고, 각 제1 게이트 절연막 패턴들(315) 및 각 플로팅 게이트들(325)은 상기 제2 방향으로 연장되도록 형성될 수 있다.
기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(315), 플로팅 게이트(325), 유전막 패턴(335), 컨트롤 게이트(345) 및 하드 마스크(355)는 제1 게이트 구조물(472)을 정의할 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에는 제2 개구(380)에 의해 상기 제1 방향으로 서로 이격된 2개의 제1 게이트 구조물들(472)이 형성될 수 있으며, 각 제1 게이트 구조물들(472)은 상기 제2 방향을 따라 연장될 수 있다.
도 23을 참조하면, 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 제1 게이트 구조물(472), 오프셋 스페이서(360), 기판(100) 및 소자 분리막(110) 상에 스페이서막(390)을 형성한다.
스페이서막(390)은 예를 들어, 실리콘 산화물 혹은 실리콘 질화물을 포함하도록 형성될 수 있다. 스페이서막(390)이 실리콘 산화물을 포함하도록 형성될 경우, 일 실시예에 있어서, 스페이서막(390)은 중온 산화물(Middle Temperature Oxide: MTO)을 사용하여 형성될 수 있다. 스페이서막(390)은 이후에 형성되는 제3 내지 제5 게이트 절연막들(410, 430, 450, 도 25, 27, 29 참조)에 비해 상대적으로 두껍게 형성될 수 있다. 일 실시예에 있어서, 스페이서막(390)은 대략 300 내지 400Å의 두께를 갖도록 형성될 수 있다.
도 24를 참조하면, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 기판(100)의 제3 영역(III) 상에 형성된 스페이서막(390) 부분을 커버하는 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 스페이서막(390)을 이방성 식각함으로써, 각 제1 게이트 구조물들(472) 및 오프셋 스페이서들(360)의 측벽 및 기판(100)의 제3 영역(III) 상에 각각 스페이서들(392, 394) 및 제2 게이트 절연막 패턴(396)을 형성한다.
즉, 각 제1 게이트 구조물(472) 및 오프셋 스페이서(360)로 구성되는 2개의 제2 구조물들 사이의 측벽 즉, 상기 제2 구조물들의 각 내측벽 상에는 제1 스페이서(392)가 형성될 수 있고, 상기 제2 구조물들의 각 외측벽 상에는 제2 스페이서(394)가 형성될 수 있으며, 기판(100)의 제3 영역(III) 상에는 제2 게이트 절연막 패턴(396)이 형성될 수 있다.
도 25를 참조하면, 도 11을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 상기 제2 구조물들, 스페이서들(392, 394), 제2 게이트 절연막 패턴(396), 기판(100) 및 소자 분리막(110) 상에 제3 게이트 절연막(410)을 형성하고, 제3 게이트 절연막(410) 상에 제4 포토레지스트 막(420)을 형성한 다음, 제4 포토레지스트 막(420)을 식각 마스크로 사용하여 제1 스페이서(392), 오프셋 스페이서(360) 및 제3 게이트 절연막(410)을 식각함으로써, 기판(100)의 제1 영역(I) 일부를 노출시키는 제3 개구(425)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제3 개구(425)는 상기 제2 방향을 따라 연장될 수 있다.
제3 게이트 절연막(410)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 제3 게이트 절연막(410)은 급속 열산화물(Rapid Thermal Oxide: RTO)을 사용하여 형성될 수 있다. 이에 따라, 제2 게이트 절연막 패턴(396)이 실리콘 산화물을 포함할 경우, 제3 게이트 절연막(410)과 병합될 수도 있다. 일 실시예에 있어서, 제3 게이트 절연막(410)은 대략 40 내지 80Å의 두께를 갖도록 형성될 수 있다.
제4 포토레지스트 막(420)은 1쌍의 제1 게이트 구조물들(472) 사이의 기판(100) 부분, 제1 스페이서(392) 및 오프셋 스페이서(360)에 대응하는 제3 게이트 절연막(410) 부분을 노출시킬 수 있으며, 이에 따라 식각 공정에 의해 상기 부분이 제거될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정일 수 있다.
도 26을 참조하면, 제3 개구(425)를 통해 기판(100) 상부에 불순물을 주입함으로서, 1쌍의 제1 게이트 구조물들(472) 사이의 기판(100) 상부에 제1 불순물 영역(101)을 형성할 수 있다. 이때, 상기 불순물은 n형 혹은 p형 불순물일 수 있다. 즉, 엔모스 영역일 경우 n형 불순물을 주입할 수 있고, 피모스 영역일 경우 p형 불순물을 주입할 수 있다.
이후, 도 4를 참조로 설명한 공정과 유사한 공정을 수행할 수 있다. 즉, 제3 개구(425)에 의해 노출된 상기 기판(100) 부분을 산화시켜 산화막(305)을 형성할 수 있다. 제3 개구(425)의 형상에 따라, 산화막(305)은 상기 제2 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 산화막(305)은 상기 노출된 기판(100) 부분에 대한 열산화 공정에 의해 형성될 수 있다. 이와는 달리, 산화막(305)은 산소와 수소를 사용하는 습식 산화 공정에 의해 형성될 수도 있다. 일 실시예에 있어서, 산화막(305)은 가운데가 볼록한 형상으로 형성될 수 있다.
도 27을 참조하면, 제4 포토레지스트 막(420)을 제거한 후, 제1 게이트 구조물들(472), 제3 게이트 절연막(410) 및 산화막(305) 상에 터널 절연막(430)을 형성한다.
터널 절연막(430)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 터널 절연막(430)은 중온 산화물(MTO)을 사용하여 형성될 수 있다. 터널 절연막(430)은 제3 게이트 절연막(410)에 병합될 수도 있으며, 제2 게이트 절연막 패턴(396)이 실리콘 산화물을 포함할 경우, 제2 게이트 절연막 패턴(396)과 병합될 수도 있다. 일 실시예에 있어서, 터널 절연막(430)은 대략 80 내지 120Å의 두께를 갖도록 형성될 수 있다.
도 28을 참조하면, 터널 절연막(430) 상에 제5 포토레지스트 패턴(445)을 형성하고, 이를 식각 마스크로 사용하여 터널 절연막(430), 제3 게이트 절연막(410) 및 제2 게이트 절연막 패턴(396)을 식각한다.
예시적인 실시예들에 있어서, 제5 포토레지스트 패턴(445)은 제3 개구(425) 내에 형성된 터널 절연막(430) 부분, 기판(100)의 제2 및 제3 영역들(II, III) 일부에 대응하는 터널 절연막(430) 부분을 커버하도록 형성된다. 이에 따라 상기 식각 공정에 의해, 기판(100)의 제1 영역(I)에서 제1 게이트 구조물들(472)의 각 내측벽 및 산화막(305) 상에는 제1 터널 절연막 패턴(432)이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에는 순차적으로 적층된 제3 게이트 절연막 패턴(414) 및 제4 게이트 절연막 패턴(434)이 형성될 수 있으며, 기판(100)의 제3 영역(III) 상에는 순차적으로 적층된 제2 게이트 절연막 패턴(396), 제3 게이트 절연막 패턴(416) 및 제4 게이트 절연막 패턴(436)이 형성될 수 있다. 이때, 순차적으로 적층된 제2 내지 제4 게이트 절연막 패턴들(396, 416, 436)에 인접하는 기판(100)의 제3 영역(III) 상부에는 제4 불순물 영역(107)이 형성되어 있다.
도 29를 참조하면, 도 13 및 도 14를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 제5 포토레지스트 패턴(445)을 제거한 후, 제1 게이트 구조물들(472), 제2 스페이서(394), 제1 터널 절연막 패턴(432), 제2 게이트 절연막 패턴(396), 제3 게이트 절연막 패턴(414, 416), 제4 게이트 절연막 패턴(434, 436), 기판(100) 및 소자 분리막(110) 상에 제5 게이트 절연막(450) 및 게이트 전극막(460)을 순차적으로 형성한다.
제5 게이트 절연막(450)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 이에 따라, 제5 게이트 절연막(450)은 제4 게이트 절연막 패턴(434, 436) 및 제3 게이트 절연막 패턴(414, 416)과 병합될 수도 있으며, 나아가 제2 게이트 절연막 패턴(396)이 실리콘 산화물을 포함할 경우, 제2 게이트 절연막 패턴(396)과도 병합될 수 있다. 일 실시예에 있어서, 제5 게이트 절연막(450)은 대략 10 내지 30Å의 두께를 갖도록 형성될 수 있다.
게이트 전극막(460)은 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 금속을 포함하도록 형성될 수 있다.
도 30을 참조하면, 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 게이트 전극막(460)을 평탄화한 후, 제6 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 통해, 상기 평탄화된 게이트 전극막(460) 및 그 하부의 제5 게이트 절연막(450)을 패터닝함으로써, 각각 워드 라인(471), 이레이즈 게이트(erase gate)(473) 및 게이트 전극(464, 466, 468)과, 제5 게이트 절연막 패턴(452, 454, 456, 458)을 형성할 수 있다.
구체적으로, 기판(100)의 제1 영역(I)에서, 각 제1 게이트 구조물들(472)의 외곽에는 워드 라인(471)이 형성될 수 있고, 제1 게이트 구조물들(472) 사이에는 이레이즈 게이트(473)가 형성될 수 있으며, 기판(100)의 제2 내지 제4 영역들(II, III, IV)에는 각각 게이트 전극(464, 466, 468)이 형성될 수 있다.
또한, 제5 게이트 절연막 패턴(452)은 제1 영역(I)에서 제1 터널 절연막 패턴(432), 제2 스페이서(394) 및 이에 인접한 기판(100) 상에 형성될 수 있고, 제5 게이트 절연막 패턴(454)은 제2 영역(II)에서 제4 게이트 절연막 패턴(434) 상에 형성될 수 있으며, 제5 게이트 절연막 패턴(456)은 제3 영역(III)에서 제4 게이트 절연막 패턴(436) 상에 형성될 수 있고, 제5 게이트 절연막 패턴(458)은 제4 영역(IV)에서 기판(100) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화는 기계 화학적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
한편, 기판(100)의 제1 영역(I) 상에 형성된 1쌍의 제1 게이트 구조물들(472), 제1 게이트 구조물들(472)의 각 내측벽 및 이들 사이의 기판(100) 상부에 형성된 제1 터널 절연막 패턴(432), 제1 게이트 구조물들(472)의 각 외측벽 상에 형성된 제2 스페이서(394), 각 제2 스페이서들(394)에 접촉하도록 기판(100) 상에 형성된 워드 라인(471) 및 제1 게이트 구조물들(472) 사이의 제1 터널 절연막 패턴(432) 상에 형성된 이레이즈 게이트(473)는 스플릿 게이트 구조물을 정의할 수 있다. 예시적인 실시예들에 있어서, 각 제1 게이트 구조물들(472)과 유사하게, 각 워드 라인들(471) 및 이레이즈 게이트(473) 역시 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 이에 따라 상기 스플릿 게이트 구조물은 상기 제2 방향을 따라 연장될 수 있다.
또한, 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제3 게이트 절연막 패턴(414), 제4 게이트 절연막 패턴(434), 제5 게이트 절연막 패턴(454) 및 게이트 전극(464)은 제2 게이트 구조물(474)을 정의할 수 있고, 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(396), 제3 게이트 절연막 패턴(416), 제4 게이트 절연막 패턴(436), 제5 게이트 절연막 패턴(456) 및 게이트 전극(466)은 제3 게이트 구조물(476)을 정의할 수 있으며, 기판(100)의 제4 영역(IV) 상에 순차적으로 적층된 제5 게이트 절연막 패턴(458) 및 게이트 전극(468)은 제4 게이트 구조물(478)을 정의할 수 있다.
도 31을 참조하면, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 상기 스플릿 게이트 구조물, 제3 게이트 구조물(476) 및 기판(100)의 제3 영역(III)을 커버하는 제7 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 이온 주입 마스크로 사용하여 기판(100) 상부에 불순물을 주입함으로써, 상기 스플릿 게이트 구조물 외곽의 기판(100)의 제1 영역(I), 제2 게이트 구조물(474)에 인접하는 기판(100)의 제2 영역(II) 및 제4 게이트 구조물(478)에 인접하는 기판(100)의 제4 영역(IV)에 각각 제2, 제3 및 제5 불순물 영역들(103, 105, 109)을 형성할 수 있다. 이때, 각 제2, 제3 및 제5 불순물 영역들(103, 105, 109)은 엔모스 영역일 경우 p형 불순물을 도핑함으로써 형성될 수 있고, 피모스 영역일 경우 n형 불순물을 도핑함으로써 형성할 수 있다.
다시 도 17 및 도 18을 참조하면, 상기 제7 포토레지스트 패턴을 제거하고, 상기 스플릿 게이트 구조물 및 제2 내지 제4 게이트 구조물들(474, 476, 478)을 커버하는 층간 절연막(480)을 기판(100) 상에 형성한 후, 이를 관통하면서 제2 불순물 영역(103)에 접촉하는 비트 라인 콘택(490)을 형성한다. 층간 절연막(480)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있으며, 비트 라인 콘택(490)은 예를 들어, 금속, 금속 질화물, 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 비트 라인 콘택(490)에 접촉하는 비트 라인(500)을 층간 절연막(480) 상에 형성한다. 비트 라인(500)은 예를 들어, 금속, 금속 질화물, 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 비트 라인(500)은 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 도시되지는 않았으나, 비트 라인(500)이 형성될 때, 제2 내지 제4 영역들(II, III, IV)에도 배선이 형성될 수 있다.
전술한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 기판(100)의 로직 영역을 구성하며 각각 고전압, 초고전압 및 저전압이 인가되는 제2, 제3 및 제4 영역들(II, III, IV)에 각각 형성되는 제2 내지 제4 게이트 구조물들(474, 476, 478)은 서로 다른 구성을 갖는 제2 내지 제4 게이트 절연막 패턴 구조물들을 각각 갖도록 형성될 수 있다. 이에 따라, 각 제2 내지 제4 영역들(II, III, IV)에 형성되는 상기 게이트 절연막 패턴 구조물들은, 상기 각 영역들에 인가되는 전압 크기에 따라 요구되는 두께를 갖도록 용이하게 형성될 수 있다.
특히, 초고전압 영역(III)에 형성되는 상기 제3 게이트 절연막 패턴 구조물은 셀 영역(I)의 스플릿 게이트 구조물의 측벽에 스페이서들(392, 394)을 형성하기 위한 스페이서막(390)을 활용함으로써, 충분한 두께를 갖도록 용이하게 형성될 수 있다.
다만, 본 실시예에서는 상기 제4, 제2 및 제3 게이트 절연막 패턴 구조물들이 각각 1, 3 및 4개의 층으로 구성된 것을 설명하고 있으나, 반드시 이에 한정되지는 않는다. 즉, 제4, 제2 및 제3 게이트 절연막 패턴 구조물들이 이 순서에 따른 층의 개수로 구성됨으로써 결과적으로 이와 같은 순서의 두께를 갖기만 한다면, 상기 각 제4, 제2 및 제3 게이트 절연막 패턴 구조물들은 이보다 작거나 혹은 더 많은 층으로 구성될 수도 있다.
한편, 제2 게이트 절연막 패턴(396), 제3 게이트 절연막 패턴(414, 416), 제4 게이트 절연막 패턴(434, 436) 및 제5 게이트 절연막 패턴(454, 456, 458)은 서로 동일한 물질, 예를 들어 실리콘 산화물을 포함하도록 형성될 수도 있으며, 이 경우 이들은 서로 병합될 수도 있다. 또한, 제5 게이트 절연막 패턴(452)은 제2 스페이서(394) 혹은 제1 터널 절연막 패턴(432)과 실질적으로 동일한 물질, 예를 들어 실리콘 산화물을 포함하도록 형성될 수도 있으며, 이에 따라 이들 역시 서로 병합될 수도 있다. 이에 대한 실시예는 도 32를 참조로 설명하기로 한다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 게이트 절연막 패턴 구조물을 제외하고는 도 17 및 도 18을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 32를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 스플릿 게이트 구조물 및 제5, 제6 및 제4 게이트 구조물들(475, 477, 478)을 포함한다. 또한, 상기 반도체 장치는 제1 내지 제5 불순물 영역들(101, 103, 105, 107, 109) 및 비트 라인(500)을 더 포함할 수 있다.
상기 스플릿 게이트 구조물은 기판(100)의 제1 영역(I) 상에 형성된 1쌍의 제1 게이트 구조물들(472), 제1 게이트 구조물들(472)의 각 내측벽 및 이들 사이의 기판(100) 상부에 형성된 제2 터널 절연막 패턴(433), 제1 게이트 구조물들(472)의 각 외측벽 및 이에 인접한 기판(100) 상에 형성된 제3 스페이서(395), 각 제3 스페이서들(395)에 접촉하도록 형성된 워드 라인(471) 및 제1 게이트 구조물들(472) 사이의 제2 터널 절연막 패턴(433) 상에 형성된 이레이즈 게이트(erase gate)(473)를 포함할 수 있다. 이때, 제2 터널 절연막 패턴(433) 및 제3 스페이서들(395)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
제5 게이트 구조물(475)은 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제1 두께의 제5 게이트 절연막 패턴 구조물(455) 및 게이트 전극(464)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제5 게이트 절연막 패턴 구조물(455)은 실리콘 산화물을 포함하는 1개의 층으로 형성될 수 있다. 제6 게이트 구조물(477)은 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 두께의 제6 게이트 절연막 패턴 구조물(457) 및 게이트 전극(466)을 포함할 수 있다. 상기 제2 두께는 상기 제1 두께보다 클 수 있다. 예시적인 실시예들에 있어서, 제6 게이트 절연막 패턴 구조물(457)은 실리콘 산화물을 포함하는 1개의 층으로 형성될 수 있다. 한편, 기판(100)의 제4 영역(IV) 상에는 순차적으로 적층된 제3 두께의 제4 게이트 절연막 패턴 구조물 및 게이트 전극(468)이 형성될 수 있으며, 상기 제4 게이트 절연막 패턴 구조물은 실리콘 산화물을 포함하는 제5 게이트 절연막 패턴(458)일 수 있다. 이때, 상기 제3 두께는 상기 제1 두께보다 작을 수 있다.
이에 따라, 제2 내지 제4 영역들(II, III, IV)에 각각 형성된 제5, 제6 및 제4 게이트 구조물들(475, 477, 478)은 1개의 층으로 구성되는 제5, 제6 및 제4 게이트 절연막 패턴 구조물들(455, 457, 458)을 각각 포함할 수 있으며, 이들은 서로 다른 두께를 가지되 서로 동일한 물질, 즉 실리콘 산화물을 포함할 수 있다. 즉, 초고전압, 고전압 및 저전압이 각각 인가되는 제3, 제2 및 제4 영역들(III, II, IV)에 두꺼운 순서대로 각각 제2 두께, 제1 두께 및 제3 두께를 갖는 제6, 제5 및 제4 게이트 절연막 패턴 구조물들(457, 455, 458)이 형성될 수 있다.
전술한 반도체 장치 및 그 제조 방법은 스플릿 게이트 구조물을 갖는 모든 반도체 장치, 예를 들어 플래시 메모리 장치와 같은 불휘발성 메모리 장치에 적용될 수 있다.
100: 기판
101, 103, 105, 107, 109: 제1 내지 제5 불순물 영역
102, 104, 106, 108: 제1 내지 제4 웰
110: 소자 분리막
120, 190, 220: 제1, 제3, 제4 게이트 절연막
125, 186: 제1, 제2 게이트 절연막 패턴
130, 320: 플로팅 게이트막 135, 325: 플로팅 게이트
140, 150: 제1, 제2 마스크 160, 430: 터널 절연막
165: 터널 절연막 패턴 170, 345: 컨트롤 게이트
180, 390: 스페이서막 182, 184: 제1, 제2 스페이서
194, 196: 제2 게이트 절연막 패턴 200: 제3 포토레지스트 막
210: 제3 포토레지스트 패턴
224,226, 228: 제3 게이트 절연막 패턴
225, 227: 제5, 제6 게이트 절연막 패턴 구조물
230, 460: 게이트 전극막 234, 236, 238: 게이트 전극
310, 410, 430, 450: 제1, 제3, 제4, 제5 게이트 절연막
315, 396: 제1, 제2 게이트 절연막 패턴
340: 컨트롤 게이트막
350: 하드 마스크막 355: 하드 마스크
360: 오프셋 스페이서 370: 제2 포토레지스트 패턴
392, 394, 395: 제1, 제2, 제3 스페이서
414, 416: 제3 게이트 절연막 패턴 420: 제4 포토레지스트 막
432, 433: 제1, 제2 터널 절연막 패턴
434, 436: 제4 게이트 절연막 패턴 445: 제5 포토레지스트 패턴
452, 454, 456, 458: 제5 게이트 절연막 패턴
455, 457: 제5, 제6 게이트 절연막 패턴 구조물
464, 466, 468: 게이트 전극 480: 층간 절연막
490: 비트 라인 콘택 500: 비트 라인

Claims (20)

  1. 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 상기 셀 영역 상에, 제1 게이트 절연막 패턴, 플로팅 게이트, 터널 절연막 패턴 및 컨트롤 게이트를 포함하는 스플릿 게이트(split gate) 구조물을 형성하는 단계;
    상기 스플릿 게이트 구조물 및 상기 기판 상에 스페이서막을 형성하는 단계;
    상기 스페이서막을 식각하여 상기 스플릿 게이트 구조물의 측벽 및 상기 기판의 초고전압 영역 상에 각각 스페이서 및 제2 게이트 절연막 패턴을 형성하는 단계; 및
    상기 기판의 고전압 영역, 상기 제2 게이트 절연막 패턴 및 상기 기판의 저전압 영역 상에 각각 게이트 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전극들을 형성하는 단계 이전에,
    상기 기판의 고전압 영역 및 상기 제2 게이트 절연막 패턴 상에 각각 제3 게이트 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 제3 게이트 절연막 패턴을 형성하는 단계 이후에,
    상기 기판의 고전압 영역, 상기 제2 게이트 절연막 패턴 및 상기 기판의 저전압 영역 상에 각각 제4 게이트 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 스플릿 게이트 구조물을 형성하는 단계는,
    상기 기판 상에 제1 게이트 절연막 및 플로팅 게이트막을 순차적으로 형성하는 단계;
    상기 플로팅 게이트막 및 상기 제1 게이트 절연막을 패터닝하여 상기 기판의 셀 영역 상에 순차적으로 적층된 상기 제1 게이트 절연막 패턴 및 상기 플로팅 게이트를 형성하는 단계;
    상기 제1 게이트 절연막 패턴 및 상기 플로팅 게이트를 커버하는 터널 절연막 및 컨트롤 게이트막을 상기 기판 상에 순차적으로 형성하는 단계; 및
    상기 컨트롤 게이트막 및 상기 터널 절연막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 상기 플로팅 게이트막 및 상기 제1 게이트 절연막을 패터닝하는 단계는,
    상기 기판의 셀 영역에 오버랩되는 상기 플로팅 게이트막 일부를 노출시키는 제1 마스크를 형성하는 단계;
    상기 제1 마스크에 의해 노출된 상기 플로팅 게이트막 부분을 산화시켜 산화막을 형성하는 단계;
    상기 제1 마스크 측벽 상에 상기 산화막 일부를 커버하는 제2 마스크를 형성하는 단계;

    상기 제2 마스크를 사용하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 단계;
    상기 제1 및 제2 마스크들을 제거하는 단계; 및
    상기 산화막 패턴을 식각 마스크로 사용하여 상기 플로팅 게이트막 및 상기 제1 게이트 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제4항에 있어서, 상기 제1 게이트 절연막 및 상기 플로팅 게이트막을 형성하는 단계 이전에, 상기 기판의 초고전압 영역 상부에 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 게이트 전극들을 형성하는 단계는,
    상기 스플릿 게이트 구조물, 상기 스페이서, 상기 제2 게이트 절연막 패턴 및 상기 기판 상에 게이트 전극막을 형성하는 단계; 및
    상기 게이트 전극막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제1항에 있어서, 상기 제1 게이트 절연막 패턴, 상기 터널 절연막 패턴 및 상기 스페이서막은 실리콘 산화물을 사용하여 형성되고, 상기 플로팅 게이트, 상기 컨트롤 게이트 및 상기 게이트 전극들은 도핑된 폴리실리콘을 사용하여 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 상기 셀 영역 상에 순차적으로 적층된 제1 게이트 절연막 패턴, 플로팅 게이트, 터널 절연막 패턴 및 컨트롤 게이트를 포함하는 스플릿 게이트 구조물;
    상기 스플릿 게이트 구조물 측벽에 형성된 스페이서;
    상기 기판의 고전압 영역 상에 순차적으로 적층된 제1 두께의 제2 게이트 절연막 패턴 구조물 및 게이트 전극을 포함하는 제2 게이트 구조물;
    상기 기판의 초고전압 영역 상에 순차적으로 적층된 제2 두께의 제3 게이트 절연막 패턴 구조물 및 상기 게이트 전극을 포함하는 제3 게이트 구조물; 및
    상기 기판의 저전압 영역 상에 순차적으로 적층된 제3 두께의 제4 게이트 절연막 패턴 구조물 및 상기 게이트 전극을 포함하는 제4 게이트 구조물을 구비하며,
    상기 스페이서는 상기 제3 게이트 절연막 패턴 구조물과 동일한 물질을 포함하고, 상기 제2 두께는 상기 제1 두께보다 크고 상기 제1 두께는 상기 제3 두께보다 큰 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 제4 게이트 절연막 패턴 구조물은 제4 게이트 절연막 패턴을 포함하고, 상기 제2 게이트 절연막 패턴 구조물은 순차적으로 적층된 제3 게이트 절연막 패턴 및 상기 제4 게이트 절연막 패턴을 포함하며, 상기 제3 게이트 절연막 패턴 구조물은 순차적으로 적층된 제2 게이트 절연막 패턴, 상기 제3 게이트 절연막 패턴 및 상기 제4 게이트 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 각 제2 내지 제4 게이트 절연막 패턴들은 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서, 상기 스페이서는 상기 제2 게이트 절연막 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 스페이서 및 상기 제2 게이트 절연막 패턴은 각각 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 스페이서 및 상기 제2 게이트 절연막 패턴은 각각 실리콘 질화물을 포함하고, 상기 제3 및 제4 게이트 절연막 패턴들은 각각 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제9항에 있어서, 상기 스플릿 게이트 구조물은 상기 제1 게이트 절연막 패턴, 상기 플로팅 게이트, 상기 터널 절연막 패턴 및 상기 컨트롤 게이트를 각각 포함하는 1쌍의 제1 게이트 구조물들을 포함하며,
    상기 스페이서는 상기 각 제1 게이트 구조물들의 외측벽 상에 형성된 것을 특징으로 하는 반도체 장치.
  16. 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 상기 셀 영역 상에, 제1 게이트 절연막 패턴, 플로팅 게이트, 유전막 패턴, 컨트롤 게이트 및 하드 마스크를 각각 포함하는 1쌍의 제1 게이트 구조물들을 형성하는 단계;
    상기 제1 게이트 구조물들 및 상기 기판 상에 스페이서막을 형성하는 단계;
    상기 스페이서막을 식각하여 상기 제1 게이트 구조물들의 측벽 및 상기 기판의 초고전압 영역 상에 각각 스페이서 및 제2 게이트 절연막 패턴을 형성하는 단계;
    상기 제1 게이트 구조물들, 상기 스페이서, 상기 제2 게이트 절연막 패턴 및 상기 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막을 식각하여 상기 제1 게이트 구조물들의 내측벽 및 상기 제1 게이트 구조물들 사이의 기판 상에 터널 절연막 패턴을 형성하고, 상기 기판의 고전압 영역 및 상기 제2 게이트 절연막 패턴 상에 각각 제3 게이트 절연막 패턴을 형성하는 단계; 및
    상기 제1 게이트 구조물들의 외측벽 상에 워드 라인을 형성하고, 상기 제2 게이트 절연막 패턴들 및 상기 기판의 저전압 영역 상에 각각 게이트 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 워드 라인 및 상기 게이트 전극들을 형성하는 단계는 상기 제1 게이트 구조물들 사이에 이레이즈 게이트(erase gate)를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 메모리 셀들이 형성되는 셀 영역과, 로직 소자들이 형성되며 고전압 영역, 초고전압 영역 및 저전압 영역을 갖는 로직 영역을 포함하는 기판의 상기 셀 영역 상에 순차적으로 적층된 제1 게이트 절연막 패턴, 플로팅 게이트, 유전막 패턴, 컨트롤 게이트 및 하드 마스크를 각각 포함하는 1쌍의 제1 게이트 구조물들;
    상기 제1 게이트 구조물들의 내측벽 및 이들 사이의 상기 기판 상부에 형성된 터널 절연막 패턴;
    상기 제1 게이트 구조물들의 외측벽 상에 형성된 스페이서;
    상기 스페이서에 접촉하는 워드 라인; 및
    상기 제1 게이트 구조물들 사이의 상기 터널 절연막 패턴 상에 형성된 이레이즈 게이트를 포함하는 스플릿 게이트 구조물;
    상기 기판의 고전압 영역 상에 순차적으로 적층된 제1 두께의 제2 게이트 절연막 패턴 구조물 및 게이트 전극을 포함하는 제2 게이트 구조물;
    상기 기판의 초고전압 영역 상에 순차적으로 적층된 제2 두께의 제3 게이트 절연막 패턴 구조물 및 상기 게이트 전극을 포함하는 제3 게이트 구조물; 및
    상기 기판의 저전압 영역 상에 순차적으로 적층된 제3 두께의 제4 게이트 절연막 패턴 구조물 및 상기 게이트 전극을 포함하는 제4 게이트 구조물을 구비하며,
    상기 스페이서는 상기 제3 게이트 절연막 패턴 구조물과 동일한 물질을 포함하고, 상기 제2 두께는 상기 제1 두께보다 크고 상기 제1 두께는 상기 제3 두께보다 큰 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 제4 게이트 절연막 패턴 구조물은 제5 게이트 절연막 패턴을 포함하고, 상기 제2 게이트 절연막 패턴 구조물은 순차적으로 적층된 제3 게이트 절연막 패턴, 제4 게이트 절연막 패턴 및 상기 제5 게이트 절연막 패턴을 포함하며, 상기 제3 게이트 절연막 패턴 구조물은 순차적으로 적층된 제2 게이트 절연막 패턴, 상기 제3 게이트 절연막 패턴, 상기 제4 게이트 절연막 패턴 및 상기 제5 게이트 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 스페이서는 상기 제2 게이트 절연막 패턴과 동일한 물질을 포함하고, 상기 터널 절연막 패턴은 상기 제4 게이트 절연막 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
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