CN101071815A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，其包括具有控制栅极和存储栅极的分离栅极型存储单元、低耐压MISFET和高耐压MISFET，其中可以抑制存储单元的阈值电压的变化。控制栅极的栅极绝缘膜比高耐压MISFET的栅极绝缘膜薄，控制栅极比低耐压MISFET的栅电极14厚，且存储栅极的厚度与存储栅极的栅长度的比大于1。控制栅极和栅电极15形成为包括电极材料膜8A和电极材料层8B的多层结构，且栅电极14为与控制栅极的电极材料膜8A同时形成的单层结构。

Description

半导体器件及其制造方法
相关申请的交叉引用
将2006年5月10日提交的日本专利申请No.2006-131208的公开内容，包括说明书、附图和摘要，通过参考全部引入到本文中。
技术领域
本发明涉及一种半导体器件及其制造方法，具体而言，涉及一种在应用于对包括非易失性存储器和其外围电路的半导体器件的制造时有效的技术。
背景技术
作为一种可以电重写数据的非易失性存储器(电可擦除和可编程只读存储器)，已知使用包括ONO(氧化物氮化物氧化物)膜的电荷存储层的分离栅极型存储单元结构。
作为非易失性存储器的外围电路，例如，已知包括如读出放大器的低耐压MISFET、列解码器和行解码器的电路，以及包括如升压电路的高耐压MISFET的电路。
在日本专利申请公开No.2006-019373(专利文件1)中，公开了一种包括控制栅极和存储栅极的分离栅极型MONOS非易失性存储器的技术，其中存储栅极包括掺杂多晶硅膜且控制栅极包括通过向未掺杂的硅膜中离子注入杂质而形成的多晶硅膜。在上述专利文件1中，除了MONOS型非易失性存储器之外，还公开了包括在其外围电路中的低耐压MISFET和高耐压MISFET。
另外，在日本专利申请公开No.2003-218232(专利文件2)中，在包括低耐压MOSFET和高耐压MOSFET的半导体器件中，公开了这样一种结构，其中低耐压MOSFET的栅电极的膜厚度(高度)不同于高耐压MOSFET的栅电极的膜厚度(高度)。
本发明人所研究的半导体器件包括：例如，包括控制晶体管和存储晶体管的分离栅极型存储单元，如日本专利申请公开No.2006-019373(专利文件1)中所描述的那样；以及包括在其外围电路中的低耐压MISFET和高耐压MISFET。图21是示意性地示出了由本发明人研究的半导体器件的相关部分的横截面视图。在图21中，在存储阵列区域示出了存储单元MC0，在外围电路区域中的低耐压MIS区域示出了低耐压MISFET(Q10)，且在外围电路区域中的高耐压MIS区域示出了高耐压MISFET(Q20)。
如图21所示，存储单元MC0包括控制栅极8、栅极绝缘膜6、电荷存储层16、存储栅极9、侧壁间隔层12、n-型半导体区域11d、11s和n+型半导体区域10d、10s。控制栅极8和存储栅极9形成分离栅极。
在存储单元MC0中，控制栅极8通过栅极绝缘膜6而形成在由p型单晶硅衬底等制成的半导体衬底1(此后，称作“衬底”)的主表面中的p型阱2上方。电荷存储层16的一部分形成在控制栅极8的一个侧壁处，而其另一部分形成在p型阱2上方。电荷存储层16是ONO(氧化物氮化物氧化物)膜，其包括两层氧化硅膜和夹在这两层氧化硅膜之间的氮化硅膜。
存储栅极9形成在控制栅极8的一个侧壁处，且通过电荷存储层16的一部分与控制栅极8电分离，并通过电荷存储层16的另一部分与p型阱2电分离。侧壁间隔层12形成在控制栅极8的另一侧壁处和存储栅极9的一个侧壁处，即，它是分离栅极的侧壁间隔层。
n-型半导体区域11d形成在p型阱2的表面上方，其一端设置在控制栅极8的附近。具有比n-型半导体区域11d高的杂质浓度的n+型半导体区域10d形成在p型阱2的表面上方，其一端设置在控制栅极8侧的侧壁间隔层12的附近。另外，n-型半导体区域11s形成在p型阱2的表面上方，其一端设置在存储栅极9的附近。具有比n-型半导体区域11s高的杂质浓度的n+型半导体区域10s形成在p型阱2的表面上方，其一端设置在存储栅极9侧的侧壁间隔层12的附近。
形成存储单元MC0的外围电路的低耐压MISFET(Q10)包括栅电极14、栅极绝缘膜6、侧壁间隔层12、n-型半导体区域17和n+型半导体区域26。n-型半导体区域17形成在p型阱2的表面上方，其一端设置在栅电极14的附近。n+型半导体区域26形成在p型阱2的表面上方，其一端设置在侧壁间隔层12的附近。
形成存储单元MC0的外围电路的高耐压MISFET(Q20)包括栅电极15、栅极绝缘膜7、侧壁间隔层12、n-型半导体区域24和n+型半导体区域27。n-型半导体区域24形成在p型阱2的表面上方，其一端设置在栅电极15的附近。n+型半导体区域27形成在p型阱2的表面上方，其一端设置在侧壁间隔层12的附近。
参考图22来解释形成存储单元MC0的控制栅极8、低耐压MISFET(Q10)的栅电极14、高耐压MISFET(Q20)的栅电极15的制造技术。图22是示意性地示出了在制造工艺中的由本发明人研究的半导体器件的相关部分的横截面视图。
如图22所示，通过热氧化由硅衬底等制成的衬底1，在p型阱2的表面上方形成由氧化硅膜等制成的栅极绝缘膜6和7。接着，通过CVD方法，在衬底1上方淀积膜厚度约为250nm的由未掺杂硅膜等制成的电极材料膜8A。此后，向未掺杂硅膜的电极材料膜8A执行杂质(例如，磷或砷)的离子注入，以将未掺杂硅膜变成n型硅膜。从电极材料8A形成存储单元MC0的控制栅极8、低耐压MISFET(Q10)的栅电极14和高耐压MISFET(Q20)的栅电极15(参考图21)。
栅极绝缘膜6形成在存储阵列区域和低耐压MIS区域，且栅极绝缘膜7形成在高耐压MIS区域。即，在存储阵列区域的栅极绝缘膜6和在低耐压MIS区域的栅极绝缘膜6是在同一工艺中形成的相同的膜。栅极绝缘膜7的膜厚度(约7至8nm)形成得比栅极绝缘膜6的膜厚度(约3至4nm)更厚，以确保耐压。电极材料膜8A形成在存储阵列区域、低耐压MIS区域和高耐压MIS区域。即，在这些区域中的电极材料膜8A是在同一工艺中形成的相同的膜。
在控制栅极8和栅电极14下方的栅极绝缘膜6比在栅电极15下方的栅极绝缘膜7要薄的原因是为了使晶体管高速工作。在栅极绝缘膜15下方的栅极绝缘膜7比在控制栅极8和栅电极14下方的栅极绝缘膜6要厚的原因是为了即使在施加高耐压时也可以防止介质击穿。
随着栅电极(栅长度)的小型化，有必要使栅电极的膜厚度更薄，以确保栅电极的高度(厚度)与栅长度的比率(纵横比)。在本发明人研究的半导体器件中，在同一工艺中形成了构成存储单元MC0的控制栅极8的电极材料膜8A、低耐压MISFET(Q10)的栅电极14和高耐压MISFET(Q20)的栅电极15，因此，随着栅电极的小型化(在90nm一代之后)，要使整个电极材料膜8A的膜厚度变薄。因此，例如，当形成高耐压MISFET(Q20)的n-型半导体区域24和n+型半导体区域27时，注意到，离子穿透制造得较薄的高耐压MISFET(Q20)的栅电极15(电极材料膜8A)，这引起高耐压MISFET(Q20)的特性降低和变化，栅极绝缘膜7的可靠性降低，热载流子电阻降低等。
因而，如专利文件2中所述那样，考虑在与低耐压MISFET(Q10)相对应的高耐压MISFET(Q20)中，形成比栅电极14厚的栅电极15，由此防止当形成n-型半导体区域24和n+型半导体区域27时注入离子穿透栅电极15。然而，由于低耐压MISFET(Q10)和高耐压MISFET(Q20)是形成存储单元MC0的外围电路的半导体元件，所以注意到，仅仅改变栅电极14和栅电极15的相对膜厚度会引起存储单元MC0的特性降低。
例如，当随着栅电极(栅长度)的小型化而将在存储单元MC0处的控制栅极8的膜厚度制得较薄时，出现其中分离栅极的侧壁间隔层12不起间隔层作用的情况。通过对为了覆盖包括控制栅极8和存储栅极9的分离栅极而通过CVD方法在衬底1上方淀积的氧化硅膜进行回刻蚀(各向异性刻蚀)而形成侧壁间隔层12。因而，沿着衬底1的栅长度方向的侧壁间隔层12的下侧的大小(宽度)受到了分离栅极的高度即控制栅极8的厚度的限制，因此，当控制栅极8的膜厚度制得较薄时，出现难以充分地确保侧壁间隔层12的宽度的情况。因而，注意到，在通过使用分离栅极和侧壁间隔层12作为掩膜通过离子注入杂质而形成的n+型半导体区域10d、10s与形成结表面的p型阱2之间出现结泄漏的问题。
发明内容
本发明的一个目的是提供一种能够防止在非易失性存储器中出现问题的技术。
通过说明书中的描述和附图，将阐明本发明的上述和其它目的以及新颖特征。
对在本申请中公开的发明的典型发明的概要简述如下。
在本发明的包括控制栅极和存储栅极的分离栅极型存储单元中，控制栅极中的栅极绝缘膜比在高耐压MISFET处的栅极绝缘膜要薄，控制栅极比在低耐压MISFET处的栅电极要厚，且存储栅极的厚度与存储栅极的栅长度的比大于1。
对通过本申请中公开的发明的典型发明所获得的优点简述如下。
根据本发明，可以防止在非易失性存储器中出现问题。
附图说明
图1是示意性地示出了根据本发明实施例的MONOS型非易失性存储器的相关部分的横截面视图；
图2是图1所示的MONOS型非易失性存储器的等效电路；
图3是示意性地示出了根据本发明实施例的制造工艺中的半导体器件的相关部分的横截面视图；
图4是示意性地示出了在图3之后的制造工艺中的半导体器件的相关部分的横截面视图；
图5是示意性地示出了在图4之后的制造工艺中的半导体器件的相关部分的横截面视图；
图6是示意性地示出了在图5之后的制造工艺中的半导体器件的相关部分的横截面视图；
图7是示意性地示出了在图6之后的制造工艺中的半导体器件的相关部分的横截面视图；
图8是示意性地示出了在图7之后的制造工艺中的半导体器件的相关部分的横截面视图；
图9是示意性地示出了在图8之后的制造工艺中的半导体器件的相关部分的横截面视图；
图10是示意性地示出了在图9之后的制造工艺中的半导体器件的相关部分的横截面视图；
图11是示意性地示出了在图10之后的制造工艺中的半导体器件的相关部分的横截面视图；
图12是示意性地示出了在图11之后的制造工艺中的半导体器件的相关部分的横截面视图；
图13是示意性地示出了在图12之后的制造工艺中的半导体器件的相关部分的横截面视图；
图14是示意性地示出了在图13之后的制造工艺中的半导体器件的相关部分的横截面视图；
图15是示意性地示出了在图14之后的制造工艺中的半导体器件的相关部分的横截面视图；
图16是示意性地示出了在图15之后的制造工艺中的半导体器件的相关部分的横截面视图；
图17是示意性地示出了在图16之后的制造工艺中的半导体器件的相关部分的横截面视图；
图18是示意性地示出了在图17之后的制造工艺中的半导体器件的相关部分的横截面视图；
图19是示意性地示出其中提供了晕环(halo)区域的非易失性存储器的相关部分的横截面视图；
图20是示出其中提供了晕环区域的非易失性存储器的说明性图表；
图21是示意性地示出了由本发明人研究的半导体器件的相关部分的横截面视图；
图22是示出由本发明人研究的制造工艺中的半导体器件的横截面视图。
具体实施方式
此后，将参考附图来解释本发明的实施例。在用于解释实施例的所有附图中，原则上相同的标号和符号用于相同的元件，并省略对其的重复描述。
图1是示出根据实施例的MONOS(金属氧化物氮化物氧化物半导体)型非易失性存储器的相关部分的横截面视图，图2是图1所示的MONOS型非易失性存储器的等效电路图。图1和图2示出了彼此相邻设置的两个存储单元(MC1、MC2)。
作为MONOS型非易失性存储器的存储单元MC1形成在由p型单晶硅衬底等制成的半导体衬底1(此后，简称为“衬底”)中的p型阱2处。p型阱2通过用于阱隔离的n型嵌入层4而与衬底1电分离，其中对p型阱2施加期望电压。
存储单元MC1包括控制晶体管C1和存储晶体管M1。控制晶体管C1的栅电极(控制栅极8)包括n型多晶硅膜，且形成在由氧化硅膜等制成的栅极绝缘膜6上方。存储晶体管M1的栅电极(存储栅极9)包括n型多晶硅膜，其设置在控制栅极8的一个侧壁处。存储栅极9通过具有L型截面的电荷存储层16而与控制栅极8和p型阱2电分离，该电荷存储层16的一部分形成在控制栅极8的一个侧壁处，而另一部分形成在p型阱2的上方。电荷存储层16包括两层氧化硅膜和形成在这两层氧化硅膜之间的氮化硅膜。当写入数据时，在沟道区域处产生的热电子注入到电荷存储层16中，并在氮化硅膜中的陷阱处被俘获。
用作存储单元MC1的漏极区域的n+型半导体区域10d形成在控制栅极8邻近的p型阱2中。同样，用作存储单元MC1的源极区域的n+型半导体区域10s形成在存储栅极9邻近的p型阱2中。
相对于n+型半导体区域10d具有较低杂质浓度的n-型半导体区域11d形成在与n+型半导体区域(漏极区域)10d相邻的区域处的p型阱2中。即，形成了作为低浓度扩散层的n-型半导体区域11d和作为高浓度扩散层的n+型半导体区域10d。n-型半导体区域11d是用于减轻在n+型半导体区域(漏极区域)10d的端部部分处的高电场并使控制晶体管C1成为LDD(轻掺杂漏极)结构的扩展区域。
相对于n+型半导体区域10s具有较低杂质浓度的n-型半导体区域11s形成在与n+型半导体区域(源极区域)10s相邻的区域处的p型阱2中。即，形成了作为低浓度扩散层的n-型半导体区域11s和作为高浓度扩散层的n+型半导体区域10s。n-型半导体区域11s是用于减轻在n+型半导体区域(源极区域)10s的端部部分处的高电场并使存储晶体管M1成为LDD结构的扩展区域。
包括氧化硅膜的侧壁间隔层12形成在控制栅极8的另一侧壁处以及存储栅极9的一个侧壁处。利用侧壁间隔层12来形成n+型半导体区域(漏极区域)10d和n+型半导体区域(源极区域)10s。
数据线DL通过氮化硅膜20和氧化硅膜21而形成在如上配置的存储单元MC1之上。数据线DL通过形成在n+型半导体区域(漏极区域)10d之上的接触孔22中的塞23而电耦合到n+型半导体区域(漏极区域)10d。数据线DL由包括铝合金作为主要成分的金属膜制成，且塞23由包括钨作为主要成分的金属膜制成。
如图2所示，控制晶体管C1的控制栅极8耦合到控制栅极线CGL0，且存储晶体管M1的存储栅极9耦合到存储栅极线MGL0。源极区域10s耦合到源极线SL，且从未示出的电源线向p型阱2施加期望电压。
与存储单元MC1相邻的存储单元MC2配置成与存储单元MC1相同的结构，且其漏极区域10d与存储单元MC1的漏极区域10d是共同的。如上所述，漏极区域10d耦合到数据线DL。两个存储单元MC1和MC2设置成彼此对称，且夹着公共的漏极区域10d。控制晶体管C2的控制栅极8耦合到控制栅极线CGL1且存储晶体管M2的存储栅极9耦合到存储栅极线MGL1。源极区域10s耦合到源极线SL。
随后将解释当存储单元MC1为所选存储单元时的写入、擦除和读出的相应操作。在这种情况下，将注入电子到电荷存储层16中定义为“写入”，而将注入空穴定义为“擦除”。
作为写入方法，采用所谓源极侧注入方法的热电子写入方法。在写入时，分别将0.7V施加到控制栅极8，将10V施加到存储栅极9，将6V施加到源极区域10s，将0V施加到漏极区域10d，并将0V施加到p型阱2。因而，在源极区域10s和漏极区域10d之间形成的沟道区域中的控制栅极8和存储栅极9之间的中部区域的附近产生热电子，其被注入到电荷存储层16中。所注入的电子被氮化硅膜中的陷阱俘获，从而增加存储晶体管M1的阈值电压。
作为擦除方法，采用利用沟道电流的热空穴注入擦除方法。在擦除时，分别将0.7V施加到控制栅极8，将-8 V施加到存储栅极9，将7V施加到源极区域10s，将0V施加到漏极区域10d，并将0V施加到p型阱2。因而，在控制栅极8之下的p型阱2处形成沟道区域。由于将高电压(7V)施加到源极区域10s，所以从源极区域10s延伸的耗尽层靠近控制栅极C1的沟道区域。结果，由于流过沟道区域的电子被在沟道区域的端部部分和源极区域10s之间的高电场加速而发生碰撞离化，从而产生电子空穴对。空穴受到施加于存储栅极9的负电压(-8V)而加速，以成为注入到电荷存储层16的热空穴。注入的空穴被氮化硅膜中的陷阱俘获，从而减小存储晶体管M1的阈值电压。
在读出时，分别将1.5V施加到控制栅极8，将1.5V施加到存储栅极9，将0V施加到源极区域10s，将1.5V施加到漏极区域10d，并将0V施加到p型阱2。也就是说，将施加到存储栅极9的电压设定在写入状态时的存储晶体管M1的阈值电压和擦除状态时的存储晶体管M1的阈值电压之间，从而与写入状态和擦除状态区分开。
接着，参考图3至图18按工艺顺序来解释MONOS型非易失性存储器的制造方法。作为MONOS型非易失性存储器的外围电路，例如，有读出放大器、列解码器、行解码器、升压电路等。因而，形成了其中形成存储单元的存储阵列区域、其中形成低耐压MISFET的低耐压MIS区域、其中形成高耐压MISFET的高耐压MIS区域、其中形成其源极/漏极区域被指定用于高耐压的MISFET的MIS区域、以及其中形成MIS电容的电容区域。
首先，如图3所示，通过使用熟知的制造方法，将n型嵌入层4和p型阱2形成在存储阵列区域中的衬底1的主表面上方，并将p型阱2形成在外围电路中的衬底1的主表面上方。接着，通过对衬底1进行热氧化，将包括氧化硅的栅极绝缘膜7形成在p型阱2的表面上方。
随后，如图4所示，在通过使用光刻技术和刻蚀技术去除存储阵列区域、低耐压MIS区域和MIS区域中的栅极绝缘膜7后，通过对衬底1进行热氧化，将包括氧化硅的栅极绝缘膜6形成在p型阱2的上方。即，将栅极绝缘膜6形成在存储阵列区域、低耐压MIS区域和MIS区域中的衬底1的主表面的上方，并加厚了电容区域和高耐压MIS区域中的栅极绝缘膜7。
通过重复栅极绝缘膜(参考图3和图4描述的氧化/去除工艺)的工艺，可以形成具有多个膜厚度的栅极绝缘膜。在实施例中，在同一工艺中形成存储阵列区域、低耐压MIS区域和MIS区域中的栅极绝缘膜6，其膜厚度约为3至4nm。在同一工艺中形成高耐压MIS区域和电容区域中的栅极绝缘膜7，其膜厚度约为7至8nm。
如上所述，栅极绝缘膜6形成在存储阵列区域、低耐压MIS区域和MIS区域中，且栅极绝缘膜7形成在高耐压MIS区域和电容区域中。栅极绝缘膜7形成为具有比栅极绝缘膜6的膜厚度(约3至4nm)更厚的膜厚度(约7至8nm)，以确保耐压。也就是说，在存储阵列区域中的栅极绝缘膜6和在低耐压MIS区域中的栅极绝缘膜6是在同一工艺中形成的相同的膜。如以下描述，在存储阵列区域中的栅极绝缘膜6将成为控制栅极8的栅极绝缘膜。因此，并非是高耐压MISFET中的栅极绝缘膜7，而是低耐压MISFET中的栅极绝缘膜6成为控制栅极8的栅极绝缘膜，这使得存储单元能够高速工作。
随后，如图5所示，在通过CVD方法在衬底1上方淀积了由具有约150nm的膜厚度的未掺杂(不执行杂质掺杂)硅膜制成的电极材料膜8A后，通过CVD方法在其上方淀积薄氧化硅膜(未示出)，用于保护电极材料膜8A的表面。
随后，通过使用光刻技术，利用光致抗蚀剂膜掩蔽预定区域，将杂质(磷或砷)离子注入到电极材料膜8A中，由此将由未掺杂硅膜制成的电极材料膜8A中未掩蔽的区域变成了掺杂的n型硅膜。在这种情况下，杂质为磷，其剂量约为6×1016/cm2。
随后，如图6所示，通过CVD方法在电极材料膜8A上方淀积用于栅极处理的由氧化硅膜等制成的帽层绝缘膜41。
随后，如图7所示，通过使用光刻技术和刻蚀技术去除存储阵列区域、高耐压MIS区域和MIS区域中的帽层绝缘膜41，使得帽层绝缘膜41保留在低耐压MIS区域和电容区域中。
随后，如图8中所示，通过CVD方法在电极材料膜8A上方淀积由膜厚度约100nm的未掺杂硅膜制成的电极材料膜8B，以覆盖帽层绝缘膜41。此后，将由未掺杂硅膜制成的电极材料膜8B变成n型硅膜。尽管这是以与将包括未掺杂硅膜的电极材料膜8A变成n型硅膜相同的方式执行的，但在实施例中，如下所述，该变化是通过在形成半导体区域(扩展区域和源极/漏极区域)时向衬底1中离子注入杂质来执行的。
随后，如图9所示，在利用帽层绝缘膜41保护低耐压MIS区域和电容区域中的电极材料膜8A的同时，使用光刻技术和刻蚀技术对电极材料膜8B和电极材料膜8A进行构图(干法刻蚀)。因而，在存储阵列区域中，形成包括作为未掺杂硅膜的电极材料膜8B和作为n型硅膜的电极材料膜8A的控制栅极8。在高耐压MIS区域和MIS区域中，形成包括作为未掺杂硅膜的电极材料膜8B和作为n型硅膜的电极材料膜8A的栅电极15。在该工艺的栅极处理条件中，帽层绝缘膜41不能被去除，因此，在低耐压MIS区域和电容区域中的电极材料膜8A以自对准的方式保留。
在后面的工艺中，将杂质离子注入到包括作为未掺杂硅膜的电极材料膜8B的栅电极15和控制栅极8中，以使电极材料膜8B成为n型硅膜。因而，由于可以使用未掺杂硅膜同时形成外围电路中的栅电极15和存储单元中的控制栅极8，所以可以简化栅极形成工艺。
在存储阵列区域中形成的控制栅极8的栅长度约为180nm。当控制栅极8的栅长度短到约180nm时，纵横比(控制栅极8的高度(厚度)与栅长度的比)大于1。因而，可以在控制栅极8的侧壁处形成栅长度比控制栅极8小的存储栅极9。
随后，如图10所示，去除电容区域和低耐压MIS区域中的帽层绝缘膜41。
随后，如图11所示，使用光刻技术和刻蚀技术对电极材料膜8B和电极材料膜8A进行构图(干法刻蚀)。因而，在低耐压MIS区域和电容区域中形成包括作为n型硅膜的电极材料膜8A的栅电极14。
通过重复栅极工艺(参考图6至图11所描述的工艺)，可以形成具有多个高度(膜厚度)的栅电极。在此实施例中，以电极材料膜8A和电极材料膜8B的堆叠结构，形成存储阵列区域中的控制栅极8和在高耐压MIS区域和MIS区域中的栅电极15，其膜厚度(高度)约为250nm。以电极材料膜8A的单层结构形成低耐压MIS区域和电容区域中的栅电极14，其膜厚度约为150nm。
随后，如图12所示，通过构图去除存储单元区域、低耐压MIS区域和MIS区域中不需要的栅极绝缘膜6，而允许栅极绝缘膜6保留在存储单元区域的控制栅极8下方、低耐压MIS区域的栅电极14下方以及MIS区域的栅电极15下方。
接着，将电荷存储层16形成在衬底1的上方。即，形成电荷存储层16以覆盖衬底1的主表面和控制栅极8的侧壁与顶表面。
通过ONO(氧化物氮化物氧化物)膜形成该电荷存储层16，该ONO膜包括氧化硅膜、氮化硅膜和氧化硅膜三层。通过热氧化方法或CVD方法形成在这三层的下层的氧化硅膜。同样优选地，该膜还可以使用ISSG(现场蒸汽生成)氧化方法来形成，其中将氢气和氧气引入到热氧化装置的室中，以在加热晶片上方执行基本(radical)氧化反应。氮化硅膜通过CVD方法或ALD(原子层淀积)方法形成，且在上层的氧化硅膜通过CVD方法或ISSS氧化方法形成。在形成下层的氧化硅膜之后，且在形成氮化硅膜之前，在包括诸如N2O的氮氧化物的高温气氛中将氧化硅膜氮化，由此在氧化硅膜和衬底1(p型阱2)之间的界面处隔离了氮。通过执行氮化处理，改善了存储单元中包括的控制晶体管和存储晶体管的热载流子电阻，结果，改善了存储单元的特性(诸如，重写特性)。
在形成控制栅极8之后形成电荷存储层16的工艺之前，优选地将用于调整控制晶体管的阈值电压的杂质或用于调整存储晶体管阈值电压的杂质离子注入到存储阵列区域中的p型阱2中。因而，可以优化控制晶体管和存储晶体管的阈值电压。
接着，通过CVD方法在衬底1上方形成由n型多晶硅膜等制成的电极材料膜9A。与在淀积后离子注入杂质的情况相比，在淀积时引入杂质的所谓的掺杂多晶硅膜(n型多晶硅膜)可以减小电阻。
随后，如图13所示，对电极材料膜9A进行各向异性刻蚀，以允许由n型多晶硅膜等制成的电极材料膜9A处于控制栅极8、外围电路中的栅电极14和15的相应两个侧壁处。n型多晶硅膜的杂质(磷或砷)浓度约为1×1020/cm3至6×1020/cm3。
随后，如图14所示，使用覆盖存储栅极形成区域的光致抗蚀剂膜(未示出)作为掩膜，刻蚀由n型多晶硅膜等制成的电极材料膜9A。因而，将包括电极材料膜9A的存储栅极9形成在控制栅极8的一个侧壁处。
形成在控制栅极8的侧壁处的存储栅极9的栅长度约为80nm，其纵横比(高度(厚度)与栅长度的比)大于1。在此实施例中，由于在形成控制栅极8后形成存储栅极9，所以可以容易地形成具有高纵横比的其中栅长度进一步小于控制栅极8的存储栅极9。
接着，使用氢氟酸和磷酸来刻蚀形成电荷存储层16的三层绝缘膜。因而，去除了形成在不必要的区域处的电荷存储层16，使电荷存储层16只保留在控制栅极8的一个侧壁处以及存储栅极9下方。
随后，如图15所示，通过使用栅电极14和光致抗蚀剂膜(未示出)作为掩膜，向低耐压MIS区域和电容区域中离子注入杂质(磷或砷)，形成n-型半导体区域17。n-型半导体区域17是用于使得n沟道低耐压MISFET和MIS电容成为LDD结构的扩展区域。
接着，通过使用栅电极15和光致抗蚀剂膜(未示出)作为掩膜，向高耐压MIS区域和MIS区域离子注入杂质(磷或砷)，形成n-型半导体区域24。n-型半导体区域24是用于使得n沟道高耐压MISFET和其源极/漏极区域被指定用于高耐压的MISFET成为LDD结构的扩展区域。在形成n-型半导体区域24的工艺的同时，将杂质(磷或砷)离子注入到由未掺杂硅膜制成的电极材料膜8B中，由此形成了由掺杂的n型硅膜制成的电极材料膜8B。
用于形成n-型半导体区域17和n-型半导体区域24的离子注入可以在去除电荷存储层16前执行，然而，为了形成浅pn结，在去除电荷存储层16后执行离子注入是有利的。
随后，如图16所示，使用包括控制栅极8和存储栅极9的分离栅极以及光致抗蚀剂膜(未示出)作为掩膜，通过向存储阵列区域中离子注入杂质(磷或砷)，形成n-型半导体区域11d和11s。n-型半导体区域11d和11s是用于使得存储单元成为LDD结构的扩展区域。
此后，如图19所示，优选地通过向n-型半导体区域11s中离子注入(晕环注入)p型杂质(硼或二氟化硼)，形成p型半导体区域42。在此情况下，在源极侧的n-型半导体区域11s下方形成p型半导体区域42，用作用于抑制存储单元的短沟道效应的区域(晕环区域)。如图20所示，与不具有晕环区域的情况即其中没有形成p型半导体区域42的情况相比，诸如图19所示的存储单元MC，在具有晕环区域的情况即其中形成了p型半导体区域42的情况下，提高了关于存储单元MC的阈值电压的写入电平(电流水平)。因而，通过向存储单元MC的源极增加晕环区域，增加了在源极端的电场，并增加了沟道热电子的注入，以及改善了短沟道效应和降低了子阈值系数，从而提高了写入速度。在图20中，示出了关于存储单元MC的阈值电压的擦除时间。即，通过在源极侧的n-型半导体区域11s之下形成p型半导体区域，可以在不降低擦除时间水平的情况下，改善写入电平。
随后，如图17所示，将侧壁间隔层12形成在存储阵列区域中形成的控制栅极8和存储栅极9的每个侧壁处，且将侧壁间隔层12形成在外围电路区域中的栅电极14和栅电极15的相应两侧处。通过回刻蚀(各向异性刻蚀)由CVD方法淀积在衬底1上方的由氧化硅膜等制成的绝缘膜，形成该侧壁间隔层12。
随后，如图18所示，使用光致抗蚀剂膜(没有示出)作为掩膜，将杂质(磷或砷)离子注入到存储阵列区域和外围电路区域中。与用于形成扩展区域(n-半导体区域11s、11d、17和24)的离子注入相比，该离子注入具有较高的杂质剂量(约1×1013/cm2)和较高的注入能量(约40KeV)。
根据以上内容，在存储阵列区域中，使用分离栅极和侧壁间隔层12作为掩膜，在分离栅极的附近形成n+型半导体区域(漏极区域)10d和n+型半导体区域(源极区域)10s来完成存储单元MC。在低耐压MIS区域和电容区域中，使用栅电极14和侧壁间隔层12作为掩膜，在栅电极14的附近形成n+型半导体区域26来完成n沟道型低耐压MISFET(Q1)和MIS电容(C)。在高耐压MIS区域和MIS区域中，使用栅电极15和侧壁间隔层12作为掩膜，形成n+型半导体区域27来完成n沟道型高耐压MISFET(Q2)和其源极/漏极被指定用于高耐压的MISFET(Q3)。
在存储阵列区域中，使用包括控制栅极8和存储栅极9的分离栅极作为掩膜，通过杂质(磷或砷)的离子注入将n-半导体区域11s、11d形成在衬底1的主表面上方。侧壁间隔层12形成在分离栅极的侧壁处，并且使用分离栅极和侧壁间隔层12作为掩膜，通过杂质(磷或砷)的离子注入，在衬底1的主表面上方形成比n-半导体区域11s、11d具有更高杂质浓度的n+型半导体区域10s和10d。由于存储栅极9的高度(厚度)与存储栅极9的栅长度的比(纵横比)大于1，所以可以确保在上述工艺中形成的侧壁间隔层12下的宽度(沿着衬底1的尺寸)。因此，可以抑制在上述工艺中形成的n+型半导体区域10s、10d与p型阱2之间的结处出现泄漏(结泄漏)。
由于在用于形成n+型半导体区域10s、10d和27的离子注入工艺中杂质也被注入到控制栅极8和栅电极15中，所以形成控制栅极8和栅电极15的电极材料膜8B从未掺杂硅膜变为低电阻n型硅膜。因而，可以省略形成控制栅极8和栅电极15的向电极材料膜8B离子注入杂质的工艺以及在该工艺中要使用的光掩膜。然而，例如，杂质也被离子注入到n沟道型低耐压MISFET(Q1)等，因此，需要考虑其特性的变化。
在用于形成n+型半导体区域10s、10d的离子注入工艺中，杂质也被注入到控制栅极8和存储栅极9中。与用于形成n-型半导体区域11s、11d的离子注入相比，此离子注入具有较高的杂质剂量和较高的注入能量。因而，在控制栅极8或存储栅极9的高度(厚度)不够的情况下，当注入到控制栅极8或存储栅极9的杂质穿过这些栅极下方的栅极绝缘膜6或电荷存储层16而到达p型阱2的表面时，控制晶体管或存储晶体管的阈值电压发生变化。
如上所述，随着栅电极(栅长度)的小型化，需要使栅电极更薄，以确保栅电极的高度(厚度)与栅长度的比(纵横比)。因而，在通过本实施例的状态示出的包括存储阵列及其外围电路的半导体器件中，使低耐压MISFET(Q1)中的栅电极14的厚度更薄以便小型化。
然而，例如，诸如在由本发明人参考图21和图22而描述的技术中，同时形成低耐压MISFET(Q10)中的栅电极14和存储单元MC0的控制栅极8的情况下，当将栅电极14制得较薄时，控制栅极8也制得较薄。在这种情况下，当在用于形成n+型半导体区域10s、10d的离子注入工艺中，杂质也被注入到控制栅极8或存储栅极9中且穿过这些栅极下方的栅极绝缘膜6或电荷存储层16而到达p型阱2的表面时，控制晶体管或存储晶体管的阈值电压发生变化。
在本发明中，将栅电极14制成包括要被小型化的控制栅极8的电极材料膜8A的单层结构，并且将控制栅极8制成包括电极材料膜8A和电极材料膜8B的多层结构，以使得其高度(厚度)比栅电极14高，由此防止杂质在离子注入时穿过。因而，可以在非易失性存储器中抑制阈值电压的变化，且可以防止诸如非易失性存储器故障的问题出现。
随后，在通过CVD方法将氮化硅膜20和氧化硅膜21淀积在衬底1上方之后，在存储阵列区域中将数据线DL形成在氧化硅膜21的上方，并且将与数据线DL在同一层中的布线形成在外围电路区域的上方(参考图1)。此后，将多个布线形成在数据线DL和该布线的上层处，尽管没示出，但在它们之间夹着层间绝缘膜。
还可以在将氮化硅膜20形成在衬底1上方的工艺之前，通过在存储单元MC中的漏极区域10d、源极区域10s、存储栅极9、控制栅极8的表面上方形成包括硅化钴等的硅化物层，将控制栅极8和存储栅极9制成为低电阻。类似地，可以在外围电路中的n+型半导体区域26、27和栅电极14、15的表面上方形成包括硅化钴等的硅化物层。
例如，在存储单元MC中，通过在分离栅极侧壁处的侧壁间隔层12而形成另一侧壁间隔层，并且将其一端设置在该另一侧壁间隔层附近的硅化物层形成在n+型半导体区域10s、10d的上方，即，硅化物层没有形成在n-型半导体区域11s、11d的上方。由于存储栅极9的厚度与存储栅极9的栅长度的比(纵横比)大于1，所以可以确保在上述工艺中形成的侧壁间隔层12下的宽度(沿着衬底1的尺寸)，此外，还可以确保在通过侧壁间隔层12而形成的另一侧壁间隔层下的宽度。因而，可以抑制在n+型半导体区域10s、10d上方形成的硅化物层与p型阱2之间的结处出现泄漏(结泄漏)。
例如，通过以下工艺形成存储单元MC的硅化物层。首先，在形成氧化硅膜以覆盖衬底1的主表面、分离栅极的顶表面和侧壁之后，通过回刻蚀该氧化硅膜，在分离栅极的侧壁处形成侧壁间隔层。接着，形成金属膜(例如，钛膜)以覆盖衬底1的主表面、分离栅极的顶表面和侧壁，并将n+型半导体区域10s、10d和金属膜的接触部分硅化，由此形成其一端设置在侧壁间隔层附近的硅化物层(例如，硅化钛膜)。此后，去除未反应的金属膜。
如上所述，已基于实施例具体说明了由发明人作出的本发明，且不言而喻，本发明并不限于这些实施例，而是可以在不脱离本发明精神的范围内进行各种修改。
例如，在实施例中，说明了其中将本发明应用到五种半导体元件的情形，即，存储单元、低耐压MISFET、高耐压MISFET、其源极/漏极区域是高耐压的MISFET以及MIS电容，然而，本发明可以应用到分别具有多个厚度的栅极绝缘膜和多个高度的栅电极的半导体器件。
在上述实施例中，说明了其中采用n沟道型MISFET的情形，然而，例如，其中采用p沟道型MISFET的情形也是优选的。这时，由未掺杂硅膜制成的电极材料膜8A可以是p型硅膜。例如，通过使用光刻技术，利用光致抗蚀剂膜掩蔽预定区域，将杂质(硼或二氟化硼)离子注入到未掺杂硅膜8A中，由此将由未掺杂硅膜制成的电极材料膜8A中的未掩蔽区域变成p型硅膜。因而，可以执行n型或p型预掺杂，结果可以有效地改进器件特性。
本发明可以广泛地用于制造半导体器件的制造工业。

Claims (11)

1.一种半导体器件，包括：
第一MISFET，其包括通过第一栅极绝缘膜而形成在半导体衬底的主表面上方的第一栅极；
第二MISFET，其包括通过比所述第一栅极绝缘膜厚的第二栅极绝缘膜而形成在所述半导体衬底的主表面上方的比所述第一栅极厚的第二栅极；以及
存储单元，其包括：控制栅极，其通过第三栅极绝缘膜而形成在所述半导体衬底的主表面上方；电荷存储层，其一部分形成在所述控制栅极的一个侧壁处，且其另一部分形成在所述半导体衬底的主表面上方；以及存储栅极，其通过所述电荷存储层的所述一部分而与所述控制栅极电分离，通过所述电荷存储层的所述另一部分而与所述半导体衬底电分离，并与所述控制栅极一起形成分离栅极，
其中所述第三栅极绝缘膜比所述第二栅极绝缘膜薄，所述控制栅极比所述第一栅极厚，且所述存储栅极的高度与所述存储栅极的栅长度的比大于1。
2.根据权利要求1的半导体器件，
其中通过氧化所述半导体衬底的主表面，所述第三栅极绝缘膜与所述第一栅极绝缘膜被一起形成。
3.根据权利要求1的半导体器件，
其中所述控制栅极和所述第二栅极形成在包括第一电极材料膜和在所述第一电极材料膜上方形成的第二电极材料膜的多层结构中，以及
其中所述第一栅极为包括所述控制栅极的第一电极材料膜的单层结构。
4.根据权利要求1的半导体器件，
其中所述存储单元还包括：第一半导体区域，使用所述分离栅极作为掩膜通过第一杂质的离子注入而形成在所述半导体衬底的主表面上方；侧壁，形成在所述控制栅极的另一侧壁处并形成在所述存储栅极中所述电荷存储层的所述一侧的相对侧的侧壁处；以及第二半导体区域，使用所述分离栅极和所述侧壁作为掩膜通过第二杂质的离子注入而形成在所述半导体衬底的主表面上方，其具有比所述第一半导体区域高的杂质浓度。
5.根据权利要求4的半导体器件，
其中所述半导体衬底由硅衬底制成，
其中所述存储单元还包括：间隔层，通过所述侧壁形成在所述分离栅极的侧壁处；以及硅化物层，形成在所述第二半导体区域上方，且其一端设置在所述间隔层的附近，以及
其中所述硅化物层不形成在所述第一半导体区域中。
6.一种制造半导体器件的方法，所述半导体器件包括第一MISFET和第二MISFET，所述第一MISFET包括通过第一栅极绝缘膜而形成在半导体衬底的第一区域的主表面上方的第一栅极，所述第二MISFET包括通过比所述第一栅极绝缘膜厚的第二栅极绝缘膜而形成在所述半导体衬底的第二区域的主表面上方的比所述第一栅极高的第二栅极，所述方法包括以下步骤：
(a)在所述半导体衬底的主表面上方形成所述第二栅极绝缘膜并去除所述第一区域中的所述第二栅极绝缘膜后，在所述第一区域的所述半导体衬底的主表面上方形成所述第一栅极绝缘膜并将所述第二区域中的所述第二栅极绝缘膜的膜厚度制成较厚；
(b)在所述第一和第二栅极绝缘膜上方形成第一电极材料膜；
(c)在所述第一电极材料膜上方形成帽层绝缘膜后，去除所述第二区域中的所述帽层绝缘膜并在所述第一电极材料膜上方形成第二电极材料膜；
(d)在利用所述帽层膜来保护所述第一区域中的所述第一电极材料膜的同时，通过对所述第二区域中的所述第一电极材料膜和所述第二电极材料膜进行构图，形成包括所述第一电极材料膜和所述第二电极材料膜的所述第二栅极；以及
(e)通过在去除所述第一区域中的所述帽层绝缘膜后对所述第一区域中的所述第一电极材料膜进行构图，形成包括所述第一电极材料膜的所述第一栅极。
7.根据权利要求6的制造半导体器件的方法，其中，在所述步骤(b)中，所述第一电极材料膜是未掺杂质的第一硅膜，且在所述步骤(c)中，所述第二电极材料膜是未掺杂质的第二硅膜，所述方法还包括以下步骤：
(f)在所述步骤(b)后，通过向所述第一硅膜中离子注入第一杂质，形成由掺杂质的第一硅膜制成的所述第一电极材料膜；以及
(g)使用所述第二栅极作为掩膜，通过向所述半导体衬底的主表面中离子注入第二杂质，在所述第二栅极的附近形成半导体区域，
其中，在所述步骤(g)的同时，通过向所述第二硅膜中离子注入所述第二杂质，形成由掺杂质的第二硅膜制成的所述第二电极材料膜。
8.一种制造半导体器件的方法，所述半导体器件包括：第一MISFET，其包括通过第一栅极绝缘膜而形成在半导体衬底的第一区域的主表面上方的第一栅极；第二MISFET，其包括通过比所述第一栅极绝缘膜厚的第二栅极绝缘膜而形成在所述半导体衬底的第二区域的主表面上方的比所述第一栅极高的第二栅极；以及存储单元，其包括：控制栅极，其通过第三栅极绝缘膜而形成在所述半导体衬底的第三区域的主表面上方；电荷存储层，其一部分形成在所述控制栅极的一个侧壁处，且其另一部分形成在所述半导体衬底的主表面上方；以及存储栅极，通过所述电荷存储层的所述一部分而与所述控制栅极电分离，通过所述电荷存储层的所述另一部分而与所述半导体衬底电分离，并与所述控制栅极一起形成分离栅极，所述方法包括以下步骤：
(a)在所述半导体衬底的主表面上方形成所述第二栅极绝缘膜之后，去除所述第一区域和第三区域中的所述第二栅极绝缘膜；
(b)同时在所述第一区域和第三区域中的所述半导体衬底的主表面上方形成所述第一和第三栅极绝缘膜并将所述第二区域中的所述第二栅极绝缘膜的膜厚度制成较厚；
(c)在所述第一、第二和第三栅极绝缘膜上方形成第一电极膜并在所述第一电极材料膜上方形成帽层绝缘膜后，去除所述第二区域和第三区域中的所述帽层绝缘膜并在所述第一电极材料膜上方形成第二电极材料膜；
(d)在利用所述帽层膜来保护所述第一区域中的所述第一电极材料膜的同时，通过对所述第二区域中的所述第一电极材料膜和所述第二电极材料膜进行构图，形成包括所述第一电极材料膜和所述第二电极材料膜的所述第二栅极，并通过对所述第三区域中的所述第二和第一电极材料膜进行构图，形成包括所述第一电极材料膜和所述第二电极材料膜的所述控制栅极；以及
(e)在去除所述第一区域中的所述帽层绝缘膜后，通过对所述第一区域中的所述第一电极材料膜进行构图，形成包括所述第一电极材料膜的所述第一栅极。
9.根据权利要求8的制造半导体器件的方法，还包括以下步骤：
(f)使用所述控制栅极作为掩膜，通过对所述第三区域中的所述第三栅极绝缘膜进行构图，使得所述第三栅极绝缘膜保留在所述控制栅极下方；以及
(g)在形成要成为所述电荷存储层的ONO膜以覆盖所述控制栅极的顶表面、侧壁和所述半导体衬底的主表面并在所述ONO膜上方形成第三电极材料膜之后，通过对所述第三电极材料膜进行各向异性刻蚀来在所述控制栅极的一个侧壁处形成存储栅极，所述存储栅极包括所述第三电极材料膜并与所述控制栅极一起形成所述分离栅极，且进一步地去除不与所述存储栅极接触的所述ONO膜，
其中通过所述步骤(g)中的各向异性刻蚀使得所述存储栅极的高度与所述存储栅极的栅长度的比大于1。
10.根据权利要求9的制造半导体器件的方法，还包括以下步骤：
(h)使用所述分离栅极作为掩膜，通过向所述半导体衬底的主表面中离子注入杂质，在所述分离栅极的附近形成第一半导体区域；
(i)在形成绝缘膜以覆盖所述分离栅极的顶表面、侧壁和所述半导体衬底的主表面后，通过对所述绝缘膜进行回刻蚀，在所述分离栅极的侧壁处形成包括所述绝缘膜的侧壁；以及
(j)使用所述分离栅极和所述侧壁作为掩膜，通过向所述半导体衬底的主表面中离子注入杂质，形成比所述分离栅极附近的所述第一半导体区域杂质浓度高的第二半导体区域。
11.根据权利要求10的制造半导体器件的方法，其中所述半导体衬底由硅衬底制成，所述方法还包括以下步骤：
(k)在形成氧化硅膜以覆盖所述分离栅极的顶表面、侧壁和所述硅衬底的主表面后，通过对所述氧化硅膜进行回刻蚀，通过所述侧壁而在所述分离栅极的侧壁处形成包括所述氧化硅膜的间隔层；
(l)形成金属膜以覆盖所述分离栅极的顶表面、侧壁和所述硅衬底的主表面，并通过对所述金属膜和所述第二半导体区域之间的接触部分进行硅化而形成其一端设置在所述间隔层附近的硅化物层；以及
(m)在所述步骤(l)后，去除未反应的金属膜。
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