CN104701318A - 半导体集成电路装置 - Google Patents

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Abstract

本发明涉及半导体集成电路装置。在LCD驱动器IC芯片等显示装置驱动用IC芯片中，在输入和输出电路中多采用运算放大器，作为其补偿用电容器，中耐压芯片内电容器成为必须的。在产品领域中，成本竞争力非常重要，因此，多采用面积效率良好的MIS电容。但是，与在VCO电路等中多采用的所谓的变容二极管不同，谋求电容的电压依赖性尽量小的特性。因此，追加附加的工艺来降低电容的电压依赖性，但是，存在工艺成本上升的问题。本申请发明是，通过第一导电型低耐压阱区域构成在半导体集成电路装置上的I/O电路等中使用的第一导电型中耐压芯片内MIS电容的半导体基板侧电容电极。

Description

半导体集成电路装置
技术领域
本申请涉及半导体集成电路装置（或者半导体装置）的器件（Device）构造以及半导体集成电路装置（或者半导体装置）的制造方法，能够应用于集成了例如互补型MISFET（Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管）的器件等。
背景技术
日本特开2010-62182号公报（专利文献1）或者与其对应的美国专利第8067807号公报（专利文献2）涉及LCD（Liquid Crystal Display：液晶显示器）驱动器（Driver）IC（Integrated Circuit Device：集成电路器件）。在其中公开了如下的LCD驱动器芯片：具有具有P型和N型的各种深度的阱区域的杂质掺杂区域构造，并且，混载有低耐压MOS（Metal Oxide Semiconductor：金属氧化物半导体）FET和高耐压MOSFET。
日本特开2005-210005号公报（专利文献3）涉及可变电容范围大的变容二极管（Varactor）。其中公开了如下技术：在 N阱（Well）的表面的栅极（Gate）电极（对置的电容器电极）下设置P型反掺杂（Counter Dope）层。
日本特开2004-235577号公报（专利文献4）或者与其对应的美国专利第6999296号公报（专利文献5）涉及变容二极管（电压控制可变电容元件）。其中公开了如下的变容二极管元件：将P型半导体基板的表面的N阱和多晶硅（Polysilicon）栅极电极作为电容电极。
日本特开2004-311752号公报（专利文献6）或者与其对应的美国专利第7211875号公报（专利文献7）涉及相对于端子间电压的变化的电容变化的追随性优良的电压控制型电容元件。其中公开了如下的器件构造：在将N阱和栅极电极作为两极电极的电压控制型电容元件中，在栅极电极的两侧的N阱的表面设置P+型杂质掺杂区域，将它们连接于接地电位。
日本特开2008-283090号公报（专利文献8）涉及具有排列为阵列状的电阻元件的LCD驱动器芯片。其中公开了如下的杂质掺杂区域构造：具有P型以及N型的各种深度的阱区域。
日本特开2009-21546号公报（专利文献9）或者与其对应的美国专利公开2012-37965号公报（专利文献10）涉及具有高耐压MISFET的LCD驱动器芯片。其中公开了如下技术：作为LCD驱动器IC芯片（Chip）而混载有低耐压MOS（Metal Oxide Semiconductor：金属氧化物半导体）FET以及高耐压MOSFET。
现有技术文献
专利文献
专利文献1：日本特开2010-62182号公报；
专利文献2：美国专利第8067807号公报；
专利文献3：日本特开2005-210005号公报；
专利文献4：日本特开2004-235577号公报；
专利文献5：美国专利第6999296号公报；
专利文献6：日本特开2004-311752号公报；
专利文献7：美国专利第7211875号公报；
专利文献8：日本特开2008-283090号公报；
专利文献9：日本特开2009-21546号公报；
专利文献10：美国专利公开2012-37965号公报。
发明内容
发明要解决的课题
在LCD驱动器IC芯片等显示装置驱动用IC芯片中，在输入和输出电路中多采用运算放大器（Opamp）电路，作为其补偿用电容器（Compensation Capacitor），中耐压芯片内电容器为必须的。
在产品领域中成本竞争力非常重要，因此，多采用面积效率良好的MIS电容。但是，与在VCO（Voltage-Controlled Oscillator：压控振荡器）电路等中多采用的所谓的变容二极管（Varactor）不同，谋求电容的电压依赖性尽量小的特性。
因此，追加附加的工艺来降低电容的电压依赖性，但是，存在工艺成本上升的问题。
以下对用于解决这样课题的方案等进行说明，其他课题与新的特征根据本说明书的记述以及附图而变得明显。
用于解决课题的方案
若对在本申请中公开的实施方式中的代表性的实施方式的概要简单地说明，则如下所述那样。
即，本申请的一个实施方式的概要如下：由第一导电型低耐压阱区域构成在半导体集成电路装置上的I/O电路等中所使用的第一导电型中耐压芯片内MIS电容的半导体基板侧电容电极。
发明效果
若对在本申请中公开的实施方式中的代表性的实施方式所得到的效果简单地说明，则如下所述那样。
即，根据前述本申请的一个实施方式，能够降低工艺成本。
附图说明
图1是用于例示作为本申请的一个实施方式的半导体集成电路装置中的芯片布局的一例的LCD驱动器芯片的布局的芯片上表面整体图。
图2是用于对图1的主要部分剖面的构造以电位关系为中心进行说明的示意性器件剖面图（低耐压MISFET和高耐压MISFET）。
图3是用于对图1的主要部分剖面的构造以电位关系为中心进行说明的示意性器件剖面图（中耐压MISFET和中耐压电容元件）。
图4是图2的N沟道型低耐压MISFET及其周边的更具体的器件剖面图。
图5是图2的P沟道型低耐压MISFET及其周边的更具体的器件剖面图。
图6是图3的N沟道型中耐压MISFET及其周边的更具体的器件剖面图。
图7是图3的P沟道型中耐压MISFET及其周边的更具体的器件剖面图。
图8是图3的N型中耐压MIS电容及其周边的更具体的器件剖面图。
图9是示出在图8的部分中形成到第一层金属布线时的构造的器件剖面图。
图10是图3的P型中耐压MIS电容及其周边的更具体的器件剖面图。
图11是示出图2和图3的高耐压MISFET和中耐压MIS电容的周边的具体构造的广区域器件剖面图。
图12是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（N型高耐压阱区域引入工序）的各主要部分器件剖面图。
图13是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（N型中耐压阱区域引入工序）的各主要部分器件剖面图。
图14是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（元件隔离区域形成工序）的各主要部分器件剖面图。
图15是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（P型中耐压阱区域引入工序）的各主要部分器件剖面图。
图16是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（P型低耐压阱区域引入工序）的各主要部分器件剖面图。
图17是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（N型低耐压阱区域引入工序）的各主要部分器件剖面图。
图18是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（栅极绝缘膜成膜工序）的各主要部分器件剖面图。
图19是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（多晶硅膜成膜工序）的各主要部分器件剖面图。
图20是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（多晶硅膜掺杂工序）的各主要部分器件剖面图。
图21是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（栅极电极加工工序）的各主要部分器件剖面图。
图22是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（低耐压源极漏极延伸区域引入工序）的各主要部分器件剖面图。
图23是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（中耐压源极漏极延伸区域引入工序）的各主要部分器件剖面图。
图24是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（侧壁隔离物绝缘膜形成工序）的各主要部分器件剖面图。
图25是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（N+型源极漏极区域等引入工序）的各主要部分器件剖面图。
图26是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（P+型源极漏极区域等引入工序）的各主要部分器件剖面图。
图27是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（硅化物膜形成工序）的各主要部分器件剖面图。
图28是用于对在同一N型高耐压阱区域内设置有中耐压电容和中耐压MISFET的变形例进行说明的与图3对应的示意性器件剖面图（中耐压MISFET和中耐压电容元件）。
图29是用于对考虑了确保与中耐压区域的边界的耐压的变形例2进行说明的与图3（图28）对应的示意性器件剖面图（中耐压MISFET和中耐压电容元件）。
图30是图29的P型中耐压MIS电容及其周边的更具体的器件剖面图。
图31是用于对与前述实施方式（包括变形例）相关的技术课题进行补充说明的示出前述实施方式的电容元件的具体应用电路的一例的电路图。
图32是用于对前述一个实施方式的半导体集成电路装置的布局等进行说明的示意性器件剖面图。
具体实施方式
实施方式的概要
首先，对在本申请中所公开的代表性的实施方式的概要进行说明。
1. 一种半导体集成电路装置，包括以下：
（a）半导体基板，具有第一主面；
（b）第一N型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
（c）P沟道型低耐压MISFET，形成在所述第一N型低耐压阱区域的表面区域；
（d）第二N型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一N型低耐压阱区域同时形成；以及
（e）N型中耐压MIS电容，设置在所述第二N型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二N型低耐压阱区域作为一个电容电极。
2. 在方案1所述的半导体集成电路装置中，所述N型中耐压MIS电容的另一个电容电极是N型多晶硅电极。
3. 在方案1或者2所述的半导体集成电路装置中，所述半导体基板是P型硅单晶基板。
4. 在方案1～3的任一项所述的半导体集成电路装置中，还包括以下：
（f）第一P型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
（g）N沟道型低耐压MISFET，形成在所述第一P型低耐压阱区域的表面区域形成；
（h）第二P型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一P型低耐压阱区域同时形成；以及
（i）P型中耐压MIS电容，设置在所述第二P型低耐压阱区域的表面区域，耐压比所述N沟道型低耐压MISFET高，将所述第二P型低耐压阱区域作为一个电容电极。
5. 在方案1～4的任一项所述的半导体集成电路装置中，所述半导体集成电路装置是显示装置驱动用。
6. 在方案1～4的任一项所述的半导体集成电路装置中，所述半导体集成电路装置是液晶显示装置驱动用。
7. 在方案4～6的任一项所述的半导体集成电路装置中，还包括以下：
（j）第一N型高耐压阱区域，以平面性地内包所述第一P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第一P型低耐压阱区域深；以及
（k）第二N型高耐压阱区域，以平面性地内包所述第二P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第二P型低耐压阱区域深，与所述第一N型高耐压阱区域同时形成。
8. 在方案2～7的任一项所述的半导体集成电路装置中，还包括以下：
（l）阈值电压调整用N型掺杂区域，形成在所述第一N型低耐压阱区域的沟道区域；以及
（m）电容N型掺杂区域，在所述第二N型低耐压阱区域的所述另一个电容电极所对置的表面附近区域与所述阈值电压调整用N型掺杂区域同时形成。
9. 在方案1～8的任一项所述的半导体集成电路装置中，还包括以下：
（n）第三N型高耐压阱区域，在所述半导体基板的所述第一主面内比所述第二P型低耐压阱区域深且与所述第一N型高耐压阱区域同时形成；
（o）第一N型中耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；
（p）P沟道型中耐压MISFET，形成在所述第一N型中耐压阱区域的表面区域；
（q）所述第二P型低耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；以及
（r）P型中耐压MIS电容，设置在所述第二P型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二P型低耐压阱区域作为一个电容电极。
10. 在方案9所述的半导体集成电路装置中，还包括以下：
（s）第一P型中耐压阱区域，在所述半导体基板的所述第一主面内以与所述第一N型中耐压阱区域和所述第二P型低耐压阱区域接壤的方式设置在它们之间。
11. 一种半导体集成电路装置，包括以下：
（a）半导体基板，具有第一主面；
（b）第一P型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
（c）N沟道型低耐压MISFET，形成在所述第一P型低耐压阱区域的表面区域；
（d）第二P型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一P型低耐压阱区域同时形成；以及
（e）P型中耐压MIS电容，设置在所述第二P型低耐压阱区域的表面区域，耐压比所述N沟道型低耐压MISFET高，将所述第二P型低耐压阱区域作为一个电容电极。
12. 在方案11所述的半导体集成电路装置中，所述P型中耐压MIS电容的另一个电容电极是P型多晶硅电极。
13. 在方案11或12所述的半导体集成电路装置中，所述半导体基板是P型硅单晶基板。
14. 在方案11～13的任一项所述的半导体集成电路装置中，还包括以下：
（f）第一N型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
（g）P沟道型低耐压MISFET，形成在所述第一N型低耐压阱区域的表面区域；
（h）第二N型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一N型低耐压阱区域同时形成；以及
（i）N型中耐压MIS电容，设置在所述第二N型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二N型低耐压阱区域作为一个电容电极。
15. 在方案11～14的任一项所述的半导体集成电路装置中，所述半导体集成电路装置是显示装置驱动用。
16. 在方案11～14的任一项所述的半导体集成电路装置中，所述半导体集成电路装置是液晶显示装置驱动用。
17. 在方案14～16的任一项所述的半导体集成电路装置中，还包括以下：
（j）第一N型高耐压阱区域，以平面性地内包所述第一P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第一P型低耐压阱区域深；以及
（k）第二N型高耐压阱区域，以平面性地内包所述第二P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第二P型低耐压阱区域深，与所述第一N型高耐压阱区域同时形成。
18. 在方案12～17的任一项所述的半导体集成电路装置中，还包括以下：
（l）阈值电压调整用P型掺杂区域，形成在所述第一P型低耐压阱区域的沟道区域；以及
（m）电容P型掺杂区域，在所述第二P型低耐压阱区域的所述另一个电容电极所对置的表面附近区域与所述阈值电压调整用P型掺杂区域同时形成。
19. 在方案11～18的任一项所述的半导体集成电路装置中，还包括以下：
（n）第三N型高耐压阱区域，在所述半导体基板的所述第一主面内比所述第二P型低耐压阱区域深且与所述第一N型高耐压阱区域同时形成；
（o）第一N型中耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；
（p）P沟道型中耐压MISFET，形成在所述第一N型中耐压阱区域的表面区域；
（q）所述第二P型低耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；以及
（r）P型中耐压MIS电容，设置在所述第二P型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二P型低耐压阱区域作为一个电容电极。
20. 在方案19所述的半导体集成电路装置中，还包括以下：
（s）第一P型中耐压阱区域，在所述半导体基板的所述第一主面内以与所述第一N型中耐压阱区域和所述第二P型低耐压阱区域接壤的方式设置在它们之间。
[本申请中的记载形式、基本性用语、用法的说明]
1. 在本申请中，关于实施方式的记载，根据需要，存在为了方便而分为多个部分进行记载的情况，但是，除了特别明示了不是那样的意图的情况之外，它们不是彼此独立单独的，单一的例子的各部分、一方面是另一方面的一部分细节或者一部分或者全部的变形例等。此外，作为原则，关于同样的部分，省略重复说明。此外，关于实施方式中的各构成要素，除了特别明示了不是那样的意图的情况、理论上限定为该数的情况、以及根据上下文显然不是那样的情况之外，不是必须的。
进而，在本申请中，在称“半导体装置”或者“半导体集成电路装置”时，主要是指各种晶体管（有源元件）单体和以它们为中心在半导体芯片等（例如单晶硅基板）上集成了电阻、电容器等的结构、以及对半导体芯片等进行了封装后的结构。此处，作为各种晶体管的代表性的晶体管，能够例示MOSFET（Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管）所代表的MISFET（Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管）。此时，作为集成电路结构的代表性的结构，能够例示组合了N沟道型MISFET和P沟道型MISFET的COMS（Complementary Metal Oxide Semiconductor：互补金属氧化物半导体）型集成电路所代表的CMIS（Complementary Metal Insulator Semiconductor：互补型金属绝缘体半导体）型集成电路。
当前的半导体集成电路装置即LSI（Large Scale Integration：大规模集成）的晶片工艺通常分为两个部分来考虑。即，第一，是从作为原材料的硅晶片的搬入到金属前（premetal）工序（由M1布线层下端和栅极电极构造之间的层间绝缘膜等的形成、接触孔形成、钨插塞、埋入等构成的工序）左右的FEOL（Front End of Line：前端线）工序。第二，是从M1布线层形成开始到向铝类焊盘电极上的最终钝化膜的焊盘开口的形成左右（在晶片级封装工艺中，也包括该工艺）的BEOL（Back End of Line：后端线）工序。
2. 同样地，在实施方式等记载中，关于材料、组成等，即便称“由A构成的X”等，除了特别明示了不是那样的意图的情况和根据上下文显然不是那样的情况之外，不排除将A以外的要素作为主要的构成要素之一的情况。例如，如果关于成分来说的话，是“包括A作为主要成分的X”等意思。例如，即便称“硅构件”等，也并不限于纯粹的硅，当然还包括含有SiGe合金或其他将硅作为主要成分的多元合金、其他添加物等的构件。
同样地，即便称“氧化硅膜”、“氧化硅类绝缘膜”等，也不仅包括比较纯粹的非掺杂氧化硅（Undoped Silicon Oxide），还包括其他的将氧化硅作为主要成分的绝缘膜。例如，掺杂了TEOS基氧化硅（TEOS-based silicon oxide）、PSG（Phosphorus Silicate Glass：磷硅酸盐玻璃）、BPSG（Borophosphosilicate Glass：掺杂硼磷的硅玻璃）等杂质的氧化硅类绝缘膜也是氧化硅膜。此外，除了热氧化膜、CVD氧化膜之外，SOG（Spin On Glass：旋涂玻璃）、纳米聚硅（NSC：Nano-Clustering Silica）等涂敷类膜也是氧化硅膜或者氧化硅类绝缘膜。此外，FSG（Fluorosilicate Glass：氟硅酸玻璃）、SiOC（Silicon Oxicarbide：碳氧化硅）或者碳掺杂氧化硅（Carbon-doped Silicon oxide）或者OSG（Organosilicate Glass：有机硅酸盐玻璃）等Low-k绝缘膜也同样是氧化硅膜或者氧化硅类绝缘膜。进而，在与它们同样的构件中引入了空穴的二氧化硅类Low-k绝缘膜（多孔类绝缘膜，在称“多孔或者多孔质”时，包括分子性多孔质）也是氧化硅膜或者氧化硅类绝缘膜。
此外，与氧化硅类绝缘膜并列地，作为在半导体领域常用的硅类绝缘膜，有氮化硅类绝缘膜。作为属于该系统的材料，有SiN、SiCN、SiNH、SiCNH等。此处，在称“氮化硅”时，除了特别明示了不是那样的意图时之外，包括SiN和SiNH这二者。同样地，在称“SiCN”时，除了特别地明示了不是那样的意图时之外，包括SiCN以及SiCNH这二者。
此外，SiC具有与SiN类似的性质，而SiON当然应该分类为氧化硅类绝缘膜的情况很多，但是，在作为蚀刻停止膜的情况下，与SiC、SiN等相近。
关于氮化硅膜，除了多被用为SAC（Self-Aligned Contact：自对准接触）技术中的蚀刻停止膜即CESL（Contact Etch-Stop Layer：接触蚀刻停止层）之外，也被用作SMT（Stress Memorization Technique：应力记忆技术）中的应力赋予膜。
此外，关于硅化物膜等，在以下的实施方式中，主要取钴硅化物为例具体地进行说明。作为硅化物膜，不限于钴硅化物，也可以是镍硅化物等（包括其他镍类的硅化物）、钛硅化物、钨硅化物等。此处，关于镍硅化物等，在称“镍硅化物”时，通常指镍单硅化物，但是，不仅只包括比较纯粹的镍单硅化物，还包括以镍单硅化物为主要的构成要素的合金、混晶等。此外，作为Ni硅化物化用的金属膜，除了Ni（镍）膜以外，还能使用例如Ni-Pt合金膜（Ni和Pt的合金膜）、Ni-V合金膜（Ni和V的合金膜）、Ni-Pd合金膜（Ni和Pd的合金膜）、Ni-Yb合金膜（Ni和Yb的合金膜）或者Ni-Er合金膜（Ni和Er的合金膜）这样的镍合金膜等。此外，将这些以镍为主要的金属元素的硅化物总称为“镍类的硅化物”。
3. 在称“晶片”时，通常指将半导体集成电路装置（半导体装置、电子装置也相同）形成在其上的单晶硅晶片，但是，当然也包括外延晶片、SOI基板、LCD玻璃基板等绝缘基板和半导体层等复合晶片等。
4. 关于图形、位置、属性等，进行了优选的例示，但是，除了特别明示了不是那样的意图的情况和根据上下文显然不是那样的情况之外，当然不严格限定于此。因此，例如，“正方形”包括大致正方形，“正交”包括大致正交的情况，“一致”包括大致一致的情况。这对于“平行”、“直角”也是相同的。因此，例如，从完全平行的10度左右的偏差属于平行。
此外，关于某个区域，在称“整体”、“全部”、“整个区域”等时，包括“大致整体”、“大致全部”、“大致整个区域”等情况。因此，例如，某个区域的80％以上能称为“整体”、“全部”、“整个区域”。这对于“全周”、“全长”等也是相同的。
进而，关于某物的形状，在称“矩形”时，包括“大致矩形”。因此，例如，如果与矩形不同的部分的面积不足整体的20％左右的话，能称为矩形。在该情况下，这对于“环状”等也是相同的。在该情况下，在环状体被分断的情况下，内插或者外插了该被分断的要素部分的部分是环状体的一部分。
此外，关于周期性，“周期性”也包括大致周期性，关于各个要素，例如，如果周期的偏差不足20％左右的话，各个要素能称为“周期性”。进而，从该范围偏离的程度如果不足成为其周期性的对象的全部要素的例如20％左右的话，能作为整体称为“周期性”。
此外，本节的定义是一般性的，在以下的个别记载中存在不同的定义时，关于此处的部分，优先个别的记载。但是，关于在该个别的记载部分未规定等的部分，只要未明确否定，则本节的定义、规定等还是有效的。
5. 进而，在提及了特别指定的数值、数量时，除了特别明示了不是那样的意图的情况、理论上限定为该数的情况、以及根据上下文显然不是那样的情况之外，既可以是超过该特别指定的数值的数值，也可以是不足该特别指定的数值的数值。
6. 在本申请中，“MIS电容”或者“MIS电容元件”是指由与MISFET的栅极电极对应的导电层、与栅极绝缘膜对应的绝缘层、半导体基板等（包括基板的一部分的杂质掺杂区域）的半导体区域等构成的电容元件。在此情况下，为了方便，有时分别将与栅极电极对应的导电层称为电容元件的“电容栅极电极”、将与栅极绝缘膜对应的绝缘层称为“栅极绝缘膜”、将半导体基板的表面的电容栅极电极所对置的部分称为“基板电容电极”或者“基板电容电极杂质掺杂区域”。
此外，在本申请中，将MIS电容中的基板电容电极杂质掺杂区域为N型的MIS电容称为“N型MIS电容”，将基板电容电极杂质掺杂区域为P型的MIS电容称为“P型MIS电容”。
此外，在本申请中，例如，电容栅极电极是多晶硅等，在被掺杂为N型时，称为“N型电容栅极电极”，将这样的“MIS电容”称为“N栅极MIS电容”。相反地，在被掺杂为P型时，称为“P型电容栅极电极”，将这样的MIS电容称为“P栅极MIS电容”。
此外，在本申请中，将电容栅极电极和基板电容电极杂质掺杂区域为相同导电类型的MIS电容称为“同一导电型MIS电容”。与此对应地，将电容栅极电极和基板电容电极杂质掺杂区域都是N型的MIS电容称为“双N型MIS电容”，将都是P型的MIS电容称为“双P型MIS电容”。
进而，在本申请中，为了满足记载的简洁性的要求，在提及属于耐压不同的多个元件组的元件（MISFET、MIS电容等）时，称“低耐压元件”、“中耐压元件”、“高耐压元件”等进行区别。即，中耐压元件的耐压比低耐压元件的耐压高，高耐压元件的耐压比中耐压元件的耐压更高。例如，中耐压MIS电容的耐压比低耐压MISFET的耐压高，高耐压MISFET的耐压比中耐压MISFET的耐压更高。即，相对地，作为比较彼此的耐压的代替，只不过在名称中包括了它们的条件，例如，即便称“低耐压……、中耐压……”，也并不是以“高耐压……”为前提的。此处，“元件的耐压”是指为了保证正常的工作电压下的工作而被设定得比工作电压高一些。具体地说，对于MISFET，例如是栅极-源极间电压的保证上限，对于MIS电容，例如是两端子间电压的保证上限。进而，不用说，各个元件的耐压即便在属于具有相同耐压的元件组的元件间，也并非具有完全相同的耐压，通常，由于元件的特性（种类的不同）以及工艺不均而具有一定范围宽度地分布。
此外，在本申请中，“阱区域”是指至少一个MISFET形成在其中（当然，这意味着MISFET的半导体区域部分等处于其中）的杂质掺杂区域（本来的阱区域）以及与其同时形成的杂质掺杂区域（同时形成阱区域）这二者。
进而，在本申请中，为了区别属性不同的多个种类的阱区域，对本来的阱区域附加所制作的MISFET的耐压而成为例如“低耐压P型（N型）阱区域”、“中耐压P型（N型）阱区域”、“高耐压P型（N型）阱区域”等。这不是必须的，但是，在以下的例子中，浓度关系是P型基板<高耐压P型（N型）阱区域<中耐压P型（N型）阱区域<低耐压P型（N型）阱区域。另一方面，关于深度，是中耐压P型（N型）阱区域<高耐压P型（N型）阱区域且低耐压P型（N型）阱区域<高耐压P型（N型）阱区域。关于低耐压P型（N型）阱区域与中耐压P型（N型）阱区域的深度的关系，同样不是必须的，在该例子中是相同程度或者低耐压P型（N型）阱区域<中耐压P型（N型）阱区域。此外，关于杂质浓度的比较，作为原则，如果是P型，则在P型同伴（如果是N型，则N型同伴）间基于峰浓度进行。
此外，在以下的实施方式中，关于阱区域，即便不逐一指出，属于相同导电类型且相同的耐压的阱区域是同时形成的。
进而，关于阱区域同伴的关系，在称“平面性地内包”等时，并不意味着三维地内包，而是说在正投影于与主面平行的平面的情况下内部地包括。在“三维地内包”的情况下，当然是平面性地内包。因此，例如，使浅阱区域局部存在于比其深的地方的深阱区域包括平面性地超过浅阱区域的展宽而扩展的情况等。即，作为以深的N型阱区域三维地内包浅的P型阱区域的代替，包括通过使浅的P型阱区域局部存在于深的地方的N型阱区域和与其连结而包围周边的N型杂质区域来将浅的P型阱区域从P型基板隔离的情况等。
同样地，关于MISFET以及MIS型电容，对应的区域即便不逐一指出，属于相同导电类型且相同的耐压的区域（包括多个耐压共同的区域）是同时形成的。例如，取图6和图8为例，是N型中耐压源极漏极延伸区域8nm和电容电极取出部周边N型掺杂区域18nm、N+型接触区域6n和N+型源极漏极区域7n等。此外，若取图5和图8为例，则是阈值电压调整用N型掺杂区域Dnq和电容N型掺杂区域Dnc等。此外，若取图5和图6为例，则是P+型接触区域6p和P+型源极漏极区域7p等。此外，若取图7和图10为例，则是P型中耐压源极漏极延伸区域8pm和电容电极取出部周边P型掺杂区域18pm等。
[实施方式的细节]
对实施方式进行更详细叙述。在各图中，同一或者同样的部分以同一或者类似的记号或者附图标记来表示，作为原则不进行重复说明。
此外，在附图中，反而存在如下情况：在变得繁杂的情况或者与空隙的区别是明确的情况下，即便是剖面，也省略剖面线等。进而，即便不是剖面，为了明示不是空隙，有时也附加剖面线。
进而，关于二者择一的情况下的称呼，在将一个作为“第一”等且将另一个称为“第二”等情况下，存在沿着代表性的实施方式相对应地进行例示的情况，例如，即便称“第一”，当然也不限定于例示的该选项。
1. 本申请的一个实施方式的半导体集成电路装置中的芯片布局的一例和主要部分器件构造的一例即CMIS集成电路装置等的说明（主要是从图1到图11）
以下，作为本申请的前述一个实施方式的半导体集成电路装置的具体例，取所谓的LCD驱动器芯片为例具体地进行说明，但是，不限于显示装置驱动器芯片，而也能广泛地应用于具有芯片内的电容元件的模拟&数字混载、CPU、MPU、其他的LSI等。
此外，LCD驱动器芯片当然可以是编入了例如投影型静电电容方式触摸传感器面板（此外，电阻方式、表面弹性波方式、红外线方式、电磁感应方式等也是相同的）的控制单元的芯片。
进而，以下，取90纳米技术节点（Nanometer Technology Node）为例来具体地说明，但是，当然也能应用于比这细微的技术节点的器件和比这粗的技术节点器件。
关于以下说明的器件构造，为了方便说明，以利用栅极先（Gate First）方式的多晶硅栅极构造为前提进行说明。但是，作为栅极构造，除了多晶硅栅极之外，也可以是多晶硅硅化物栅极、硅化物栅极、多金属栅极、金属栅极等，作为栅极工艺，除了栅极先方式之外，也可以是栅极后（Gate Last）方式，还可以是它们的中间的方式。此外，关于栅极绝缘膜，此处，取将氧化硅类绝缘膜作为中心的结构为例来具体地说明，但是，当然也可以是高介电性绝缘膜。
在本申请中，除了特别明示性地限定的情况之外，包括这些称“LCD驱动器芯片”。
图1是用于例示作为本申请的一个实施方式的半导体集成电路装置中的芯片布局的一例的LCD驱动器芯片的布局的芯片上表面整体图。图2是用于对图1的主要部分剖面的构造以电位关系为中心进行说明的示意性器件剖面图（低耐压MISFET和高耐压MISFET）。图3是用于对图1的主要部分剖面的构造以电位关系为中心进行说明的示意性器件剖面图（中耐压MISFET和中耐压电容元件）。图4是图2的N沟道型低耐压MISFET及其周边的更具体的器件剖面图。图5是图2的P沟道型低耐压MISFET及其周边的更具体的器件剖面图。图6是图3的N沟道型中耐压MISFET及其周边的更具体的器件剖面图。图7是图3的P沟道型中耐压MISFET及其周边的更具体的器件剖面图。图8是图3的N型中耐压MIS电容及其周边的更具体的器件剖面图。图9是示出在图8的部分中形成到第一层金属布线时的构造的器件剖面图。图10是图3的P型中耐压MIS电容及其周边的更具体的器件剖面图。图11是示出图2以及图3的高耐压MISFET和中耐压MIS电容的周边的具体构造的广区域器件剖面图。基于这些，说明了本申请的前述一个实施方式的半导体集成电路装置中的芯片布局的一例以及主要部分器件构造的一例即CMIS集成电路装置等进行说明。
首先，根据图1对集成电路芯片的布局的一例（此处，作为具体例，说明LCD驱动器芯片的一例）进行说明。如图1所示，在半导体芯片2的表面1a（第一主面）上设置有例如高电压生成电路等电源电路PC1、PC2，从这些向作为目的的其他电路供给所需的电源电压以及基准电压（例如，15伏左右、5伏左右、3伏左右、1伏左右、－15伏左右）。此处所说的电源电路包括从单一的电源电压（例如，3伏左右）生成全部所需电位的电源电路以及从外部供给若干个电位的电源电路。此外，在半导体芯片2的表面1a上设置有用于输入图像、文字、图形等显示数据信号的输入电路IC，这些数据经由例如逻辑电路IC等被送到图形RAM电路GR1、GR2等。图形RAM电路GR1、GR2的数据根据需要被送到例如栅极驱动器电路GD（输出电路1）或者源极驱动器电路SD（输出电路2）等。此处，如果例示处理的电压范围等的一例，则如下所示。即，电源电路PC1、PC2是例如－15伏左右到正15伏左右，逻辑电路LC是例如0伏左右到1.2伏左右（例如，对应于图2的低耐压MISFET形成区域Rn1、Rp1等低电压电路区域）。输入电路IC以及源极驱动器电路SD是例如0伏左右到6伏左右（或者3.5伏左右）（例如，对应于图3的中耐压MISFET形成区域Rnm、Rpm等中电压电路区域以及中耐压MIS电容形成区域Rcn、Rcp）。另一方面，栅极驱动器电路GD是例如从－15伏左右到正15伏左右（例如，对应于图2的高耐压MISFET形成区域Rnh、Rph等高电压电路区域）。此外，这些是一例，电源电压的种类、值、范围等根据产品的代次、外部器件（显示装置）等进行各种变更。
接着，根据图2以及图3对构成图1的芯片2上的各种电路的部分的示意性剖面构造进行说明，但是，为了避免附图变得过长而视觉辨认性降低，将一个芯片的剖面分为两个部分来说明。即，在图2中示出了例如与栅极驱动器电路GD等对应的高电压电路区域以及例如与逻辑电路LC等对应的低电压电路区域，在图3中示出了例如与源极驱动器电路SD、输入电路IC等对应的中电压电路区域。
如图2所示，在P沟道型高耐压MISFET形成区域Rph中，在P型硅单晶基板1s（半导体基板部）的表面1a内（背面1b的相反侧的半导体表面内），设置有用于形成P沟道型高耐压MISFET（Qph）的N型高耐压阱区域Wnh。该N型高耐压阱区域Wnh是N型，因此，具有与P型基板电隔离的效果。在该N型高耐压阱区域Wnh的表面区域设置有P沟道型高耐压MISFET（Qph）的P型高耐压源极漏极区域5ph。此外，在N型高耐压阱区域Wnh的表面区域设置有用于取得其与高耐压电源Vddh（例如，15伏左右）的接触的N+型接触区域6n。进而，在P型高耐压源极漏极区域5ph之间的半导体基板2的表面1a上，例如经由高耐压栅极绝缘膜3h等设置有例如P型多晶Si栅极电极4p等的栅极电极膜。
同样地如图2所示，在N沟道型高耐压MISFET形成区域Rnh中，在P型硅单晶基板1s（半导体基板部）的表面1a内（背面1b的相反侧的半导体表面内）设置有用于形成N沟道型高耐压MISFET（Qnh）的P型高耐压阱区域Wph。该P型高耐压阱区域Wph与基板是相同导电类型，因此，在其他特性允许时能够省略。但是，在存在P型高耐压阱区域Wph的情况下，N沟道型高耐压MISFET的特性控制、工艺选择的自由度等增加。在该P型高耐压阱区域Wph的表面区域设置有N沟道型高耐压MISFET（Qnh）的N型高耐压源极漏极区域5nh。此外，在P型高耐压阱区域Wph的表面区域设置有用于取得其与高耐压电源Vssh（例如，－15伏左右）的接触的P+型接触区域6p。进而，在N型高耐压源极漏极区域5nh之间的半导体基板2的表面1a上例如经由高耐压栅极绝缘膜3h等设置有例如N型多晶Si栅极电极4n等的栅极电极膜。此处，P型高耐压阱区域Wph的杂质浓度比半导体基板部1s的杂质浓度高。
此外，如图2所示，在P沟道型低耐压MISFET形成区域Rpl以及N沟道型低耐压MISFET形成区域Rnl中，在该例中，在半导体基板2的表面1a内，遍及两个区域设置有N型高耐压阱区域Wnh。此外，在N型高耐压阱区域Wnh的表面区域设置有用于取得其与低耐压电源Vddl（例如，1伏左右）的接触的N+型接触区域6n。
进而，如图2所示，在P沟道型低耐压MISFET形成区域Rpl中，在半导体基板2的表面1a内设置有用于形成P沟道型低耐压MISFET（Qpl）且杂质浓度比N型高耐压阱区域Wnh高的N型低耐压阱区域Wnl。在该例中，N型低耐压阱区域Wnl的深度比N型高耐压阱区域Wnh的深度浅。在该N型低耐压阱区域Wnl的表面区域设置有P沟道型低耐压MISFET（Qpl）的P型低耐压源极漏极区域5pl。此外，在N型低耐压阱区域Wnl的表面区域设置有用于取得其与低耐压电源Vddl（例如，1伏左右）的接触的N+型接触区域6n。进而，在P型低耐压源极漏极区域5pl之间的半导体基板2的表面1a上，例如经由低耐压栅极绝缘膜3l等设置有例如P型多晶Si栅极电极4p等的栅极电极膜。
同样地如图2所示，在N沟道型低耐压MISFET形成区域Rnl中，在半导体基板2的表面1a内设置有用于形成N沟道型低耐压MISFET（Qnl）且杂质浓度比P型高耐压阱区域Wph高的P型低耐压阱区域Wpl。在该例中，P型低耐压阱区域Wpl的深度比P型高耐压阱区域Wph和N型高耐压阱区域Wnh的深度浅。在该P型低耐压阱区域Wpl的表面区域设置有N沟道型低耐压MISFET（Qnl）的N型低耐压源极漏极区域5nl。此外，在P型低耐压阱区域Wpl的表面区域设置有用于取得其与中耐压基准电压Vssm（即，低耐压基准电压，例如，0伏左右）的接触的P+型接触区域6p。即，在该例中，低耐压电路的基准电压与中耐压电路的基准电压为同一电位。进而，在N型低耐压源极漏极区域5nl之间的半导体基板2的表面1a上，例如经由低耐压栅极绝缘膜3l等设置有例如N型多晶Si栅极电极4n等的栅极电极膜。
接着，如图3所示，在P沟道型中耐压MISFET形成区域Rpm以及N沟道型中耐压MISFET形成区域Rnm中，在该例子中，在半导体基板2的表面1a内，遍及两个区域设置有N型高耐压阱区域Wnh。此外，在N型高耐压阱区域Wnh的表面区域设置有用于取得其与中耐压电源Vddm（例如，5伏左右）的接触的N+型接触区域6n。
此外，如图3所示，在P沟道型中耐压MISFET形成区域Rpm中，在半导体基板2的表面1a内设置有用于形成P沟道型中耐压MISFET（Qpm）且杂质浓度比N型高耐压阱区域Wnh高的N型中耐压阱区域Wnm。在该例子中，N型中耐压阱区域Wnm的深度比N型高耐压阱区域Wnh的深度浅。在该N型中耐压阱区域Wnm的表面区域设置有P沟道型中耐压MISFET（Qpm）的P型中耐压源极漏极区域5pm。此外，在N型中耐压阱区域Wnm的表面区域设置有用于取得其与中耐压电源Vddm（例如，5伏左右）的接触的N+型接触区域6n。进而，在P型中耐压源极漏极区域5pm之间的半导体基板2的表面1a上，例如经由中耐压栅极绝缘膜3m等设置有例如P型多晶Si栅极电极4p等的栅极电极膜。
同样地，如图3所示那样，在N沟道型中耐压MISFET形成区域Rpm中，在半导体基板2的表面1a内设置有用于形成N沟道型中耐压MISFET（Qnm）且杂质浓度比P型高耐压阱区域Wph高的P型中耐压阱区域Wpm。在该例子中，P型中耐压阱区域Wpm的深度比P型高耐压阱区域Wph的深度浅。在该P型中耐压阱区域Wpm的表面区域设置有N沟道型中耐压MISFET（Qnm）的N型中耐压源极漏极区域5nm。此外，在P型中耐压阱区域Wpm的表面区域设置有用于取得其与中耐压基准电压Vssm（例如，0伏左右）的接触的P+型接触区域6p。进而，在N型中耐压源极漏极区域5nm之间的半导体基板2的表面1a上，例如经由中耐压栅极绝缘膜3m等设置有例如N型多晶Si栅极电极4n等的栅极电极膜。
进而，如图3所示那样，在N型中耐压MIS电容形成区域Rcn中，在半导体基板2的表面1a内设置有用于形成N型中耐压MIS电容Cn的N型高耐压阱区域Wnh。在该N型高耐压阱区域Wnh的表面区域进一步设置有用于形成N型中耐压MIS电容Cn的N型低耐压阱区域Wnl。在该N型低耐压阱区域Wnl的表面区域设置有N型中耐压MIS电容Cn的N型电容电极取出区域15nm等。此外，在N型电容电极取出区域15nm之间的半导体基板2的表面1a上，例如经由中耐压电容绝缘膜10m（使用了中耐压栅极绝缘膜的电容绝缘膜）设置有例如N型多晶Si电容电极14n等基板外电容电极。这样，阱区域不是由N型中耐压阱区域Wnm而是由杂质浓度高的N型低耐压阱区域Wnl构成，因此，能够在广范围中确保由良好的累加模式（Accumulation Mode）带来的电压依赖性小的特性。此外，多晶Si电容电极由N型多晶Si电容电极14n构成，因此，能够得到同样的效果。进而，电容元件的两端子被固定为电源电位或接地电位，因此，不仅作为旁路电容，也能够应用于其他的用途（例如，非反馈电路的补偿电容、多级放大电路等的耦合电容等）。这是因为，N型中耐压MIS电容形成区域Rcn的N型高耐压阱区域Wnh（N型低耐压阱区域Wnl）与其他的N型高耐压阱区域Wnh（例如，P型中耐压MIS电容形成区域Rcp的N型高耐压阱区域Wnh）几何学地（电气地、电位地）隔离。此外，在没有这样的需要的情况下，也可以形成为共同的N型高耐压阱区域Wnh。
同样地，如图3所示那样，在P型中耐压MIS电容形成区域Rcp中，在半导体基板2的表面1a内设置有用于形成P型中耐压MIS电容Cp的N型高耐压阱区域Wnh。在该N型高耐压阱区域Wnh的表面区域进一步设置有用于形成P型中耐压MIS电容Cp的P型低耐压阱区域Wpl。此处，N型高耐压阱区域Wnh还担负将P型低耐压阱区域Wpl从半导体基板部1s电隔离的作用，在N型高耐压阱区域Wnh的表面区域设置有用于取得与中耐压电源Vddm的接触的N+型接触区域6n。在该P型低耐压阱区域Wpl的表面区域设置有P型中耐压MIS电容Cp的P型电容电极取出区域15pm等。此外，在P型电容电极取出区域15pm之间的半导体基板2的表面1a上例如经由中耐压电容绝缘膜10m（使用了中耐压栅极绝缘膜的电容绝缘膜）设置有例如P型多晶Si电容电极14p等基板外电容电极。这样，阱区域不是由P型中耐压阱区域Wpm而是由杂质浓度高的P型低耐压阱区域Wpl构成，因此，能够在广范围中确保由良好的累加模式（Accumulation Mode）带来的电压依赖性小的特性。此外，多晶Si电容电极由P型多晶Si电容电极14p构成，因此，能够得到同样的效果。进而，与上同样地，电容元件的两端子被固定为电源电位或接地电位，因此，不仅作为旁路电容，也能够应用于其他的用途（例如，非反馈电路的补偿电容、多级放大电路等的耦合电容等）。
接着，在图4中例示并说明了图2的N沟道型低耐压MISFET（Qnl）的周边剖面（N沟道型低耐压MISFET形成区域Rnl）的细节。以下，在图2中说明过的地方作为原则不进行重复（以下同样）。如图4所示那样，半导体基板2的表面1a的P型低耐压阱区域Wpl的表面区域被STI区域11（元件隔离绝缘膜）划分为多个区域。在其中存在用于取得P型低耐压阱区域Wpl的接触的P+型接触区域6p，在其他的区域设置有N沟道型低耐压MISFET（Qnl）的N型低耐压源极漏极延伸区域8nl。在N型低耐压源极漏极延伸区域8nl的表面区域设置有N+型源极漏极区域7n。在该例子中，由这些N型低耐压源极漏极延伸区域8nl、N+型源极漏极区域7n等构成例如图2的N型低耐压源极漏极区域5nl。
在N型低耐压源极漏极延伸区域8nl之间的半导体基板2的表面1a上经由例如低耐压栅极绝缘膜3l设置有N型多晶Si栅极电极4n。在N型多晶Si栅极电极4n的周边的半导体基板2的表面1a上设置有例如侧壁隔离物绝缘膜12。在低耐压栅极绝缘膜3l的下方的沟道区域（低耐压栅极绝缘膜3l的下方附近的P型半导体区域）根据需要设置有阈值电压调整用P型掺杂区域Dpq，其杂质浓度比其周边的P型半导体区域（P型低耐压阱区域Wpl）高。进而，在N型多晶Si栅极电极4n的上表面根据需要设置有栅极上硅化物膜9g（例如，钴硅化物膜），在N+型源极漏极区域7n、P+型接触区域6p等的上表面设置有基板上硅化物膜9s。
接着，在图5中例示并说明了图2的P沟道型低耐压MISFET（Qpl）的周边剖面（P沟道型低耐压MISFET形成区域Rpl）的细节。如图5所示那样，半导体基板2的表面1a的N型低耐压阱区域Wnl的表面区域被STI区域11（元件隔离绝缘膜）划分为多个区域。在其中存在用于取得N型低耐压阱区域Wnl的接触的N+型接触区域6n，在其他的区域设置有P沟道型低耐压MISFET（Qpl）的P型低耐压源极漏极延伸区域8pl。在P型低耐压源极漏极延伸区域8pl的表面区域设置有P+型源极漏极区域7p。在该例子中，由这些P型低耐压源极漏极延伸区域8pl、P+型源极漏极区域7p等构成例如图2的P型低耐压源极漏极区域5pl。
在P型低耐压源极漏极延伸区域8pl之间的半导体基板2的表面1a上经由例如低耐压栅极绝缘膜3l设置有P型多晶Si栅极电极4p。在P型多晶Si栅极电极4p的周边的半导体基板2的表面1a上设置有例如侧壁隔离物绝缘膜12。在低耐压栅极绝缘膜3l的下方的沟道区域（低耐压栅极绝缘膜3l的下方附近的N型半导体区域）根据需要设置有阈值电压调整用N型掺杂区域Dnq，其杂质浓度比其周边的N型半导体区域（N型低耐压阱区域Wnl）高。进而，在P型多晶Si栅极电极4p的上表面根据需要设置有栅极上硅化物膜9g（例如，钴硅化物膜），在P+型源极漏极区域7p、N+型接触区域6n等的上表面设置有基板上硅化物膜9s。
接着，在图6中例示并说明了图3的N沟道型中耐压MISFET（Qnm）的周边剖面（N沟道型中耐压MISFET形成区域Rnm）的细节。如图6所示那样，半导体基板2的表面1a的P型中耐压阱区域Wpm的表面区域被STI区域11（元件隔离绝缘膜）划分为多个区域。在其中存在用于取得P型中耐压阱区域Wpm的接触的P+型接触区域6p，在其他的区域设置有N沟道型中耐压MISFET（Qnm）的N型中耐压源极漏极延伸区域8nm。在N型中耐压源极漏极延伸区域8nm的表面区域设置有N+型源极漏极区域7n。在该例子中，由这些N型中耐压源极漏极延伸区域8nm、N+型源极漏极区域7n等构成例如图3的N型中耐压源极漏极区域5nm。
在N型中耐压源极漏极延伸区域8nm之间的半导体基板2的表面1a上经由例如中耐压栅极绝缘膜3m设置有N型多晶Si栅极电极4n。在N型多晶Si栅极电极4n的周边的半导体基板2的表面1a上设置有例如侧壁隔离物绝缘膜12。进而，在N型多晶Si栅极电极4n的上表面根据需要设置有栅极上硅化物膜9g（例如，钴硅化物膜），在N+型源极漏极区域7n、P+型接触区域6p等的上表面设置有基板上硅化物膜9s。
接着，在图7中例示并说明了图3的P沟道型中耐压MISFET（Qpm）的周边剖面（P沟道型中耐压MISFET形成区域Rpm）的细节。如图7所示那样，半导体基板2的表面1a的N型中耐压阱区域Wnm的表面区域被STI区域11（元件隔离绝缘膜）划分为多个区域。在其中存在用于取得N型中耐压阱区域Wnm的接触的N+型接触区域6n，在其他的区域设置有P沟道型中耐压MISFET（Qpm）的P型中耐压源极漏极延伸区域8pm。在P型中耐压源极漏极延伸区域8pm的表面区域设置有P+型源极漏极区域7p。在该例子中，由这些P型中耐压源极漏极延伸区域8pm、P+型源极漏极区域7p等构成例如图3的P型中耐压源极漏极区域5pm。
在P型中耐压源极漏极延伸区域8pm之间的半导体基板2的表面1a上经由例如中耐压栅极绝缘膜3m设置有P型多晶Si栅极电极4p。在P型多晶Si栅极电极4p的周边的半导体基板2的表面1a上设置有例如侧壁隔离物绝缘膜12。进而，在P型多晶Si栅极电极4p的上表面根据需要设置有栅极上硅化物膜9g（例如，钴硅化物膜），在P+型源极漏极区域7p、N+型接触区域6n等的上表面设置有基板上硅化物膜9s。
接着，在图8中例示并说明了图3的N型中耐压MIS电容Cn的周边剖面（N型中耐压MIS电容形成区域Rcn）的细节。如图8所示那样，半导体基板2的表面1a的N型低耐压阱区域Wnl的表面区域被STI区域11（元件隔离绝缘膜）划分为多个区域。在其中存在用于取得N型低耐压阱区域Wnl的接触的N+型接触区域6n（也成为电容的取出区域），在其他的区域设置有N型中耐压MIS电容Cn的电容电极取出部周边N型掺杂区域18nm。在电容电极取出部周边N型掺杂区域18nm的表面区域设置有N+型接触区域6n（也成为电容的取出区域）。在该例子中，由这些电容电极取出部周边N型掺杂区域18nm、N+型接触区域6n等构成例如图3的N型电容电极取出区域15nm。
在电容电极取出部周边N型掺杂区域18nm之间的半导体基板2的表面1a上经由例如中耐压电容绝缘膜10m（使用了中耐压栅极绝缘膜的电容绝缘膜）设置有N型多晶Si电容电极14n（基板外电容电极）。在N型多晶Si电容电极14n的周边的半导体基板2的表面1a上设置有例如侧壁隔离物绝缘膜12。进而，在N型多晶Si电容电极14n的上表面根据需要设置有栅极上硅化物膜9g（例如，钴硅化物膜），在N+型接触区域6n等的上表面设置有基板上硅化物膜9s。进而，在中耐压电容绝缘膜10m的下方的沟道区域（中耐压电容绝缘膜10m的下方附近的N型半导体区域、电容的一个电极）根据需要设置有电容N型掺杂区域Dnc，其杂质浓度比其周边的N型半导体区域（N型低耐压阱区域Wnl）高。此外，在该例子中，电容N型掺杂区域Dnc与阈值电压调整用N型掺杂区域Dnq同时形成。这样，由于设置有电容N型掺杂区域Dnc，所以，能够在广范围中确保由良好的累加模式（Accumulation Mode）带来的电压依赖性小的特性。
接着，为了例示从图4到图8以及图10等（关于图30也相同）的半导体基板上方的构造的概要，作为代表，在图9中示出了包括到图8的半导体基板上方的剖面构造的概要。如图9所示，在半导体基板2的表面1a上，以覆盖栅极构造的方式形成有例如氮化硅类蚀刻停止绝缘膜21（金属前绝缘膜的一部分）。在该氮化硅类蚀刻停止绝缘膜21上形成有比其厚的氧化硅类金属前绝缘膜22。在这些金属前绝缘膜中埋入有许多钨插塞23。在金属前绝缘膜上形成有例如铝类金属第一层布线25（非埋入布线）等金属第一层布线。在金属前绝缘膜上进一步以覆盖铝类金属第一层布线25的方式形成有第一层布线层间绝缘膜24。进而，在它们的上层根据需要在多层布线（例如，包括铝类焊盘层布线等）、铝类焊盘上形成有经由UBM（Under Bump Metal：凸点下金属）而形成的金凸点电极等。
接着，在图10中例示并说明了图3的P型中耐压MIS电容Cp的周边剖面（P型中耐压MIS电容形成区域Rcp）的细节。如图10所示那样，半导体基板2的表面1a的P型低耐压阱区域Wpl的表面区域被STI区域11（元件隔离绝缘膜）划分为多个区域。在其中存在用于取得P型低耐压阱区域Wpl的接触的P+型接触区域6p（也成为电容取出区域），在其他的区域设置有P型中耐压MIS电容Cp的电容电极取出部周边P型掺杂区域18pm。在电容电极取出部周边P型掺杂区域18pm的表面区域设置有P+型接触区域6p（也成为电容的取出区域）。在该例子中，由这些电容电极取出部周边P型掺杂区域18pm、P+型接触区域6p等构成例如图3的P型电容电极取出区域15pm。
在电容电极取出部周边P型掺杂区域18pm之间的半导体基板2的表面1a上经由例如中耐压电容绝缘膜10m（使用了中耐压栅极绝缘膜的电容绝缘膜）设置有P型多晶Si电容电极14p（基板外电容电极）。在P型多晶Si电容电极14p的周边的半导体基板2的表面1a上设置有例如侧壁隔离物绝缘膜12。进而，在P型多晶Si电容电极14p的上表面根据需要设置有栅极上硅化物膜9g（例如，钴硅化物膜），在P+型接触区域6p等的上表面设置有基板上硅化物膜9s。进而，在中耐压电容绝缘膜10m的下方的沟道区域（中耐压电容绝缘膜10m的下方附近的P型半导体区域、电容的一个电极）根据需要设置有电容P型掺杂区域Dpc，其杂质浓度比其周边的P型半导体区域（P型低耐压阱区域Wpl）高。此外，在该例子中，电容P型掺杂区域Dpc与阈值电压调整用P型掺杂区域Dpq同时形成。这样，由于设置有电容P型掺杂区域Dpc，所以，能够在广范围中确保由良好的累加模式（Accumulation Mode）带来的电压依赖性小的特性。
接着，与图2和图3对应地，在图11中示出了与图4到图8以及图10同样地具体化了的器件剖面。但是，由于横宽度的关系，仅示出高耐压FET（与图2的一部分对应）和中耐压电容（与图3的一部分对应），并且，简单化地图示了一部分的详细构造（详细构造在图4到图8以及图10中说明）。与上同样地，已经在图2到图8以及图10等中说明了的地方作为原则不进行重复。如图11所示，在P沟道型高耐压MISFET形成区域Rph中，在P型硅单晶基板1s的表面1a内，设置有用于形成P沟道型高耐压MISFET（Qph）的N型高耐压阱区域Wnh。在该N型高耐压阱区域Wnh的表面区域设置有P沟道型高耐压MISFET（Qph）的P型高耐压源极漏极延伸区域28p。在P型高耐压源极漏极延伸区域28p的表面侧设置有P+型源极漏极区域7p。此外，在N型高耐压阱区域Wnh的表面区域设置有用于取得其与高耐压电源Vddh（例如，15伏左右）的接触的N+型接触区域6n。进而，在P型高耐压源极漏极延伸区域28p之间等的半导体基板2的表面1a上经由例如高耐压栅极绝缘膜3h等设置有例如P型多晶Si栅极电极4p等的栅极电极膜。此外，虽然不是必须的，但是，在该例子中，为了工艺兼用而使例如P型高耐压源极漏极延伸区域28p与图6等的P型中耐压阱区域Wpm同时形成。
同样地，如图11所示，在N沟道型高耐压MISFET形成区域Rnh中，在P型硅单晶基板1s的表面1a内设置有用于形成N沟道型高耐压MISFET（Qnh）的P型高耐压阱区域Wph。在该P型高耐压阱区域Wph的表面区域设置有N沟道型高耐压MISFET（Qnh）的N型高耐压源极漏极延伸区域28n。在N型高耐压源极漏极延伸区域28n的表面侧设置有N+型源极漏极区域7n。此外，在P型高耐压阱区域Wph的表面区域设置有用于取得其与高耐压电源Vssh（例如，－15伏左右）的接触的P+型接触区域6p。进而，在N型高耐压源极漏极延伸区域28n之间等的半导体基板2的表面1a上经由例如高耐压栅极绝缘膜3h等设置有例如N型多晶Si栅极电极4n等的栅极电极膜。此处，P型高耐压阱区域Wph的杂质浓度比半导体基板部1s的杂质浓度高。此外，虽然不是必须的，但是，在该例子中，为了工艺兼用而使例如N型高耐压源极漏极延伸区域28n与图7等的N型中耐压阱区域Wnm同时形成。
进而，如图11所示那样，在N型中耐压MIS电容形成区域Rcn中，在半导体基板2的表面1a内设置有用于形成N型中耐压MIS电容Cn的N型高耐压阱区域Wnh。在该N型高耐压阱区域Wnh的表面区域进一步设置有用于形成N型中耐压MIS电容Cn的N型低耐压阱区域Wnl。在该N型低耐压阱区域Wnl的表面区域设置有N型中耐压MIS电容Cn的电容电极取出部周边N型掺杂区域18nm等。在电容电极取出部周边N型掺杂区域18nm以及N型低耐压阱区域Wnl的表面侧设置有N+型接触区域6n。此外，在电容电极取出部周边N型掺杂区域18nm之间等的半导体基板2的表面1a上经由例如中耐压电容绝缘膜10m（使用了中耐压栅极绝缘膜的电容绝缘膜）等设置有例如N型多晶Si电容电极14n等基板外电容电极。在N型多晶Si电容电极14n的周边的半导体基板2的表面1a上设置有例如侧壁隔离物绝缘膜12。进而，在N型多晶Si电容电极14n的上表面根据需要设置有栅极上硅化物膜9g（例如，钴硅化物膜），在N+型接触区域6n等的上表面设置有基板上硅化物膜9s。
同样地如图11所示那样，在P型中耐压MIS电容形成区域Rcp中，在半导体基板2的表面1a内设置有用于形成P型中耐压MIS电容Cp的N型高耐压阱区域Wnh。在该N型高耐压阱区域Wnh的表面区域进一步设置有用于形成P型中耐压MIS电容Cp的P型低耐压阱区域Wpl。在该P型低耐压阱区域Wpl的表面区域设置有P型中耐压MIS电容Cp的电容电极取出部周边P型掺杂区域18pm等。在电容电极取出部周边P型掺杂区域18pm以及P型低耐压阱区域Wpl的表面侧设置有P+型接触区域6p。此外，在电容电极取出部周边P型掺杂区域18pm之间等的半导体基板2的表面1a上经由例如中耐压电容绝缘膜10m（使用了中耐压栅极绝缘膜的电容绝缘膜）等设置有例如P型多晶Si电容电极14p等基板外电容电极。在P型多晶Si电容电极14p的周边的半导体基板2的表面1a上设置有例如侧壁隔离物绝缘膜12。进而，在P型多晶Si电容电极14p的上表面根据需要设置有栅极上硅化物膜9g（例如，钴硅化物膜），在P+型接触区域6p等的上表面设置有基板上硅化物膜9s。
2. 本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例的说明（主要根据图12到图27并参照图9、图11等）
在本部分中，取在部分1中说明的器件构造为例来说明其制造方法的一例。因此，以下的制造方法不仅能够应用于部分1中的器件构造，也能够大体上原样地应用于变形例等的器件构造。因此，在变形例等中，作为原则不重复该部分的说明，而仅说明不同的部分。此外，此处所示的工艺是一例，当然要素工艺及其顺序等能够进行各种变更。
此外，在所有部分及以下中，取在P型单晶硅基板上形成器件的情况为例来具体地进行说明，但是，当然也可以是在N型单晶硅基板上、绝缘基板上、其他的半导体基板上等形成的情况。同样地，在所有部分及以下中，取在P型单晶硅基板（非外延基板）的表面设置深阱区域而在其中设置形成MISFET等的浅阱区域的情况为例来具体地进行说明。但是，当然也可以是使用在P型单晶硅基板上具有例如P型外延层的外延基板而在该P型外延层之中设置形成MISFET等的浅阱区域的情况。但是，使用非外延基板的那方在成本方面是有利的。
以下，为了便于说明，从相同的晶片（例如，单晶硅晶片）的相同的芯片区域内抽出说明上重要的6个区域进行说明。
图12是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（N型高耐压阱区域引入工序）的各主要部分器件剖面图。图13是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（N型中耐压阱区域引入工序）的各主要部分器件剖面图。图14是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（元件隔离区域形成工序）的各主要部分器件剖面图。图15是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（P型中耐压阱区域引入工序）的各主要部分器件剖面图。图16是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（P型低耐压阱区域引入工序）的各主要部分器件剖面图。图17是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（N型低耐压阱区域引入工序）的各主要部分器件剖面图。图18是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（栅极绝缘膜成膜工序）的各主要部分器件剖面图。图19是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（多晶硅膜成膜工序）的各主要部分器件剖面图。图20是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（多晶硅膜掺杂工序）的各主要部分器件剖面图。图21是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（栅极电极加工工序）的各主要部分器件剖面图。图22是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（低耐压源极漏极延伸区域引入工序）的各主要部分器件剖面图。图23是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（中耐压源极漏极延伸区域引入工序）的各主要部分器件剖面图。图24是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（侧壁隔离物绝缘膜形成工序）的各主要部分器件剖面图。图25是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（N+型源极漏极区域等引入工序）的各主要部分器件剖面图。图26是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（P+型源极漏极区域等引入工序）的各主要部分器件剖面图。图27是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途（硅化物膜形成工序）的各主要部分器件剖面图。基于这些对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明。
首先，准备例如P型单晶硅基板1（半导体晶片）（参照图12）。作为半导体晶片1的尺寸，例如300φ在量产上是优选的，但是，根据需要也可以是450φ、200φ等。作为半导体晶片1，除了P型单晶硅晶片之外，也可以是外延晶片、SOI晶片、在绝缘基板上形成了半导体层的晶片。此外，导电类型不限于P型，也可以是N型等。进而，作为半导体的材质，除了硅以外，也可以是含硅的复合半导体（SiGe、SiC等）、不含硅的半导体（Ge、GaAs、GaN、其他混晶类半导体等）。但是，硅类半导体晶片与CMIS工艺的适合性良好。此外，特别地，P型单晶硅晶片（非外延晶片）在成本方面具有优点。
接着，如图12所示那样，将利用通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1（1s）的表面1a（第一主面）侧对例如N型杂质进行离子注入等，由此，在晶片1（1s）的表面1a（第一主面）内形成N型高耐压阱区域Wnh。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：磷；注入角度：垂直或者大致垂直；注入能量：2MeV左右；剂量：4×1012/cm2左右。此时，形成N型高耐压阱区域Wnh的区域在图12中是例如N型中耐压MIS电容形成区域Rcn、P型中耐压MIS电容形成区域Rcp、N沟道型低耐压MISFET形成区域Rnl、N沟道型中耐压MISFET形成区域Rnm、P沟道型低耐压MISFET形成区域Rpl、P沟道型中耐压MISFET形成区域Rpm等。进而，图2等所示的N型高耐压阱区域Wnh等也同时被形成。之后，利用例如灰化等除去变得不需要的抗蚀剂膜，根据需要实施杂质的活性化退火。由此，在P型单晶硅晶片1的P型硅单晶基板1s（半导体基板部）的表面1a内形成有多个N型高耐压阱区域Wnh。此外，如图11所示那样，N型高耐压阱区域Wnh与成为P沟道型高耐压MISFET形成区域Rph的基底的N型高耐压阱区域Wnh同时形成。此外，如图11所示那样，成为N沟道型高耐压MISFET形成区域Rnh的基底的P型高耐压阱区域Wph也与N型高耐压阱区域Wnh相继地以同样的方法引入。
接着，如图13所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如N型杂质进行离子注入等，由此，在P沟道型中耐压MISFET形成区域Rpm等的晶片1（1s）的表面1a内形成N型中耐压阱区域Wnm。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：磷；注入角度：垂直或者大致垂直；注入能量：360keV左右；剂量：8×1012/cm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜，根据需要实施杂质的活性化退火。
此外，虽然不是必须的，但是，在该例子中，与N型中耐压阱区域Wnm的引入同时地引入图11中的N沟道型高耐压MISFET形成区域Rnh的N型高耐压源极漏极延伸区域28n。即，工艺性地兼用。
接着，如图14所示那样，形成例如STI（Shallow Trench Isolation：浅沟槽隔离）区域11等元件隔离区域。此外，虽然不是必须的，但是，在该例子中，与此同时地，在图11的N沟道型高耐压MISFET形成区域Rnh以及P沟道型高耐压MISFET形成区域Rph也形成STI区域11等元件隔离区域。
接着，如图15所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如P型杂质进行离子注入等，由此，在N沟道型中耐压MISFET形成区域Rnm等的晶片1的表面1a内形成P型中耐压阱区域Wpm。作为离子注入的条件，即：
（1）作为第一次（以下顺序并不重要。以下相同），例如能作为优选的条件而例示如下，即，离子种类：硼；注入角度：垂直或者大致垂直；注入能量：200keV左右；剂量：1×1013/cm2左右。
（2）作为第二次，例如能作为优选的条件而例示如下，即，离子种类：硼；注入角度：垂直或者大致垂直；注入能量：100keV左右；剂量：2×1012/cm2左右。
（3）作为第三次，例如能作为优选的条件而例示如下，即，离子种类：硼；注入角度：垂直或者大致垂直；注入能量：50keV左右；剂量：1.5×1012/cm2左右。
此外，关于杂质的具体性引入顺序，此处示出的是一例，当然能够根据需要进行变更（这在以下也是相同的）。此外，可以根据需要进行阈值电压调整用的离子注入等（以下也是同样的）。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
此外，虽然不是必须的，但是，在该例子中，与P型中耐压阱区域Wpm的引入同时地引入图11中的P沟道型高耐压MISFET形成区域Rph的P型高耐压源极漏极延伸区域28p。
接着，如图16所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如P型杂质进行离子注入等，由此，在N沟道型低耐压MISFET形成区域Rnl等的晶片1的表面1a内形成P型低耐压阱区域Wpl。此时，同时地，在P型中耐压MIS电容形成区域Rcp也进行相同的离子注入，而形成P型低耐压阱区域Wpl。作为离子注入的条件，即：
（1）作为第一次，例如能作为优选的条件而例示如下，即，离子种类：硼；注入角度：垂直或者大致垂直；注入能量：200keV左右；剂量：1×1013/cm2左右。
（2）作为第二次，例如能作为优选的条件而例示如下，即，离子种类：硼；注入角度：垂直或者大致垂直；注入能量：100keV左右；剂量：1×1013/cm2左右。
（3）作为第三次，例如能作为优选的条件而例示如下，即，离子种类：硼；注入角度：垂直或者大致垂直；注入能量：50keV左右；剂量：2×1012/cm2左右。
接着，在该状态下，根据需要，与前述同样地实施用于调整被形成在N沟道型MISFET形成区域Rnl等的N沟道型低耐压MISFET（Qnl）的阈值电压的离子注入（参照图4）。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：硼（P型杂质）；注入角度：垂直或者大致垂直；注入能量：10keV左右；剂量：1×1013/cm2左右。由此，形成了阈值电压调整用P型掺杂区域Dpq（参照图4）。此时，同时地，在P型中耐压MIS电容形成区域Rcp也进行相同的离子注入，而形成电容P型掺杂区域Dpc（参照图10）。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。将该阈值调整的离子注入应用于电容区域是任意的，当应用时，使表面浓度进一步提高，因此，具有使电容元件的电压依赖性更小的效果。
接着，如图17所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如N型杂质进行离子注入等，由此，在P沟道型低耐压MISFET形成区域Rpl等的晶片1的表面1a内形成N型低耐压阱区域Wnl。此时，同时地，在N型中耐压MIS电容形成区域Rcn也进行相同的离子注入，而形成N型低耐压阱区域Wnl。作为离子注入的条件，即：
（1）作为第一次，例如能作为优选的条件而例示如下，即，离子种类：磷；注入角度：垂直或者大致垂直；注入能量：600keV左右；剂量：1×1013/cm2左右。
（2）作为第二次，例如能作为优选的条件而例示如下，即，离子种类：磷；注入角度：垂直或者大致垂直；注入能量：300keV左右；剂量：1×1013/cm2左右。
（3）作为第三次，例如能作为优选的条件而例示如下，即，离子种类：磷；注入角度：垂直或者大致垂直；注入能量：200keV左右；剂量：4×1012/cm2左右。
接着，在该状态下，根据需要，与前述同样地实施用于调整被形成在P沟道型MISFET形成区域Rpl等的P沟道型低耐压MISFET（Qpl）的阈值电压的离子注入（参照图5）。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：砷（N型杂质）；注入角度：垂直或者大致垂直；注入能量：40keV左右；剂量：1×1013/cm2左右。由此，形成阈值电压调整用N型掺杂区域Dnq（参照图5）。此时，同时地，在N型中耐压MIS电容形成区域Rcn也进行相同的离子注入，而形成电容N型掺杂区域Dnc（参照图8）。之后，利用例如灰化等除去变得不需要的抗蚀剂膜，根据需要实施杂质的活性化退火。将该阈值调整的离子注入应用于电容区域是任意的，当应用时，使表面浓度进一步提高，因此，具有使电容元件的电压依赖性更小的效果。
接着，如图18所示那样，利用例如热氧化等来在N沟道型中耐压MISFET形成区域Rnm以及P沟道型中耐压MISFET形成区域Rpm的半导体晶片1（1s）的表面1a侧的半导体表面形成中耐压栅极绝缘膜3m。此时，同时地，在N型中耐压MIS电容形成区域Rcn以及P型中耐压MIS电容形成区域Rcp的半导体晶片1（1s）的表面1a侧的半导体表面形成中耐压电容绝缘膜10m（使用了中耐压栅极绝缘膜的电容绝缘膜）。进而，此时，同时地，在N沟道型低耐压MISFET形成区域Rnl以及P沟道型低耐压MISFET形成区域Rpl的半导体晶片1（1s）的表面1a侧的半导体表面也形成同样的热氧化膜，它们在之后被除去。此处，在该例子中，中耐压栅极绝缘膜3m的氧化硅膜换算厚度比低耐压栅极绝缘膜3l的氧化硅膜换算厚度厚，中耐压栅极绝缘膜3m的氧化硅膜换算厚度比高耐压栅极绝缘膜3h的氧化硅膜换算厚度薄。
此外，图11所示的高耐压栅极绝缘膜3h等能够例如在中耐压栅极绝缘膜3m的成膜之前通过同样的成膜、蚀刻的重复等来形成。在该情况下，高耐压栅极绝缘膜3h在该例子中是热氧化膜等（其他的绝缘膜），但是，也可以是CVD氧化膜（其他的CVD绝缘膜）、热氧化膜等（其他的绝缘膜）与CVD氧化膜（其他的CVD绝缘膜）的复合绝缘膜。
接着，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，利用使用了氟酸类蚀刻液等的湿法蚀刻等来除去变得不需要的部分（例如，N沟道型低耐压MISFET形成区域Rnl以及P沟道型低耐压MISFET形成区域Rpl）的热氧化膜等。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，利用例如热氧化等来在N沟道型低耐压MISFET形成区域Rnl以及P沟道型低耐压MISFET形成区域Rpl的半导体晶片1（1s）的表面1a侧的半导体表面形成低耐压栅极绝缘膜31。此时，在利用热氧化的情况下，其他的栅极绝缘膜的厚度也增加少许，但是，影响能够大致忽略（在不能够忽略的情况下，考虑其增加量来设定作为目标的厚度）。
接着，如图19所示那样，利用例如CVD（Chemical Vapor Deposition：化学气相沉积）等来在半导体晶片1（1s）的表面1a侧成膜多晶硅膜4。此外，虽然不是必须的，但是，在该例子中，与此时同时地，在图11的N沟道型高耐压MISFET形成区域Rnh以及P沟道型高耐压MISFET形成区域Rph也形成多晶硅膜4。
接着，如图20所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如N型杂质进行离子注入等，由此，使多晶硅膜4的第一部分成为N型。该第一部分是例如N沟道型低耐压MISFET形成区域Rnl上的部分、N沟道型中耐压MISFET形成区域Rnm上的部分、以及N型中耐压MIS电容形成区域Rcn上的部分。此外，虽然不是必须的，但是，在该例子中，此时，同时使N沟道型高耐压MISFET形成区域Rnh的多晶硅膜4也成为N型。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：磷；注入角度：垂直或者大致垂直；注入能量：20keV左右；剂量：4×1015/cm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如P型杂质进行离子注入等，由此，使多晶硅膜4的第二部分成为P型。该第二部分是例如P沟道型低耐压MISFET形成区域Rpl上的部分、P沟道型中耐压MISFET形成区域Rpm上的部分、以及P型中耐压MIS电容形成区域Rcp上的部分。此外，虽然不是必须的，但是，在该例子中，此时，同时使P沟道型高耐压MISFET形成区域Rph（参照图11）的多晶硅膜4也成为P型。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：硼；注入角度：垂直或者大致垂直；注入能量：6keV左右；剂量：4×1015/cm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，如图21所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，利用各向异性干法蚀刻等来加工多晶硅膜4等。由此，形成N型多晶Si栅极电极4n、P型多晶Si栅极电极4p、N型多晶Si电容电极14n（基板外电容电极）、P型多晶Si电容电极14p（基板外电容电极）等。此外，虽然不是必须的，但是，在该例子中，此时，同时也加工N沟道型高耐压MISFET形成区域Rnh以及P沟道型高耐压MISFET形成区域Rph（参照图11）的多晶硅膜4。
接着，如图22所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如N型杂质进行离子注入等，由此，在N沟道型低耐压MISFET形成区域Rnl的栅极电极的两侧的晶片1（1s）的表面1a内形成N型低耐压源极漏极延伸区域8nl。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：砷；注入角度：垂直或者大致垂直；注入能量：3keV左右；剂量：3×1014/cm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如P型杂质进行离子注入等，由此，在P沟道型低耐压MISFET形成区域Rpl的栅极电极的两侧的晶片1（1s）的表面1a内形成P型低耐压源极漏极延伸区域8pl。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：BF2；注入角度：垂直或者大致垂直；注入能量：5keV左右；剂量：3×1014/cm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，如图23所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如N型杂质进行离子注入等，由此，在N沟道型中耐压MISFET形成区域Rnm的栅极电极的两侧的晶片1（1s）的表面1a内形成N型中耐压源极漏极延伸区域8nm。此时，同时在N型中耐压MIS电容形成区域Rcn的N型多晶Si电容电极14n的两侧的晶片1（1s）的表面1a内形成电容电极取出部周边N型掺杂区域18nm。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：磷；注入角度：30度左右（即，从垂直倾斜30度左右的倾斜注入）；注入能量：80keV左右；剂量：2×1013/cm2左右。此处，倾斜注入与器件的各种取向对应，因此，优选为从关于与晶片的主面垂直的旋转轴而90度90度地旋转了的四个方向，例如分为四次来实施。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如P型杂质进行离子注入等，由此，在P沟道型中耐压MISFET形成区域Rpm的栅极电极的两侧的晶片1（1s）的表面1a内形成P型中耐压源极漏极延伸区域8pm。此时，同时在P型中耐压MIS电容形成区域Rcp的P型多晶Si电容电极14p的两侧的晶片1（1s）的表面1a内形成电容电极取出部周边P型掺杂区域18pm。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：BF2；注入角度：垂直或者大致垂直；注入能量：30keV左右；剂量：2×1013/cm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，如图24所示那样，在晶片1的表面1a侧，利用例如CVD等来成膜氧化硅类绝缘膜（也可以是氮化硅类绝缘膜），利用各向异性干法蚀刻来进行蚀刻，由此，形成侧壁隔离物绝缘膜12。此外，虽然不是必须的，但是，在该例子中，此时，同时在N沟道型高耐压MISFET形成区域Rnh（参照图11）以及P沟道型高耐压MISFET形成区域Rph的各栅极电极的周边也形成侧壁隔离物绝缘膜12。
接着，如图25所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如N型杂质进行离子注入等，由此，在N沟道型低耐压MISFET形成区域Rnl的栅极电极的两侧的晶片1（1s）的表面1a内形成N+型源极漏极区域7n。此时，同时也在N沟道型中耐压MISFET形成区域Rnm的栅极电极的两侧的晶片1（1s）的表面1a内形成N+型源极漏极区域7n。进而，此时，同时形成P沟道型低耐压MISFET形成区域Rpl的N+型接触区域6n（阱接触区域）、P沟道型中耐压MISFET形成区域Rpm的N+型接触区域6n、N型中耐压MIS电容形成区域Rcn的N+型接触区域6n（阱接触区域以及N型多晶Si电容电极14n的两侧）等。此外，虽然不是必须的，但是，在该例子中，此时，同时也引入了N沟道型高耐压MISFET形成区域Rnh（参照图11）的N+型源极漏极区域7n以及P沟道型高耐压MISFET形成区域Rph的N+型接触区域6n。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：砷；注入角度：垂直或者大致垂直；注入能量：50keV左右；剂量：4×1015/cm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，如图26所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案（抗蚀剂膜）作为掩模，从晶片1的表面1a侧对例如P型杂质进行离子注入等，由此，在P沟道型低耐压MISFET形成区域Rpl的栅极电极的两侧的晶片1（1s）的表面1a内形成P+型源极漏极区域7p。此时，同时在P沟道型中耐压MISFET形成区域Rpm的栅极电极的两侧的晶片1（1s）的表面1a内也形成P+型源极漏极区域7p。进而，此时，同时也形成N沟道型低耐压MISFET形成区域Rnl的P+型接触区域6p（阱接触区域）、N沟道型中耐压MISFET形成区域Rnm的P+型接触区域6p、P型中耐压MIS电容形成区域Rcp的P+型接触区域6p（阱接触区域以及P型多晶Si电容电极14p的两侧）等。此外，虽然不是必须的，但是，在该例子中，此时，同时也引入了P沟道型高耐压MISFET形成区域Rph（参照图11）的P+型源极漏极区域7p以及N沟道型高耐压MISFET形成区域Rnh的P+型接触区域6p。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类：BF2；注入角度：垂直或者大致垂直；注入能量：25keV左右；剂量：3×1015/cm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
接着，如图27所示那样，利用自对准硅化物（Salicide）工艺等来成膜栅极上硅化物膜9g以及基板上或者基板外电容电极上硅化物膜9s。作为硅化物膜的材质，能够优选地作为一例而出示钴硅化物。作为硅化物膜的材质，除了钴硅化物之外，也能够是镍硅化物、镍铂硅化物、钛硅化物等。此外，虽然不是必须的，但是，在该例子中，此时，还同时形成了N沟道型高耐压MISFET形成区域Rnh（参照图11）以及P沟道型高耐压MISFET形成区域Rph的栅极上硅化物膜9g以及基板上硅化物膜9s。
之后，例如，如图9所示那样，根据需要在晶片1的表面1a侧成膜氮化硅类蚀刻停止绝缘膜21、氧化硅类金属前绝缘膜22。之后，使接触孔等开口，在其中填充钨插塞23。进而，根据需要例如以在氧化硅类金属前绝缘膜22上形成铝类金属第一层布线25并且在其上形成第一层布线层间绝缘膜24的方式，根据需要顺次形成多层布线。之后，经过晶片测试等，利用切割等来将晶片1分割为各个芯片2。之后，根据需要实行COG（Chip On Glass：玻璃上芯片）安装、TCP（Tape Carrier Packge：带载封装）安装、COF（Chip On Flex：覆晶薄膜）安装等。
3. 本申请的前述一个实施方式的半导体集成电路装置的主要部分器件构造的变形例等的说明（主要是图28到图30）
由于在以下说明的各例是在部分1和2中说明了的例子的变形例，所以，除了不同的部分（变形部分）以外，基本相同，因此，关于它们的相同的部分，作为原则不重复它们的说明。
图28是用于对在相同的N型高耐压阱区域内设置有中耐压电容和中耐压MISFET的变形例进行说明的图3所对应的示意性器件剖面图（中耐压MISFET以及中耐压电容元件）。图29是用于对考虑了确保与中耐压区域的边界的耐压的变形例2进行说明的图3（图28）所对应的示意性器件剖面图（中耐压MISFET以及中耐压电容元件）。图30是图29的P型中耐压MIS电容及其周边的更具体的器件剖面图。基于这些来说明本申请的前述一个实施方式的半导体集成电路装置中的主要部分器件构造的变形例。
（1）在相同的N型高耐压阱区域内设置有中耐压电容和中耐压MISFET的变形例1（主要是图28）
图28所示的例子与图3的基本相同，但是不同之处在于，在中耐压区域（P沟道型中耐压MISFET形成区域Rpm）的N型高耐压阱区域Wnh内形成有P型中耐压MIS电容Cp。即，在该例子中，使用于形成P型中耐压MIS电容Cp的P型低耐压阱区域Wpl以与用于形成P沟道型中耐压MISFET（Qpm）的N型中耐压阱区域Wnm接壤的方式并且以被N型高耐压阱区域Wnh平面性地内包的方式来设置。这样做时，通常中耐压电容元件被用于中耐压电路（例如，参照部分4的子部分（5-2-6）），因此，中耐压的面积效率提高。另一方面，由于P型低耐压阱区域Wpl的的浓度比较高，所以，与在与N型中耐压阱区域Wnm之间使P型低耐压阱区域Wpl作为P型中耐压阱区域Wpm的情况相比较，根据状况，存在耐压降低少许的情况。在这样的情况下，在接下来的部分等中说明的对策等是有效的。
此外，在图28中，为了图示的方便，省略了图3中的N型高耐压阱区域Wnh内的N沟道型中耐压MISFET形成区域Rnm的显示，但是，当然也可以以与P型中耐压MIS电容形成区域Rcp电隔离的方式，与图3同样地形成。
（2）考虑了确保与中耐压区域的边界的耐压的变形例2（主要是图29以及图30）
图29的例子与图28（图3）的基本相同，但是，以不使P型低耐压阱区域Wpl与N型中耐压阱区域Wnm彼此相接的方式而在其间插入有浓度比P型低耐压阱区域Wpl低的P型中耐压阱区域Wpm。通过这样做，从而能够确保与使P型低耐压阱区域Wpl作为P型中耐压阱区域Wpm的情况同等的耐压。但是，与图28的情况相比较，面积效率降低少许。
接着，在图30中例示了更具体地示出图29的P型中耐压MIS电容Cp及其周边的器件剖面构造的一例。图30所示的与图10所示的基本相同，但是，如在图29中所说明的那样，其特征之处在于，在与P型中耐压MIS电容形成区域Rcp的外部的N型中耐压阱区域Wnm之间，插入有浓度比P型低耐压阱区域Wpl低的P型中耐压阱区域Wpm。在该例子中，如图30所示那样，在与P型中耐压MIS电容形成区域Rcp的外部的N型中耐压阱区域Wnm之间，以平面性地内包P型低耐压阱区域Wpl的方式，设置有浓度比P型低耐压阱区域Wpl低的P型中耐压阱区域Wpm。在该情况下，P型低耐压阱区域Wpl的深度既可以比P型中耐压阱区域Wpm的深度浅，也可以如用虚线所示的P型低耐压阱区域Wple那样与P型中耐压阱区域Wpm为相同程度的深度。
此外，在图30所示的例子中，虽然不是必须的，但是，通过使P型中耐压MIS电容Cp的基板侧的电极取出仅从栅极电极的直接周边的P+型接触区域6p进行，从而谋求电容的占有面积的减小。这不限于该例子，而也能直接应用于图8到图10的例子。
4. 与前述实施方式（包括变形例）相关的补充性说明以及对于全部的考察（主要是图31以及图32）
图31是示出了用于对与前述实施方式（包括变形例）相关的技术课题进行补充性说明的前述实施方式的电容元件的具体应用电路的一例的电路图（是前述实施方式的具体应用电路的一例，并且是前述实施方式的一部分）。图32是用于对前述一个实施方式的半导体集成电路装置的布局等进行说明的示意性器件剖面图。基于这些来进行与前述实施方式（包括变形例）相关的补充性说明以及对于全部的考察。
（1）与前述实施方式（包括变形例）相关的技术课题的补充性说明以及考察（主要是图31）
如先前所说明的那样，在LCD驱动器芯片等显示装置驱动用IC芯片中，在输入和输出电路中多采用运算放大器（Opamp）电路，作为其补偿用电容器（Compensation Capacitor），中耐压芯片内电容器（固定电容电容器）成为必须。
在图31中示出两级放大运算放大器电路。如图31所示那样，例如，差分输入信号S+、S-（输入信号也可以是单端信号）输入到第一放大级放大器Amp1，其输出被第二放大级放大器Amp2再次放大，作为输出信号So被输出。但是，一般地，为了确保放大特性的改善以及工作的稳定等，输出信号So一部分经由负反馈电路被反馈到第二放大级放大器Amp2的输入侧。在该情况下，在负反馈电路的输出侧节点F与输入侧节点B之间插入有电容元件Cm。
在该产品领域中，成本竞争力是非常重要的，例如，作为电容元件Cm，如在此之前所说明的那样，使用面积效率良好的MIS电容（例如，以上说明的N型中耐压MIS电容Cn或者P型中耐压MIS电容Cp）是有效的。
另一方面，与在VCO电路等中多采用的所谓的变容二极管用途的情况不同，谋求电容的电压依赖性尽量小的特性。因此，也存在追加各种附加的工艺来降低电容的电压依赖性这样的想法。即，例如，取N型中耐压MIS电容为例，在N型中耐压阱区域的表面，作为固有的工艺（例如，N型电容注入工序）而注入N型载置等方法。
但是，在这些对策中，不可避免工艺成本的急剧上升（这是当然的，而不是排除附加的工艺等）。
特别是因为存在以下担忧：在考虑了液晶驱动器芯片等显示装置驱动器芯片等的情况下，成为多电源系统，工艺不可避免地多层化，各种器件的每一个的附加工艺的追加会招致工序数的急剧增加。
（2）前述一个实施方式的半导体集成电路装置的概要等的说明（主要是图32）
于是，如图32所示那样，在前述一个实施方式的半导体集成电路装置中，在半导体基板1s的第一主面1a内，设置有第一N型低耐压阱区域Wnl以及与前述第一N型低耐压阱区域同时形成的第二N型低耐压阱区域Wnl。然后，在第一N型低耐压阱区域Wnl的表面区域设置P沟道型低耐压MISFET（Qpl），在第二N型低耐压阱区域Wnl的表面区域设置N型中耐压MIS电容Cn。
通过这样做，从而能够在不追加附加的工艺的情况下，利用面积效率高且电压依赖性小的芯片内MIS型电容元件。
（3）与其他用途相关的补充性说明
作为针对前述实施方式（包括变形例）的电容元件的具体电路的利用方式，除了补偿用电容器之外，作为两端子非固定的电容器，可想到耦合电容等。
此外，作为将一个端子连接于固定电位的例子，可考虑旁路电容等。
（4）与前述实施方式（包括变形例）的电容元件的电容电极的组合相关的补充性说明（主要参考图5和图8以及图4和图10）
如在图5以及图8中所说明的那样，N型中耐压MIS电容Cn在所谓的沟道区域（基板电容电极）引入电容N型掺杂区域Dnc。这是利用了以下点：具有P型栅极电极的P沟道型低耐压MISFET（Qpl）成为表面沟道型MISFET，因此，对于阈值电压的控制，在沟道区域（基板电容电极）即N型低耐压阱区域Wnl的表面需要N型的阈值电压调整用杂质注入。
另一方面，如在图4以及图10中所说明的那样，P型中耐压MIS电路Cp在所谓的沟道区域（基板电容电极）引入电容P型掺杂区域Dpc。这是利用了以下点：具有N型栅极电极的N沟道型低耐压MISFET（Qnl）成为表面沟道型MISFET，因此，对于阈值电压的控制，在沟道区域（基板电容电极）即P型低耐压阱区域Wpl的表面需要P型的阈值电压调整用杂质注入。
（5）与前述实施方式（包括变形例）的各种电容元件相关的补充性说明（主要一起参照图8、图10和图28等、以及图29到图31）
以上说明的各种电容元件即N型中耐压MIS电容Cn和P型中耐压MIS电容Cp既能单独地利用，也能彼此组合地利用。
参照图28到图31，若对图8的N型中耐压MIS电容Cn的主要特征（包括追加的特征）进行列表，则如以下那样。构成这些主要特征的各主要特长以及构成追加特征的各追加特征既能分别单独地利用，也能彼此组合地利用（包括交叉性组合）。此外，这在以下也是相同的。即，图8的N型中耐压MIS电容Cn的主要特征（包括优点等）在于，例如，
（5-1-1）当基板电容电极为N型并使电容栅极为高电位侧时，能够进行累加模式的工作这点。因此，除了能够使电容的电压依赖性变小之外，还能够应用于电容的两端的电压的正负调换的用途。
（5-1-2）基板电容电极为浓度比较高的N型低耐压阱区域（与核心区域的P沟道型低耐压MISFET对应的阱区域），因此，能够进行稳定的累加模式的工作等。
（5-1-3）电容栅极电极为N型多晶硅膜（包括具有其的膜）即N型电容栅极电极，因此，能够使电容的电压依赖性变小。此外，在作为双N型MIS电容（相同导电类型MIS电容）的情况下，还能够同时享受（5-1-1）或（5-1-2）的优点。
（5-1-4）在所谓的沟道区域（中耐压电容绝缘膜正下方的N型半导体区域）设置与阈值电压调整用N型掺杂区域Dnq同时引入的电容N型掺杂区域Dnc，因此，能够在不需要追加的工艺的情况下使电容的电压依赖性变小。这是因为，在能利用的N型沟道注入之中，属于最高浓度。
（5-1-5）作为追加的内容，如图30所示那样，使从基板电容电极的电极取出仅为栅极电极的直接周边的接触区域，由此，能够缩小N型MIS电容的占有面积。
同样地，参照图29到图31，若将图10的P型中耐压MIS电容Cp的主要特征（包括追加的特征）进行列表，则如以下那样。构成这些主要特征的各主要的特长以及构成追加的特征的各追加的特征既能分别单独地利用，也能彼此组合地利用（包括交叉性组合）。此外，这在以下也是相同的。即，图10的P型中耐压MIS电容Cp的主要特征（包括优点等），例如，
（5-2-1）当基板电容电极为P型并使电容栅极为低电位侧时，能够进行累加模式的工作这点。因此，除了能够使电容的电压依赖性变小之外，也能够应用于电容的两端的电压的正负调换的用途。
（5-2-2）基板电容电极为浓度比较高的P型低耐压阱区域（与核心区域的N沟道型低耐压MISFET对应的阱区域），因此，能够进行稳定的累加模式的工作等。
（5-2-3）电容栅极电极为P型多晶硅膜（包括具有其的膜）即P型电容栅极电极，因此，能够使电容的电压依赖性变小。此外，在作为双P型MIS电容（相同导电类型MIS电容）的情况下，还能够同时享受（5-2-1）或（5-2-2）的优点。
（5-2-4）在所谓的沟道区域（中耐压电容绝缘膜正下方的P型半导体区域）设置与阈值电压调整用P型掺杂区域Dpq同时引入的电容P型掺杂区域Dpc，因此，能够在不需要追加的工艺的情况下使电容的电压依赖性变小。这是因为，在能利用的P型沟道注入之中，属于最高浓度。
（5-2-5）作为追加的内容，如图30所示那样，使从基板电容电极的电极取出仅为栅极电极的直接周边的接触区域，由此，能够缩小P型MIS电容的占有面积。
（5-2-6）进而，如图28所示那样，在容纳中耐压MISFET的N型高耐压阱区域内设置了 P型中耐压MIS电容Cp的结构中，能够享受其他的优点。例如，如图31所示那样，在前述中耐压MISFET构成第二放大级放大器Amp2（或者第一放大级放大器Amp1）等、P型中耐压MIS电容Cp构成相位互电容Cm等情况下，能够缩小布局面积。
5. 总结
以上，基于实施方式具体地说明了本发明人完成的发明，但是，本发明并不限于此，当然能够在不偏离其主旨的范围中进行各种变更。
例如，在前述实施方式中，关于多层布线层，取铝类非埋入布线为例来具体地说明，但是，作为多层布线层，例如，当然也可以是铜类等埋入布线。
此外，在前述实施方式中，作为典型的例子，取LCD驱动器为例来具体地说明，但是，本发明并不限于此，当然也可以是装载了LCD驱动器和其他的器件驱动器、CPU、GPU、MCU、其他的逻辑电路、模拟电路等结构。
进而，在前述实施方式中，作为显示装置，取液晶显示装置为例来具体地说明，但是，本发明并不限于此，也可以是有机ELD等显示装置。
此外，在前述实施方式中，作为液晶显示装置，取a-Si（amorphous silicon：非晶硅）型为前提来说明，但是，也可以是LTPS（Low-Temperature Poly-Silicon：低温多晶硅）型。
附图标记说明
1：半导体晶片；
1a：半导体晶片或者芯片的表面（第一主面）；
1b：半导体晶片或者芯片的背面（第二主面）；
1s：P型硅单晶基板（半导体基板部）；
2：半导体芯片（半导体基板）；
3h：高耐压栅极绝缘膜；
3l：低耐压栅极绝缘膜；
3m：中耐压栅极绝缘膜；
4：多晶硅膜；
4n：N型多晶Si栅极电极；
4p：P型多晶Si栅极电极；
5nh：N型高耐压源极漏极区域；
5ph：P型高耐压源极漏极区域；
5nl：N型低耐压源极漏极区域；
5pl：P型低耐压源极漏极区域；
5nm：N型中耐压源极漏极区域；
5pm：P型中耐压源极漏极区域；
6n：N+型接触区域；
6p：P+型接触区域；
7n：N+型源极漏极区域；
7p：P+型源极漏极区域；
8nl：N型低耐压源极漏极延伸区域；
8pl：P型低耐压源极漏极延伸区域；
8nm：N型中耐压源极漏极延伸区域；
8pm：P型中耐压源极漏极延伸区域；
9g：栅极上硅化物膜或者基板外电容电极上硅化物膜；
9s：基板上硅化物膜；
10m：中耐压电容绝缘膜（使用了中耐压栅极绝缘膜的电容绝缘膜）；
11：STI区域（元件隔离绝缘膜）；
12：侧壁隔离物绝缘膜；
14n：N型多晶Si电容电极（基板外电容电极）；
14p：P型多晶Si电容电极（基板外电容电极）；
15nm：N型电容电极取出区域；
15pm：P型电容电极取出区域；
18nm：电容电极取出部周边N型掺杂区域；
18pm：电容电极取出部周边P型掺杂区域；
21：氮化硅类蚀刻停止绝缘膜；
22：氧化硅类金属前绝缘膜；
23：钨插塞；
24：第一层布线层间绝缘膜；
25：铝类金属第一层布线；
28n：N型高耐压源极漏极延伸区域；
28p：P型高耐压源极漏极延伸区域；
Amp1：第一放大级放大器；
Amp2：第二放大级放大器；
B：输入侧节点；
Cm：相位补偿电容；
Cn：N型中耐压MIS电容；
Cp：P型中耐压MIS电容；
Dnc：电容N型掺杂区域；
Dnp：阈值电压调整用N型掺杂区域；
Dpc：电容P型掺杂区域；
Dpq：阈值电压调整用P型掺杂区域；
F：输出侧节点；
GD：栅极驱动器电路（输出电路1）；
GR1、GR2：图形RAM电路；
IC：输出电路；
LC：逻辑电路；
PC1、PC2：电源电路；
Qnh：N沟道型高耐压MISFET；
Qnl：N沟道型低耐压MISFET；
Qnm：N沟道型中耐压MISFET；
Qph：P沟道型高耐压MISFET；
Qpl：P沟道型低耐压MISFET；
Qpm：P沟道型中耐压MISFET；
Rcn：N型中耐压MIS电容形成区域；
Rcp：P型中耐压MIS电容形成区域；
Rnh：N沟道型高耐压MISFET形成区域；
Rnl：N沟道型低耐压MISFET形成区域；
Rnm：N沟道型中耐压MISFET形成区域；
Rph：P沟道型高耐压MISFET形成区域；
Rpl：P沟道型低耐压MISFET形成区域；
Rpm：P沟道型中耐压MISFET形成区域；
SD：源极驱动器电路（输出电路2）；
So：输出信号；
S+、S-：差分输入信号；
Vddh：高耐压电源；
Vddl：低耐压电源；
Vddm：中耐压电源；
Vssh：高耐压接地；
Vssm：中耐压接地（低耐压接地）；
Wnh：N型高耐压阱区域；
Wnl：N型低耐压阱区域；
Wnm：N型中耐压阱区域；
Wph：P型高耐压阱区域；
Wpl：P型低耐压阱区域；
Wple：与P型中耐压阱区域为相同程度的深度的P型低耐压阱区域；
Wpm：P型中耐压阱区域。

Claims (20)

1.一种半导体集成电路装置，包括以下：
（a）半导体基板，具有第一主面；
（b）第一N型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
（c）P沟道型低耐压MISFET，形成在所述第一N型低耐压阱区域的表面区域；
（d）第二N型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一N型低耐压阱区域同时形成；以及
（e）N型中耐压MIS电容，设置在所述第二N型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二N型低耐压阱区域作为一个电容电极。
2.如权利要求1所述的半导体集成电路装置，其中，
所述N型中耐压MIS电容的另一个电容电极是N型多晶硅电极。
3.如权利要求2所述的半导体集成电路装置，其中，
所述半导体基板是P型硅单晶基板。
4.如权利要求3所述的半导体集成电路装置，其中，还包括以下：
（f）第一P型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
（g）N沟道型低耐压MISFET，形成在所述第一P型低耐压阱区域的表面区域；
（h）第二P型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一P型低耐压阱区域同时形成；以及
（i）P型中耐压MIS电容，设置在所述第二P型低耐压阱区域的表面区域，耐压比所述N沟道型低耐压MISFET高，将所述第二P型低耐压阱区域作为一个电容电极。
5.如权利要求4所述的半导体集成电路装置，其中，
所述半导体集成电路装置是显示装置驱动用。
6.如权利要求4所述的半导体集成电路装置，其中，
所述半导体集成电路装置是液晶显示装置驱动用。
7.如权利要求6所述的半导体集成电路装置，其中，还包括以下：
（j）第一N型高耐压阱区域，以平面性地内包所述第一P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第一P型低耐压阱区域深；以及
（k）第二N型高耐压阱区域，以平面性地内包所述第二P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第二P型低耐压阱区域深，与所述第一N型高耐压阱区域同时形成。
8.如权利要求3所述的半导体集成电路装置，其中，还包括以下：
（l）阈值电压调整用N型掺杂区域，形成在所述第一N型低耐压阱区域的沟道区域；以及
（m）电容N型掺杂区域，在所述第二N型低耐压阱区域的所述另一个电容电极所对置的表面附近区域与所述阈值电压调整用N型掺杂区域同时形成。
9.如权利要求3所述的半导体集成电路装置，其中，还包括以下：
（n）第三N型高耐压阱区域，在所述半导体基板的所述第一主面内比所述第二P型低耐压阱区域深且与所述第一N型高耐压阱区域同时形成；
（o）第一N型中耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；
（p）P沟道型中耐压MISFET，形成在所述第一N型中耐压阱区域的表面区域；
（q）所述第二P型低耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；以及
（r）P型中耐压MIS电容，设置在所述第二P型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二P型低耐压阱区域作为一个电容电极。
10.如权利要求9所述的半导体集成电路装置，其中，还包括以下：
（s）第一P型中耐压阱区域，在所述半导体基板的所述第一主面内以与所述第一N型中耐压阱区域和所述第二P型低耐压阱区域接壤的方式设置在它们之间。
11.一种半导体集成电路装置，包括以下：
（a）半导体基板，具有第一主面；
（b）第一P型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
（c）N沟道型低耐压MISFET，形成在所述第一P型低耐压阱区域的表面区域；
（d）第二P型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一P型低耐压阱区域同时形成；以及
（e）P型中耐压MIS电容，设置在所述第二P型低耐压阱区域的表面区域，耐压比所述N沟道型低耐压MISFET高，将所述第二P型低耐压阱区域作为一个电容电极。
12.如权利要求11所述的半导体集成电路装置，其中，
所述P型中耐压MIS电容的另一个电容电极是P型多晶硅电极。
13.如权利要求12所述的半导体集成电路装置，其中，
所述半导体基板是P型硅单晶基板。
14.如权利要求13所述的半导体集成电路装置，其中，还包括以下：
（f）第一N型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
（g）P沟道型低耐压MISFET，形成在所述第一N型低耐压阱区域的表面区域；
（h）第二N型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一N型低耐压阱区域同时形成；以及
（i）N型中耐压MIS电容，设置在所述第二N型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二N型低耐压阱区域作为一个电容电极。
15.如权利要求14所述的半导体集成电路装置，其中，
所述半导体集成电路装置是显示装置驱动用。
16.如权利要求14所述的半导体集成电路装置，其中，
所述半导体集成电路装置是液晶显示装置驱动用。
17.如权利要求16所述的半导体集成电路装置，其中，还包括以下：
（j）第一N型高耐压阱区域，以平面性地内包所述第一P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第一P型低耐压阱区域深；以及
（k）第二N型高耐压阱区域，以平面性地内包所述第二P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第二P型低耐压阱区域深，与所述第一N型高耐压阱区域同时形成。
18.如权利要求13所述的半导体集成电路装置，其中，还包括以下：
（l）阈值电压调整用P型掺杂区域，形成在所述第一P型低耐压阱区域的沟道区域；以及
（m）电容P型掺杂区域，在所述第二P型低耐压阱区域的所述另一个电容电极所对置的表面附近区域与所述阈值电压调整用P型掺杂区域同时形成。
19.如权利要求13所述的半导体集成电路装置，其中，还包括以下：
（n）第三N型高耐压阱区域，在所述半导体基板的所述第一主面内比所述第二P型低耐压阱区域深且与所述第一N型高耐压阱区域同时形成；
（o）第一N型中耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；
（p）P沟道型中耐压MISFET，形成在所述第一N型中耐压阱区域的表面区域；
（q）所述第二P型低耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；以及
（r）P型中耐压MIS电容，设置在所述第二P型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二P型低耐压阱区域作为一个电容电极。
20.如权利要求19所述的半导体集成电路装置，其中，还包括以下：
（s）第一P型中耐压阱区域，在所述半导体基板的所述第一主面内以与所述第一N型中耐压阱区域和所述第二P型低耐压阱区域接壤的方式设置在它们之间。
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