JP2004235577A - 電圧制御可変容量素子 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 11
- 238000013500 data storage Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 36
- 229920005591 polysilicon Polymers 0.000 abstract description 36
- 238000000034 method Methods 0.000 abstract description 14
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000012535 impurity Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0805—Capacitors only
- H01L27/0808—Varactor diodes
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0805—Capacitors only
- H01L27/0811—MIS diodes
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
【課題】従来の製造プロセスを変更したり、新たなプロセスを追加したりすることなく製造でき、回路が大型化及び高電圧化することがなく、Ｃ−Ｖ特性を任意に選択できる電圧制御可変容量素子を提供する。
【解決手段】Ｐ型基板１の表面にバラクタ素子１３及び１４を設ける。バラクタ素子１３においては、Ｐ型基板１の表面にＮウエル２を形成し、その上にゲート絶縁膜４を設け、その上にポリシリコン層９を設ける。また、バラクタ素子１４においては、Ｐ型基板１の表面にＮウエル２を形成し、その上に膜厚がゲート絶縁膜４よりも厚いゲート絶縁膜５を形成する。そして、ゲート絶縁膜５上にポリシリコン層９を設ける。更に、ポリシリコン層９をゲート端子７に接続し、Ｎウエル２をＰ＋拡散層３を介してＳＤ端子８に接続する。
【選択図】 図１
【解決手段】Ｐ型基板１の表面にバラクタ素子１３及び１４を設ける。バラクタ素子１３においては、Ｐ型基板１の表面にＮウエル２を形成し、その上にゲート絶縁膜４を設け、その上にポリシリコン層９を設ける。また、バラクタ素子１４においては、Ｐ型基板１の表面にＮウエル２を形成し、その上に膜厚がゲート絶縁膜４よりも厚いゲート絶縁膜５を形成する。そして、ゲート絶縁膜５上にポリシリコン層９を設ける。更に、ポリシリコン層９をゲート端子７に接続し、Ｎウエル２をＰ＋拡散層３を介してＳＤ端子８に接続する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は複数のバラクタ素子からなる電圧制御可変容量素子に関し、特に、電圧−容量特性を選択することができる電圧制御可変容量素子に関する。
【０００２】
【従来の技術】
従来より、ＬＣ−ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の発振周波数の制御には電圧制御可変容量素子が使用されている。そして、電圧制御可変容量素子には、ＭＯＳ型のバラクタ素子が一般的に使用されている。
【０００３】
図４は従来の電圧制御可変容量素子を示す断面図である。図４に示す従来の電圧制御可変容量素子は、半導体集積回路中に設けられており、ＭＯＳ型のバラクタ素子を使用するものである。図４に示すように、この電圧制御可変容量素子においては、Ｐ型基板１が設けられており、このＰ型基板１の表面にＮウエル２が形成されている。Ｎウエル２はこのバラクタ素子が設けられている半導体集積回路において、ＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）のＮウエルを形成するときに形成されたものである。
【０００４】
また、Ｎウエル２上にはゲート絶縁膜１１が設けられており、このゲート絶縁膜１１上には電極としてポリシリコン層９が設けられている。そして、ポリシリコン層９はゲート端子７に接続されている。なお、ゲート絶縁膜１１は例えばＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、ポリシリコン層９は例えばＮチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。
【０００５】
また、Ｎウエル２の表面には２ヶ所にＮ＋拡散層３が形成されている。Ｎ＋拡散層３は、Ｐ型基板１の表面に垂直な方向（以下、単に垂直方向という）から見て、ポリシリコン層９を挟むように形成されている。Ｎ＋拡散層３はＮチャネルＭＯＳＦＥＴのソース・ドレインと同時に形成されたものである。そして、Ｎ＋拡散層３はＳＤ端子８に接続されている。これにより、Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜１１及びポリシリコン層９により、バラクタ素子が形成されている。
【０００６】
この従来の電圧制御可変容量素子においては、ゲート端子７とＳＤ端子８との間に印加する電圧を変化させることにより、Ｎウエル２とポリシリコン層９との間の容量を変化させることができる。即ち、ゲート端子７に正電位を印加し、ＳＤ端子８に負電位を印加して、両端子間の電圧を十分に大きくすると、Ｎウエル２におけるゲート絶縁膜１１の近傍にキャリアである電子が集まり、バラクタ素子はアキュムレーション状態となる。この結果、バラクタ素子の容量値はほぼゲート絶縁膜１１の容量値となり、最大値となる。一方、ゲート端子７の電位を負に変化させていくと、Ｎウエル２におけるポリシリコン層９の直下域に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量が減少していく。そして、ゲート端子７の電位を十分に低くすると、空乏層の拡がりが飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。
【０００７】
上述の如く、このバラクタ素子を使用した電圧制御可変容量素子は、半導体集積回路のＮチャネル及びＰチャネルのＭＯＳＦＥＴを形成する工程において同時に形成することができ、半導体集積回路の製造プロセスを修正したり、新たなプロセスを追加したりすることなく形成できるという利点がある。
【０００８】
しかしながら、この従来の電圧制御可変容量素子には以下に示すような問題点がある。ＭＯＳ型のバラクタ素子はＭＯＳＦＥＴの製造プロセスによりＭＯＳＦＥＴと同時に形成するため、その特性がＭＯＳＦＥＴの形成条件により決定されてしまう。ところが、このバラクタ素子をＶＣＯの発振周波数の制御に使用する場合には、ゲート・基板間の容量の電圧依存性、即ちＣ−Ｖ特性は、この電圧制御可変容量素子が組み込まれるＶＣＯ等の回路に要求される特性に応じて、最適に調整されることが好ましい。例えば、電圧と容量との相関関係を示す曲線（Ｃ−Ｖカーブ）があまり急峻であると、ＶＣＯの発振周波数の制御が困難になる。また、容量の最大値と最小値との比（以下、容量比という）を大きくすると、ＶＣＯの可変周波数域が大きくなるという利点はあるものの、容量比が大きすぎると、ＶＣＯを構成するトランジスタとして、ドレイン電流のゲート電圧依存性（ｇｍ）が大きいトランジスタを使用する必要が生じ、発振周波数のゆらぎである位相ノイズが大きくなる。
【０００９】
電圧制御可変容量素子のＣ−Ｖ特性を変化させるだけであれば、例えば図４に示すＮウエル２の不純物濃度を変化させる方法がある。図５は横軸にゲート・ＳＤ間の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、Ｎウエル２（図４参照）の不純物濃度を１×１０１７乃至１×１０１８ｃｍ−３の範囲で変化させたときのバラクタ素子のＣ−Ｖ特性を示すグラフ図である。図５に示すように、Ｎウエル２の不純物濃度を、１×１０１７ｃｍ−３から１×１０１８ｃｍ−３まで増大させていくと、Ｃ−Ｖカーブは矢印３１の方向に変化する。
【００１０】
このように、Ｎウエルの不純物濃度を増加させれば、バラクタ素子のＣ−Ｖ特性を変化させ、例えばＣ−Ｖカーブを緩やかにすることはできる。しかしながら、Ｎウエルの不純物濃度を最適に制御するためには、このＮウエルに不純物を注入する特別な工程が必要となり、ＰチャネルＭＯＳＦＥＴのＮウエルを形成する際に同時に形成できなくなってしまう。又は、ＰチャネルＭＯＳＦＥＴの製造工程に修正が必要となり、ＰチャネルＭＯＳＦＥＴの特性が変化してしまう。
【００１１】
また、従来、電圧降下手段及び複数のバラクタ素子を設け、電圧降下手段により複数種類の電圧を発生させ、この複数種類の電圧をバラクタ素子に印加することにより、容量値の変化率を任意に設定可能にする技術が開示されている（例えば、特許文献１参照。）。
【００１２】
【特許文献１】
特開２００２−４３８４２号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示す問題点がある。特許文献１に記載された技術においては、電圧降下手段を設ける必要があるため、回路構成が複雑になり大型化するという問題点がある。また、この回路は、制御電圧が十分に高くないと動作しないため、半導体集積回路の低電圧化を図るうえで、阻害要因になるという問題点がある。
【００１４】
本発明はかかる問題点に鑑みてなされたものであって、従来の製造プロセスを変更したり、新たなプロセスを追加したりすることなく製造でき、回路が大型化及び高電圧化することがなく、Ｃ−Ｖ特性を任意に選択できる電圧制御可変容量素子を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る電圧制御可変容量素子は、基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記絶縁膜の膜厚は、前記第２のバラクタ素子における前記絶縁膜の膜厚より薄く、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする。
【００１６】
本発明においては、第１及び第２のバラクタ素子において、ウエル及び電極により容量が形成される。そして、第１のバラクタ素子の絶縁膜の膜厚を、第２のバラクタ素子の絶縁膜の膜厚よりも薄くすることにより、第１のバラクタ素子における第１及び第２の端子間に印加される電圧と前記容量との相関関係（以下、Ｃ−Ｖ特性という）を、第２のバラクタ素子におけるＣ−Ｖ特性と異ならせることができる。そして、任意の数の第１及び第２のバラクタ素子を相互に並列に接続することにより、電圧制御可変容量素子全体のＣ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の絶縁膜は、半導体集積回路において形成されるＭＯＳトランジスタのゲート絶縁膜と同時に形成することができるため、既存の半導体集積回路の製造プロセスを修正することなく、また、新たなプロセスを追加することなく、本発明の電圧制御可変容量素子を製造することができる。更に、本発明の電圧制御可変容量素子は、複数のバラクタ素子を並列に接続するだけで形成でき、バラクタ素子以外の特別な回路を必要としないため、素子が大型化及び高電圧化することがない。
【００１７】
本発明に係る他の電圧制御可変容量素子は、基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記絶縁膜を形成する材料の誘電率は、前記第２のバラクタ素子における前記絶縁膜を形成する材料の誘電率より高く、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする。
【００１８】
本発明においては、第１及び第２のバラクタ素子において、ウエル及び電極により容量が形成される。そして、第１のバラクタ素子の絶縁膜を形成する材料の誘電率を、第２のバラクタ素子の絶縁膜を形成する材料の誘電率よりも高くすることにより、第１のバラクタ素子のＣ−Ｖ特性を、第２のバラクタ素子のＣ−Ｖ特性と異ならせることができる。そして、任意の数の第１及び第２のバラクタ素子を相互に並列に接続することにより、電圧制御可変容量素子全体のＣ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の絶縁膜は、半導体集積回路において形成されるＭＯＳトランジスタのゲート絶縁膜と同時に形成することができるため、既存の半導体集積回路の製造プロセスを修正することなく、また、新たなプロセスを追加することなく、本発明の電圧制御可変容量素子を製造することができる。更に、本発明の電圧制御可変容量素子は、複数のバラクタ素子を並列に接続するだけで形成でき、バラクタ素子以外の特別な回路を必要としないため、素子が大型化及び高電圧化することがない。
【００１９】
また、本発明に係る電圧制御可変容量素子においては、前記ウエルの表面にこのウエルと同じ導電型であり前記第１の端子に接続された拡散領域が形成されていることが好ましい。これにより、この拡散領域がウエルのコンタクトとして機能し、第１の端子に印加された電圧をより確実にウエルに伝達することができる。
【００２０】
更に、本発明に係る電圧制御可変容量素子が、演算及びデータの記憶を行うコア部並びに外部との信号の入出力を行うＩ／Ｏ部を備えた半導体集積回路内に設けられており、前記第１のバラクタ素子の絶縁膜が前記コア部に設けられたＭＯＳトランジスタのゲート電極と同時に形成されたものであり、前記第２のバラクタ素子の絶縁膜が前記Ｉ／Ｏ部に設けられたＭＯＳトランジスタのゲート電極と同時に形成されたものであってもよい。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は、本実施形態に係る電圧制御可変容量素子を示す断面図であり、図２は、横軸にＳＤ端子に対するゲート端子の電圧、即ち、ゲート・ＳＤ間電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、本実施形態に係る電圧制御可変容量素子のＣ−Ｖ特性を示すグラフ図である。
【００２２】
本実施形態に係る電圧制御可変容量素子は半導体集積回路中に作り込まれている。この半導体集積回路は例えばロジック用のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ：大規模集積回路）であり、コア部及びＩ／Ｏ部が設けられている。そして、コア部及びＩ／Ｏ部の夫々にＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴが形成されている。コア部は主として演算及びデータの記憶等を行う部分であり、例えば１．３乃至１．８Ｖ程度の比較的低い電圧で駆動する。また、Ｉ／Ｏ部は主として外部とのインターフェースとなる部分であり、例えば２．５乃至３．３Ｖの比較的高い電圧で駆動する。このため、通常、Ｉ／Ｏ部のＭＯＳＦＥＴのゲート絶縁膜は、コア部のＭＯＳＦＥＴのゲート絶縁膜よりも厚くなっている。
【００２３】
図１に示すように、この電圧制御可変容量素子は複数のＭＯＳ型のバラクタ素子を備えている。この電圧制御可変容量素子においては、例えばボロン（Ｂ）が注入されたシリコンからなるＰ型基板１が設けられており、このＰ型基板１の表面にはバラクタ素子１３及び１４が設けられている。図１においては、バラクタ素子１３及び１４は夫々１個ずつ示されているが、バラクタ素子１３及び／又は１４は複数個設けられていてもよい。
【００２４】
バラクタ素子１３においては、Ｐ型基板１の表面にＮウエル２が形成されている。Ｎウエル２は、半導体集積回路において、ＰチャネルＭＯＳＦＥＴのＮウエルを形成するときに形成されたものである。また、Ｎウエル２上にはゲート絶縁膜４が設けられている。ゲート絶縁膜４は、半導体集積回路のコア部のＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、例えばシリコン酸化膜からなり、その膜厚は例えば２．６ｎｍである。更に、ゲート絶縁膜４上にはゲート電極としてポリシリコン層９が設けられている。即ち、ポリシリコン層９及びＮウエル２はゲート絶縁膜４を挟むように設けられている。ポリシリコン層９は例えばＮチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。
【００２５】
更に、Ｎウエル２の表面には２ヶ所にＮ＋拡散層３が形成されている。Ｎ＋拡散層３は、垂直方向から見て、ポリシリコン層９を挟むように形成されている。Ｎ＋拡散層３はＮチャネルＭＯＳＦＥＴのソース・ドレインと同時に形成されたものである。垂直方向から見ると、Ｎ＋拡散層３はポリシリコン層９に隣接している。但し、ポリシリコン層９の下にはゲート絶縁膜４が設けられているため、Ｎ＋拡散層３とポリシリコン層９とはゲート絶縁膜４により絶縁されている。Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜４及びポリシリコン層９により、バラクタ素子１３が形成されている。
【００２６】
同様に、バラクタ素子１４においては、Ｐ型基板１の表面にＮウエル２が形成されており、Ｎウエル２上にはゲート絶縁膜５が設けられている。ゲート絶縁膜５は、半導体集積回路のＩ／Ｏ部のＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、例えばシリコン酸化膜からなり、その膜厚は例えば６．０ｎｍである。更に、ゲート絶縁膜５上にはゲート電極としてポリシリコン層９が設けられている。バラクタ素子１４における上記以外の構成は、前述のバラクタ素子１３と同様である。
【００２７】
なお、ポリシリコン層９からなるゲート電極のゲート長、即ち、Ｎ＋拡散層３間の距離は例えば０．２５乃至１μｍであり、例えば１μｍである。また、ゲート幅、即ち、ゲート電極における図１の紙面に垂直な方向の長さは、例えば２．５乃至５μｍであり、例えば５μｍである。
【００２８】
そして、バラクタ素子１３及び１４において、ポリシリコン層９はゲート端子７に接続されており、Ｎ＋拡散層３はＳＤ端子８に接続されている。これにより、バラクタ素子１３及び１４は相互に並列に接続されている。なお、図１においては、ゲート絶縁膜４及び５はポリシリコン層９の直下域のみに示されているが、Ｎ＋拡散層３がＳＤ端子８に接続することを妨げない限り、ゲート絶縁膜４及び５は、ポリシリコン層９の直下域以外の領域にも形成されていてもよい。
【００２９】
次に、本実施形態に係る電圧制御可変容量素子の製造方法について説明する。図１に示すように、先ず、例えばボロン等のＰ型不純物が注入されたシリコンからなるＰ型基板１を用意する。次に、このＰ型基板１の表面にＮ型不純物をイオン注入して、相互に離隔した複数のＮウエル２を形成する。なお、図１においては、２ヶ所のＮウエル２が示されている。
【００３０】
次に、Ｐ型基板１の表面に１回目の酸化処理を施し、Ｐ型基板１の表面の全面に、膜厚が例えば５．０ｎｍのシリコン酸化膜（図示せず）を形成する。次に、フォトレジスト（図示せず）を形成して、ゲート絶縁膜５を形成する予定の領域を覆う。次に、このフォトレジストをマスクとしてエッチングを行い、Ｐ型基板１の表面におけるゲート絶縁膜５を形成する予定の領域以外の領域からシリコン酸化膜を除去する。
【００３１】
次に、フォトレジストを除去し、Ｐ型基板１の表面に２回目の酸化処理を施す。この２回目の酸化処理は、Ｐ型基板１の表面の露出部分に、膜厚が例えば２．６ｎｍのシリコン酸化膜が形成されるような条件で行う。このとき、ゲート絶縁膜５を形成する予定の領域におけるシリコン酸化膜の膜厚は、１回目の酸化処理において形成されたシリコン酸化膜が更に成長し、例えば６．０ｎｍとなる。また、ゲート絶縁膜４を形成する予定の領域におけるシリコン酸化膜の膜厚は、例えば２．６ｎｍとなる。これにより、Ｐ型基板１の表面に、シリコン酸化膜からなり膜厚が例えば２．６ｎｍであるゲート絶縁膜４、及びシリコン酸化膜からなり膜厚が例えば６．０ｎｍであるゲート絶縁膜５が形成される。
【００３２】
次に、ポリシリコン層を形成してパターニングし、ゲート絶縁膜４及び５上の所定の領域にゲート電極となるポリシリコン層９を形成する。次に、ポリシリコン層９をマスクとしてＰ型基板１の表面にＮ型不純物を選択的にイオン注入して、垂直方向から見て、各Ｎウエル２内におけるポリシリコン層９を挟む領域に、２ヶ所のＮ＋拡散層３を形成する。このとき、ゲート電極を形成するポリシリコン層９にもＮ型不純物が注入される。
【００３３】
次に、ゲート電極であるＮ型ポリシリコン９にゲート端子７を接続し、Ｎ＋拡散層３にＳＤ端子８を接続することにより、図１に示す電圧制御可変容量素子が形成される。
【００３４】
次に、本実施形態に係る電圧制御可変容量素子の動作について説明する。前述の従来のバラクタ素子を備えた電圧制御可変容量素子（図４参照）と同様に、本実施形態に係る電圧制御可変容量素子においても、ゲート端子７とＳＤ端子８との間に印加する電圧を変化させることにより、Ｎウエル２とポリシリコン層９との間の容量を変化させることができる。
【００３５】
図２において、線２１はバラクタ素子１３のＣ−Ｖカーブを示す。前述の如く、バラクタ素子１３は、膜厚が例えば２．６ｎｍのシリコン酸化膜からなるゲート絶縁膜４が設けられた素子である。また、線２２はバラクタ素子１４のＣ−Ｖカーブを示す。バラクタ素子１４は、膜厚が例えば６．０ｎｍのシリコン酸化膜からなるゲート絶縁膜５が設けられた素子である。このように、バラクタ素子１４のゲート絶縁膜５の膜厚（例えば６．０ｎｍ）は、バラクタ素子１３のゲート絶縁膜４の膜厚（例えば２．６ｎｍ）よりも厚くなっている。このため、ゲート・ＳＤ間電圧、即ち、ＳＤ端子に対するゲート端子の電圧が十分に低く、ゲート絶縁膜の直下に厚い空乏層が形成されているときには、バラクタ素子１４の容量はバラクタ素子１３の容量にほぼ等しくなるが、ゲート・ＳＤ間電圧の電圧が十分に高くなり、アキュムレーション状態となって、バラクタ素子の容量値がほぼゲート絶縁膜の容量値になると、バラクタ素子１４のゲート絶縁膜５はバラクタ素子１３のゲート絶縁膜４よりも厚いため、バラクタ素子１４の容量はバラクタ素子１３の容量よりも小さくなる。これにより、バラクタ素子１４のＣ−Ｖカーブ（線２２）の傾きは、バラクタ素子１３のＣ−Ｖカーブ（線２１）の傾きよりも小さくなる。また、バラクタ素子１４の容量比は、バラクタ素子１３の容量比よりも小さくなる。
【００３６】
線２４は、１個のバラクタ素子１３及び１個のバラクタ素子１４を並列に接続した電圧制御可変容量素子全体のＣ−Ｖカーブを示す。但し、この電圧制御可変容量素子全体のＣ−Ｖカーブ（線２４）を、バラクタ素子１３単独のＣ−Ｖカーブ（線２１）及びバラクタ素子１４単独のＣ−Ｖカーブ（線２２）と比較するために、線２４は線２１及び２２と比較して、容量値を（１／２）倍にして示している。図２に示すように、線２４は線２１及び線２２の中間に位置し、各１個のバラクタ素子１３及び１４を並列に接続した場合の容量比及びＣ−Ｖカーブの傾きは、バラクタ素子１３単独及びバラクタ素子１４単独の容量比及び傾きの中間の値となる。
【００３７】
また、図２に示す線２３は、２個のバラクタ素子１３及び１個のバラクタ素子１４を相互に平行に接続したものである。更に、線２５は、１個のバラクタ素子１３及び２個のバラクタ素子１４を相互に平行に接続したものである。但し、線２３及び２５は線２１及び２２と比較して、容量値を（１／３）倍にして示している。図２に示すように、線２３は線２１と線２４との中間に位置し、線２５は線２４と線２２との中間に位置する。
【００３８】
このように、本実施形態においては、バラクタ素子１３のゲート絶縁膜４をバラクタ素子１４のゲート絶縁膜５よりも薄く形成し、相互に並列に接続するバラクタ素子１３及び１４の個数を選択することにより、電圧制御可変容量素子のＣ−Ｖ特性、特に、容量の最大値及び容量が大きく変化する電圧範囲のＣ−Ｖカーブの傾きを選択することができる。
【００３９】
また、バラクタ素子１３のゲート絶縁膜４を、このバラクタ素子１３が形成されている半導体集積回路のコア部のＭＯＳＦＥＴのゲート絶縁膜と同時に形成し、バラクタ素子１４のゲート絶縁膜５を、この半導体集積回路のＩ／Ｏ部のＭＯＳＦＥＴのゲート絶縁膜と同時に形成することにより、既存のプロセスを修正及び新たなプロセスを追加することなく、本実施形態の電圧制御可変容量素子を製造することができる。
【００４０】
更に、本実施形態においては、１又は複数のバラクタ素子１３及び１４を並列に接続することのみにより電圧制御可変容量素子を形成することができ、例えば特許文献１に示されている電圧降下手段のようなバラクタ素子以外の特別な回路を必要としない。このため、電圧制御可変容量素子が大型化及び高電圧化することがない。
【００４１】
更にまた、本実施形態の電圧制御可変容量素子においては、Ｎウエル２の表面にＮ＋拡散層３が形成されているため、このＮ＋拡散層３がＮウエル２のコンタクトとして機能し、ＳＤ端子８に印加された電圧を確実にＮウエル２に伝達することができる。
【００４２】
なお、本実施形態においては、ポリシリコン層９の表面にシリサイドを形成してもよい。又は、ポリシリコン層９上に抵抗率がポリシリコン層９の抵抗率よりも低い材料からなる低抵抗層を積層してもよい。これにより、ゲート端子７とポリシリコン層９との間の抵抗値を低減し、ゲート端子７に印加された電位を、より確実にポリシリコン層９に伝達することができる。
【００４３】
また、バラクタ素子１３のみ又はバラクタ素子１４のみにより電圧制御可変容量素子を構成する場合においても、バラクタ素子１３又は１４を複数個設け、相互に並列に接続してもよい。これにより、電圧制御可変容量素子を１個のバラクタ素子１３又は１４により構成する場合と比較して、単位面積当たりの容量値を等しくしたまま、寄生抵抗値を低減することができる。この結果、電圧制御可変容量素子のＱ値を向上させることができる。
【００４４】
更に、電圧制御可変容量素子を構成するバラクタ素子はアキュムレーションモードのバラクタ素子に限定されず、例えば、ディプレッションモードのバラクタ素子を使用してもよい。
【００４５】
次に、本発明の第２の実施形態について説明する。図３は、本実施形態に係る電圧制御可変容量素子を示す断面図である。図３に示すように、本実施形態に係る電圧制御可変容量素子においては、前述の第１の実施形態に係る電圧制御可変容量素子と比較して、図１に示すゲート絶縁膜４の替わりに、膜厚がゲート絶縁膜５と同一でシリコン酸窒化膜からなるゲート絶縁膜６を設けた点が異なっている。本実施形態に係る上記以外の構成は、上述の第１の実施形態と同様である。
【００４６】
次に、本実施形態に係る電圧制御可変容量素子の動作について説明する。シリコン酸窒化膜の誘電率はシリコン酸化膜の誘電率よりも高いため、バラクタ素子１３の容量の最大値は、バラクタ１４の容量の最大値よりも大きくなる。このため、図２に示すように、本実施形態においても前述の第１の実施形態と同様に、バラクタ素子１３のみからなる電圧制御可変容量素子のＣ−Ｖカーブは線２１となり、バラクタ素子１４のみからなる電圧制御可変容量素子のＣ−Ｖカーブは線２２となり、バラクタ素子１３及び１４を相互に並列に接続してなる電圧制御可変容量素子のＣ−Ｖカーブは線２３乃至２５となる。
【００４７】
本実施形態は、半導体集積回路において、ＭＯＳＦＥＴのゲート絶縁膜としてシリコン酸化膜及びシリコン酸窒化膜からなるゲート絶縁膜を作り分ける場合に、これらのゲート絶縁膜と同時にバラクタ素子のゲート絶縁膜を形成することができるという効果を奏する。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００４８】
なお、本実施形態において、ゲート絶縁膜５及び６の膜厚は相互に異なっていてもよい。また、ゲート絶縁膜５及び６を形成する材料はシリコン酸化膜及びシリコン酸窒化膜に限定されず、相互に誘電率が異なる材料であり、半導体集積回路を形成する材料として使用される材料であれば、どのような材料の組み合わせでもよい。
【００４９】
更に、前述の第１及び第２の実施形態は、電圧制御可変容量素子の回路設計時に、相互に並列に接続するバラクタ素子の個数を選択する例であるが、本発明はこれに限定されない。即ち、設計時には多めにバラクタ素子を形成しておき、各バラクタ素子間にスイッチを設け、このスイッチを開閉することにより、並列に接続するバラクタ素子の数を選択してもよい。これにより、バラクタ素子の個数に冗長性を持たせ、電圧制御可変容量素子の使用中にＣ−Ｖ特性を変更することができる。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、電圧制御可変容量素子において、絶縁膜の膜厚が相互に異なる第１及び第２のバラクタ素子を任意の個数設け、これらの第１及び第２のバラクタ素子を相互に並列に接続することにより、全体のＣ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の絶縁膜を、半導体集積回路内の他の部分に形成されるＭＯＳトランジスタの絶縁膜と同時に形成することができ、この電圧制御可変容量素子を、半導体集積回路の製造工程における既存のプロセスの修正及び新たなプロセスの追加なく製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電圧制御可変容量素子を示す断面図である。
【図２】横軸にＳＤ端子に対するゲート端子の電圧、即ち、ゲート・ＳＤ間電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、本実施形態に係る電圧制御可変容量素子のＣ−Ｖ特性を示すグラフ図である。
【図３】本発明の第２の実施形態に係る電圧制御可変容量素子を示す断面図である。
【図４】従来の電圧制御可変容量素子を示す断面図である。
【図５】横軸にゲート・ＳＤ間の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、Ｎウエルの不純物濃度を変化させたときのバラクタ素子のＣ−Ｖ特性を示すグラフ図である。
【符号の説明】
１；Ｐ型基板
２；Ｎウエル
３；Ｎ＋拡散層
４、５、６、１１；ゲート絶縁膜
７；ゲート端子
８；ＳＤ端子
９；ポリシリコン層
１３、１４；バラクタ素子
２１〜２５；線（Ｃ−Ｖカーブ）
３１；矢印
【発明の属する技術分野】
本発明は複数のバラクタ素子からなる電圧制御可変容量素子に関し、特に、電圧−容量特性を選択することができる電圧制御可変容量素子に関する。
【０００２】
【従来の技術】
従来より、ＬＣ−ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の発振周波数の制御には電圧制御可変容量素子が使用されている。そして、電圧制御可変容量素子には、ＭＯＳ型のバラクタ素子が一般的に使用されている。
【０００３】
図４は従来の電圧制御可変容量素子を示す断面図である。図４に示す従来の電圧制御可変容量素子は、半導体集積回路中に設けられており、ＭＯＳ型のバラクタ素子を使用するものである。図４に示すように、この電圧制御可変容量素子においては、Ｐ型基板１が設けられており、このＰ型基板１の表面にＮウエル２が形成されている。Ｎウエル２はこのバラクタ素子が設けられている半導体集積回路において、ＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）のＮウエルを形成するときに形成されたものである。
【０００４】
また、Ｎウエル２上にはゲート絶縁膜１１が設けられており、このゲート絶縁膜１１上には電極としてポリシリコン層９が設けられている。そして、ポリシリコン層９はゲート端子７に接続されている。なお、ゲート絶縁膜１１は例えばＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、ポリシリコン層９は例えばＮチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。
【０００５】
また、Ｎウエル２の表面には２ヶ所にＮ＋拡散層３が形成されている。Ｎ＋拡散層３は、Ｐ型基板１の表面に垂直な方向（以下、単に垂直方向という）から見て、ポリシリコン層９を挟むように形成されている。Ｎ＋拡散層３はＮチャネルＭＯＳＦＥＴのソース・ドレインと同時に形成されたものである。そして、Ｎ＋拡散層３はＳＤ端子８に接続されている。これにより、Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜１１及びポリシリコン層９により、バラクタ素子が形成されている。
【０００６】
この従来の電圧制御可変容量素子においては、ゲート端子７とＳＤ端子８との間に印加する電圧を変化させることにより、Ｎウエル２とポリシリコン層９との間の容量を変化させることができる。即ち、ゲート端子７に正電位を印加し、ＳＤ端子８に負電位を印加して、両端子間の電圧を十分に大きくすると、Ｎウエル２におけるゲート絶縁膜１１の近傍にキャリアである電子が集まり、バラクタ素子はアキュムレーション状態となる。この結果、バラクタ素子の容量値はほぼゲート絶縁膜１１の容量値となり、最大値となる。一方、ゲート端子７の電位を負に変化させていくと、Ｎウエル２におけるポリシリコン層９の直下域に空乏層が形成され、この空乏層が拡がることにより、バラクタ素子の容量が減少していく。そして、ゲート端子７の電位を十分に低くすると、空乏層の拡がりが飽和する。これにより、容量もそれ以上減少しなくなり、最小値に達する。
【０００７】
上述の如く、このバラクタ素子を使用した電圧制御可変容量素子は、半導体集積回路のＮチャネル及びＰチャネルのＭＯＳＦＥＴを形成する工程において同時に形成することができ、半導体集積回路の製造プロセスを修正したり、新たなプロセスを追加したりすることなく形成できるという利点がある。
【０００８】
しかしながら、この従来の電圧制御可変容量素子には以下に示すような問題点がある。ＭＯＳ型のバラクタ素子はＭＯＳＦＥＴの製造プロセスによりＭＯＳＦＥＴと同時に形成するため、その特性がＭＯＳＦＥＴの形成条件により決定されてしまう。ところが、このバラクタ素子をＶＣＯの発振周波数の制御に使用する場合には、ゲート・基板間の容量の電圧依存性、即ちＣ−Ｖ特性は、この電圧制御可変容量素子が組み込まれるＶＣＯ等の回路に要求される特性に応じて、最適に調整されることが好ましい。例えば、電圧と容量との相関関係を示す曲線（Ｃ−Ｖカーブ）があまり急峻であると、ＶＣＯの発振周波数の制御が困難になる。また、容量の最大値と最小値との比（以下、容量比という）を大きくすると、ＶＣＯの可変周波数域が大きくなるという利点はあるものの、容量比が大きすぎると、ＶＣＯを構成するトランジスタとして、ドレイン電流のゲート電圧依存性（ｇｍ）が大きいトランジスタを使用する必要が生じ、発振周波数のゆらぎである位相ノイズが大きくなる。
【０００９】
電圧制御可変容量素子のＣ−Ｖ特性を変化させるだけであれば、例えば図４に示すＮウエル２の不純物濃度を変化させる方法がある。図５は横軸にゲート・ＳＤ間の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、Ｎウエル２（図４参照）の不純物濃度を１×１０１７乃至１×１０１８ｃｍ−３の範囲で変化させたときのバラクタ素子のＣ−Ｖ特性を示すグラフ図である。図５に示すように、Ｎウエル２の不純物濃度を、１×１０１７ｃｍ−３から１×１０１８ｃｍ−３まで増大させていくと、Ｃ−Ｖカーブは矢印３１の方向に変化する。
【００１０】
このように、Ｎウエルの不純物濃度を増加させれば、バラクタ素子のＣ−Ｖ特性を変化させ、例えばＣ−Ｖカーブを緩やかにすることはできる。しかしながら、Ｎウエルの不純物濃度を最適に制御するためには、このＮウエルに不純物を注入する特別な工程が必要となり、ＰチャネルＭＯＳＦＥＴのＮウエルを形成する際に同時に形成できなくなってしまう。又は、ＰチャネルＭＯＳＦＥＴの製造工程に修正が必要となり、ＰチャネルＭＯＳＦＥＴの特性が変化してしまう。
【００１１】
また、従来、電圧降下手段及び複数のバラクタ素子を設け、電圧降下手段により複数種類の電圧を発生させ、この複数種類の電圧をバラクタ素子に印加することにより、容量値の変化率を任意に設定可能にする技術が開示されている（例えば、特許文献１参照。）。
【００１２】
【特許文献１】
特開２００２−４３８４２号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示す問題点がある。特許文献１に記載された技術においては、電圧降下手段を設ける必要があるため、回路構成が複雑になり大型化するという問題点がある。また、この回路は、制御電圧が十分に高くないと動作しないため、半導体集積回路の低電圧化を図るうえで、阻害要因になるという問題点がある。
【００１４】
本発明はかかる問題点に鑑みてなされたものであって、従来の製造プロセスを変更したり、新たなプロセスを追加したりすることなく製造でき、回路が大型化及び高電圧化することがなく、Ｃ−Ｖ特性を任意に選択できる電圧制御可変容量素子を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る電圧制御可変容量素子は、基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記絶縁膜の膜厚は、前記第２のバラクタ素子における前記絶縁膜の膜厚より薄く、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする。
【００１６】
本発明においては、第１及び第２のバラクタ素子において、ウエル及び電極により容量が形成される。そして、第１のバラクタ素子の絶縁膜の膜厚を、第２のバラクタ素子の絶縁膜の膜厚よりも薄くすることにより、第１のバラクタ素子における第１及び第２の端子間に印加される電圧と前記容量との相関関係（以下、Ｃ−Ｖ特性という）を、第２のバラクタ素子におけるＣ−Ｖ特性と異ならせることができる。そして、任意の数の第１及び第２のバラクタ素子を相互に並列に接続することにより、電圧制御可変容量素子全体のＣ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の絶縁膜は、半導体集積回路において形成されるＭＯＳトランジスタのゲート絶縁膜と同時に形成することができるため、既存の半導体集積回路の製造プロセスを修正することなく、また、新たなプロセスを追加することなく、本発明の電圧制御可変容量素子を製造することができる。更に、本発明の電圧制御可変容量素子は、複数のバラクタ素子を並列に接続するだけで形成でき、バラクタ素子以外の特別な回路を必要としないため、素子が大型化及び高電圧化することがない。
【００１７】
本発明に係る他の電圧制御可変容量素子は、基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記絶縁膜を形成する材料の誘電率は、前記第２のバラクタ素子における前記絶縁膜を形成する材料の誘電率より高く、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする。
【００１８】
本発明においては、第１及び第２のバラクタ素子において、ウエル及び電極により容量が形成される。そして、第１のバラクタ素子の絶縁膜を形成する材料の誘電率を、第２のバラクタ素子の絶縁膜を形成する材料の誘電率よりも高くすることにより、第１のバラクタ素子のＣ−Ｖ特性を、第２のバラクタ素子のＣ−Ｖ特性と異ならせることができる。そして、任意の数の第１及び第２のバラクタ素子を相互に並列に接続することにより、電圧制御可変容量素子全体のＣ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の絶縁膜は、半導体集積回路において形成されるＭＯＳトランジスタのゲート絶縁膜と同時に形成することができるため、既存の半導体集積回路の製造プロセスを修正することなく、また、新たなプロセスを追加することなく、本発明の電圧制御可変容量素子を製造することができる。更に、本発明の電圧制御可変容量素子は、複数のバラクタ素子を並列に接続するだけで形成でき、バラクタ素子以外の特別な回路を必要としないため、素子が大型化及び高電圧化することがない。
【００１９】
また、本発明に係る電圧制御可変容量素子においては、前記ウエルの表面にこのウエルと同じ導電型であり前記第１の端子に接続された拡散領域が形成されていることが好ましい。これにより、この拡散領域がウエルのコンタクトとして機能し、第１の端子に印加された電圧をより確実にウエルに伝達することができる。
【００２０】
更に、本発明に係る電圧制御可変容量素子が、演算及びデータの記憶を行うコア部並びに外部との信号の入出力を行うＩ／Ｏ部を備えた半導体集積回路内に設けられており、前記第１のバラクタ素子の絶縁膜が前記コア部に設けられたＭＯＳトランジスタのゲート電極と同時に形成されたものであり、前記第２のバラクタ素子の絶縁膜が前記Ｉ／Ｏ部に設けられたＭＯＳトランジスタのゲート電極と同時に形成されたものであってもよい。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は、本実施形態に係る電圧制御可変容量素子を示す断面図であり、図２は、横軸にＳＤ端子に対するゲート端子の電圧、即ち、ゲート・ＳＤ間電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、本実施形態に係る電圧制御可変容量素子のＣ−Ｖ特性を示すグラフ図である。
【００２２】
本実施形態に係る電圧制御可変容量素子は半導体集積回路中に作り込まれている。この半導体集積回路は例えばロジック用のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ：大規模集積回路）であり、コア部及びＩ／Ｏ部が設けられている。そして、コア部及びＩ／Ｏ部の夫々にＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴが形成されている。コア部は主として演算及びデータの記憶等を行う部分であり、例えば１．３乃至１．８Ｖ程度の比較的低い電圧で駆動する。また、Ｉ／Ｏ部は主として外部とのインターフェースとなる部分であり、例えば２．５乃至３．３Ｖの比較的高い電圧で駆動する。このため、通常、Ｉ／Ｏ部のＭＯＳＦＥＴのゲート絶縁膜は、コア部のＭＯＳＦＥＴのゲート絶縁膜よりも厚くなっている。
【００２３】
図１に示すように、この電圧制御可変容量素子は複数のＭＯＳ型のバラクタ素子を備えている。この電圧制御可変容量素子においては、例えばボロン（Ｂ）が注入されたシリコンからなるＰ型基板１が設けられており、このＰ型基板１の表面にはバラクタ素子１３及び１４が設けられている。図１においては、バラクタ素子１３及び１４は夫々１個ずつ示されているが、バラクタ素子１３及び／又は１４は複数個設けられていてもよい。
【００２４】
バラクタ素子１３においては、Ｐ型基板１の表面にＮウエル２が形成されている。Ｎウエル２は、半導体集積回路において、ＰチャネルＭＯＳＦＥＴのＮウエルを形成するときに形成されたものである。また、Ｎウエル２上にはゲート絶縁膜４が設けられている。ゲート絶縁膜４は、半導体集積回路のコア部のＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、例えばシリコン酸化膜からなり、その膜厚は例えば２．６ｎｍである。更に、ゲート絶縁膜４上にはゲート電極としてポリシリコン層９が設けられている。即ち、ポリシリコン層９及びＮウエル２はゲート絶縁膜４を挟むように設けられている。ポリシリコン層９は例えばＮチャネルＭＯＳＦＥＴのゲート電極を形成するときに同時に形成されたものである。
【００２５】
更に、Ｎウエル２の表面には２ヶ所にＮ＋拡散層３が形成されている。Ｎ＋拡散層３は、垂直方向から見て、ポリシリコン層９を挟むように形成されている。Ｎ＋拡散層３はＮチャネルＭＯＳＦＥＴのソース・ドレインと同時に形成されたものである。垂直方向から見ると、Ｎ＋拡散層３はポリシリコン層９に隣接している。但し、ポリシリコン層９の下にはゲート絶縁膜４が設けられているため、Ｎ＋拡散層３とポリシリコン層９とはゲート絶縁膜４により絶縁されている。Ｎウエル２、Ｎ＋拡散層３、ゲート絶縁膜４及びポリシリコン層９により、バラクタ素子１３が形成されている。
【００２６】
同様に、バラクタ素子１４においては、Ｐ型基板１の表面にＮウエル２が形成されており、Ｎウエル２上にはゲート絶縁膜５が設けられている。ゲート絶縁膜５は、半導体集積回路のＩ／Ｏ部のＮチャネルＭＯＳＦＥＴのゲート絶縁膜を形成するときに同時に形成されたものであり、例えばシリコン酸化膜からなり、その膜厚は例えば６．０ｎｍである。更に、ゲート絶縁膜５上にはゲート電極としてポリシリコン層９が設けられている。バラクタ素子１４における上記以外の構成は、前述のバラクタ素子１３と同様である。
【００２７】
なお、ポリシリコン層９からなるゲート電極のゲート長、即ち、Ｎ＋拡散層３間の距離は例えば０．２５乃至１μｍであり、例えば１μｍである。また、ゲート幅、即ち、ゲート電極における図１の紙面に垂直な方向の長さは、例えば２．５乃至５μｍであり、例えば５μｍである。
【００２８】
そして、バラクタ素子１３及び１４において、ポリシリコン層９はゲート端子７に接続されており、Ｎ＋拡散層３はＳＤ端子８に接続されている。これにより、バラクタ素子１３及び１４は相互に並列に接続されている。なお、図１においては、ゲート絶縁膜４及び５はポリシリコン層９の直下域のみに示されているが、Ｎ＋拡散層３がＳＤ端子８に接続することを妨げない限り、ゲート絶縁膜４及び５は、ポリシリコン層９の直下域以外の領域にも形成されていてもよい。
【００２９】
次に、本実施形態に係る電圧制御可変容量素子の製造方法について説明する。図１に示すように、先ず、例えばボロン等のＰ型不純物が注入されたシリコンからなるＰ型基板１を用意する。次に、このＰ型基板１の表面にＮ型不純物をイオン注入して、相互に離隔した複数のＮウエル２を形成する。なお、図１においては、２ヶ所のＮウエル２が示されている。
【００３０】
次に、Ｐ型基板１の表面に１回目の酸化処理を施し、Ｐ型基板１の表面の全面に、膜厚が例えば５．０ｎｍのシリコン酸化膜（図示せず）を形成する。次に、フォトレジスト（図示せず）を形成して、ゲート絶縁膜５を形成する予定の領域を覆う。次に、このフォトレジストをマスクとしてエッチングを行い、Ｐ型基板１の表面におけるゲート絶縁膜５を形成する予定の領域以外の領域からシリコン酸化膜を除去する。
【００３１】
次に、フォトレジストを除去し、Ｐ型基板１の表面に２回目の酸化処理を施す。この２回目の酸化処理は、Ｐ型基板１の表面の露出部分に、膜厚が例えば２．６ｎｍのシリコン酸化膜が形成されるような条件で行う。このとき、ゲート絶縁膜５を形成する予定の領域におけるシリコン酸化膜の膜厚は、１回目の酸化処理において形成されたシリコン酸化膜が更に成長し、例えば６．０ｎｍとなる。また、ゲート絶縁膜４を形成する予定の領域におけるシリコン酸化膜の膜厚は、例えば２．６ｎｍとなる。これにより、Ｐ型基板１の表面に、シリコン酸化膜からなり膜厚が例えば２．６ｎｍであるゲート絶縁膜４、及びシリコン酸化膜からなり膜厚が例えば６．０ｎｍであるゲート絶縁膜５が形成される。
【００３２】
次に、ポリシリコン層を形成してパターニングし、ゲート絶縁膜４及び５上の所定の領域にゲート電極となるポリシリコン層９を形成する。次に、ポリシリコン層９をマスクとしてＰ型基板１の表面にＮ型不純物を選択的にイオン注入して、垂直方向から見て、各Ｎウエル２内におけるポリシリコン層９を挟む領域に、２ヶ所のＮ＋拡散層３を形成する。このとき、ゲート電極を形成するポリシリコン層９にもＮ型不純物が注入される。
【００３３】
次に、ゲート電極であるＮ型ポリシリコン９にゲート端子７を接続し、Ｎ＋拡散層３にＳＤ端子８を接続することにより、図１に示す電圧制御可変容量素子が形成される。
【００３４】
次に、本実施形態に係る電圧制御可変容量素子の動作について説明する。前述の従来のバラクタ素子を備えた電圧制御可変容量素子（図４参照）と同様に、本実施形態に係る電圧制御可変容量素子においても、ゲート端子７とＳＤ端子８との間に印加する電圧を変化させることにより、Ｎウエル２とポリシリコン層９との間の容量を変化させることができる。
【００３５】
図２において、線２１はバラクタ素子１３のＣ−Ｖカーブを示す。前述の如く、バラクタ素子１３は、膜厚が例えば２．６ｎｍのシリコン酸化膜からなるゲート絶縁膜４が設けられた素子である。また、線２２はバラクタ素子１４のＣ−Ｖカーブを示す。バラクタ素子１４は、膜厚が例えば６．０ｎｍのシリコン酸化膜からなるゲート絶縁膜５が設けられた素子である。このように、バラクタ素子１４のゲート絶縁膜５の膜厚（例えば６．０ｎｍ）は、バラクタ素子１３のゲート絶縁膜４の膜厚（例えば２．６ｎｍ）よりも厚くなっている。このため、ゲート・ＳＤ間電圧、即ち、ＳＤ端子に対するゲート端子の電圧が十分に低く、ゲート絶縁膜の直下に厚い空乏層が形成されているときには、バラクタ素子１４の容量はバラクタ素子１３の容量にほぼ等しくなるが、ゲート・ＳＤ間電圧の電圧が十分に高くなり、アキュムレーション状態となって、バラクタ素子の容量値がほぼゲート絶縁膜の容量値になると、バラクタ素子１４のゲート絶縁膜５はバラクタ素子１３のゲート絶縁膜４よりも厚いため、バラクタ素子１４の容量はバラクタ素子１３の容量よりも小さくなる。これにより、バラクタ素子１４のＣ−Ｖカーブ（線２２）の傾きは、バラクタ素子１３のＣ−Ｖカーブ（線２１）の傾きよりも小さくなる。また、バラクタ素子１４の容量比は、バラクタ素子１３の容量比よりも小さくなる。
【００３６】
線２４は、１個のバラクタ素子１３及び１個のバラクタ素子１４を並列に接続した電圧制御可変容量素子全体のＣ−Ｖカーブを示す。但し、この電圧制御可変容量素子全体のＣ−Ｖカーブ（線２４）を、バラクタ素子１３単独のＣ−Ｖカーブ（線２１）及びバラクタ素子１４単独のＣ−Ｖカーブ（線２２）と比較するために、線２４は線２１及び２２と比較して、容量値を（１／２）倍にして示している。図２に示すように、線２４は線２１及び線２２の中間に位置し、各１個のバラクタ素子１３及び１４を並列に接続した場合の容量比及びＣ−Ｖカーブの傾きは、バラクタ素子１３単独及びバラクタ素子１４単独の容量比及び傾きの中間の値となる。
【００３７】
また、図２に示す線２３は、２個のバラクタ素子１３及び１個のバラクタ素子１４を相互に平行に接続したものである。更に、線２５は、１個のバラクタ素子１３及び２個のバラクタ素子１４を相互に平行に接続したものである。但し、線２３及び２５は線２１及び２２と比較して、容量値を（１／３）倍にして示している。図２に示すように、線２３は線２１と線２４との中間に位置し、線２５は線２４と線２２との中間に位置する。
【００３８】
このように、本実施形態においては、バラクタ素子１３のゲート絶縁膜４をバラクタ素子１４のゲート絶縁膜５よりも薄く形成し、相互に並列に接続するバラクタ素子１３及び１４の個数を選択することにより、電圧制御可変容量素子のＣ−Ｖ特性、特に、容量の最大値及び容量が大きく変化する電圧範囲のＣ−Ｖカーブの傾きを選択することができる。
【００３９】
また、バラクタ素子１３のゲート絶縁膜４を、このバラクタ素子１３が形成されている半導体集積回路のコア部のＭＯＳＦＥＴのゲート絶縁膜と同時に形成し、バラクタ素子１４のゲート絶縁膜５を、この半導体集積回路のＩ／Ｏ部のＭＯＳＦＥＴのゲート絶縁膜と同時に形成することにより、既存のプロセスを修正及び新たなプロセスを追加することなく、本実施形態の電圧制御可変容量素子を製造することができる。
【００４０】
更に、本実施形態においては、１又は複数のバラクタ素子１３及び１４を並列に接続することのみにより電圧制御可変容量素子を形成することができ、例えば特許文献１に示されている電圧降下手段のようなバラクタ素子以外の特別な回路を必要としない。このため、電圧制御可変容量素子が大型化及び高電圧化することがない。
【００４１】
更にまた、本実施形態の電圧制御可変容量素子においては、Ｎウエル２の表面にＮ＋拡散層３が形成されているため、このＮ＋拡散層３がＮウエル２のコンタクトとして機能し、ＳＤ端子８に印加された電圧を確実にＮウエル２に伝達することができる。
【００４２】
なお、本実施形態においては、ポリシリコン層９の表面にシリサイドを形成してもよい。又は、ポリシリコン層９上に抵抗率がポリシリコン層９の抵抗率よりも低い材料からなる低抵抗層を積層してもよい。これにより、ゲート端子７とポリシリコン層９との間の抵抗値を低減し、ゲート端子７に印加された電位を、より確実にポリシリコン層９に伝達することができる。
【００４３】
また、バラクタ素子１３のみ又はバラクタ素子１４のみにより電圧制御可変容量素子を構成する場合においても、バラクタ素子１３又は１４を複数個設け、相互に並列に接続してもよい。これにより、電圧制御可変容量素子を１個のバラクタ素子１３又は１４により構成する場合と比較して、単位面積当たりの容量値を等しくしたまま、寄生抵抗値を低減することができる。この結果、電圧制御可変容量素子のＱ値を向上させることができる。
【００４４】
更に、電圧制御可変容量素子を構成するバラクタ素子はアキュムレーションモードのバラクタ素子に限定されず、例えば、ディプレッションモードのバラクタ素子を使用してもよい。
【００４５】
次に、本発明の第２の実施形態について説明する。図３は、本実施形態に係る電圧制御可変容量素子を示す断面図である。図３に示すように、本実施形態に係る電圧制御可変容量素子においては、前述の第１の実施形態に係る電圧制御可変容量素子と比較して、図１に示すゲート絶縁膜４の替わりに、膜厚がゲート絶縁膜５と同一でシリコン酸窒化膜からなるゲート絶縁膜６を設けた点が異なっている。本実施形態に係る上記以外の構成は、上述の第１の実施形態と同様である。
【００４６】
次に、本実施形態に係る電圧制御可変容量素子の動作について説明する。シリコン酸窒化膜の誘電率はシリコン酸化膜の誘電率よりも高いため、バラクタ素子１３の容量の最大値は、バラクタ１４の容量の最大値よりも大きくなる。このため、図２に示すように、本実施形態においても前述の第１の実施形態と同様に、バラクタ素子１３のみからなる電圧制御可変容量素子のＣ−Ｖカーブは線２１となり、バラクタ素子１４のみからなる電圧制御可変容量素子のＣ−Ｖカーブは線２２となり、バラクタ素子１３及び１４を相互に並列に接続してなる電圧制御可変容量素子のＣ−Ｖカーブは線２３乃至２５となる。
【００４７】
本実施形態は、半導体集積回路において、ＭＯＳＦＥＴのゲート絶縁膜としてシリコン酸化膜及びシリコン酸窒化膜からなるゲート絶縁膜を作り分ける場合に、これらのゲート絶縁膜と同時にバラクタ素子のゲート絶縁膜を形成することができるという効果を奏する。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００４８】
なお、本実施形態において、ゲート絶縁膜５及び６の膜厚は相互に異なっていてもよい。また、ゲート絶縁膜５及び６を形成する材料はシリコン酸化膜及びシリコン酸窒化膜に限定されず、相互に誘電率が異なる材料であり、半導体集積回路を形成する材料として使用される材料であれば、どのような材料の組み合わせでもよい。
【００４９】
更に、前述の第１及び第２の実施形態は、電圧制御可変容量素子の回路設計時に、相互に並列に接続するバラクタ素子の個数を選択する例であるが、本発明はこれに限定されない。即ち、設計時には多めにバラクタ素子を形成しておき、各バラクタ素子間にスイッチを設け、このスイッチを開閉することにより、並列に接続するバラクタ素子の数を選択してもよい。これにより、バラクタ素子の個数に冗長性を持たせ、電圧制御可変容量素子の使用中にＣ−Ｖ特性を変更することができる。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、電圧制御可変容量素子において、絶縁膜の膜厚が相互に異なる第１及び第２のバラクタ素子を任意の個数設け、これらの第１及び第２のバラクタ素子を相互に並列に接続することにより、全体のＣ−Ｖ特性を任意に選択することができる。また、第１及び第２のバラクタ素子の絶縁膜を、半導体集積回路内の他の部分に形成されるＭＯＳトランジスタの絶縁膜と同時に形成することができ、この電圧制御可変容量素子を、半導体集積回路の製造工程における既存のプロセスの修正及び新たなプロセスの追加なく製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電圧制御可変容量素子を示す断面図である。
【図２】横軸にＳＤ端子に対するゲート端子の電圧、即ち、ゲート・ＳＤ間電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、本実施形態に係る電圧制御可変容量素子のＣ−Ｖ特性を示すグラフ図である。
【図３】本発明の第２の実施形態に係る電圧制御可変容量素子を示す断面図である。
【図４】従来の電圧制御可変容量素子を示す断面図である。
【図５】横軸にゲート・ＳＤ間の電圧をとり、縦軸にゲート・ＳＤ間の容量をとって、Ｎウエルの不純物濃度を変化させたときのバラクタ素子のＣ−Ｖ特性を示すグラフ図である。
【符号の説明】
１；Ｐ型基板
２；Ｎウエル
３；Ｎ＋拡散層
４、５、６、１１；ゲート絶縁膜
７；ゲート端子
８；ＳＤ端子
９；ポリシリコン層
１３、１４；バラクタ素子
２１〜２５；線（Ｃ−Ｖカーブ）
３１；矢印
Claims (8)
- 基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記絶縁膜の膜厚は、前記第２のバラクタ素子における前記絶縁膜の膜厚より薄く、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする電圧制御可変容量素子。
- 基板と、この基板の表面に形成され相互に並列に接続された夫々１又は複数の第１のバラクタ素子及び第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、夫々前記基板の表面に形成され第１の端子に接続されたウエルと、このウエル上に形成された絶縁膜と、この絶縁膜上に前記ウエルと共に前記絶縁膜を挟むように形成され第２の端子に接続された電極と、を有し、前記第１のバラクタ素子における前記絶縁膜を形成する材料の誘電率は、前記第２のバラクタ素子における前記絶縁膜を形成する材料の誘電率より高く、前記第１及び第２のバラクタ素子の個数は、前記第１の端子と前記第２の端子との間に印加される電圧と、前記ウエルと前記電極との間の容量との所望の相関関係に応じて設定されることを特徴とする電圧制御可変容量素子。
- 前記ウエルの表面にこのウエルと同じ導電型であり前記第１の端子に接続された拡散領域が形成されていることを特徴とする請求項１又は２に記載の電圧制御可変容量素子。
- 前記基板の表面に垂直な方向から見て、前記拡散領域が前記電極を挟むような２ヶ所の位置に形成されていることを特徴とする請求項３に記載の電圧制御可変容量素子。
- 前記基板が前記ウエルとは異なる導電型の半導体基板であることを特徴とする請求項１乃至４のいずれか１項に記載の電圧制御可変容量素子。
- 前記第１及び第２のバラクタ素子が各１個ずつ設けられていることを特徴とする請求項１乃至５のいずれか１項に記載の電圧制御可変容量素子。
- 前記第１及び第２のバラクタ素子のうち、一方が２個設けられており、他方が１個設けられていることを特徴とする請求項１乃至５のいずれか１項に記載の電圧制御可変容量素子。
- 演算及びデータの記憶を行うコア部並びに外部との信号の入出力を行うＩ／Ｏ部を備えた半導体集積回路内に設けられており、前記第１のバラクタ素子の絶縁膜が前記コア部に設けられたＭＯＳトランジスタのゲート電極と同時に形成されたものであり、前記第２のバラクタ素子の絶縁膜が前記Ｉ／Ｏ部に設けられたＭＯＳトランジスタのゲート電極と同時に形成されたものであることを特徴とする請求項１乃至７のいずれか１項に記載の電圧制御可変容量素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003024935A JP2004235577A (ja) | 2003-01-31 | 2003-01-31 | 電圧制御可変容量素子 |
| US10/767,105 US6999296B2 (en) | 2003-01-31 | 2004-01-29 | Voltage controlled variable capacitance device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003024935A JP2004235577A (ja) | 2003-01-31 | 2003-01-31 | 電圧制御可変容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004235577A true JP2004235577A (ja) | 2004-08-19 |
Family
ID=32953335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003024935A Pending JP2004235577A (ja) | 2003-01-31 | 2003-01-31 | 電圧制御可変容量素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6999296B2 (ja) |
| JP (1) | JP2004235577A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008511989A (ja) * | 2004-08-27 | 2008-04-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 分離ウェルを用いるｍｏｓバラクタ |
| WO2015182363A1 (ja) * | 2014-05-30 | 2015-12-03 | インターチップ株式会社 | 集積ｍｏｓ型バリキャップおよびこれを有する電圧制御発振器、フィルター |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4323392B2 (ja) * | 2004-07-14 | 2009-09-02 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
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| CN101290935A (zh) * | 2007-04-16 | 2008-10-22 | 恩益禧电子股份有限公司 | 半导体器件 |
| US9859882B2 (en) * | 2011-03-21 | 2018-01-02 | Infineon Technologies Americas Corp. | High voltage composite semiconductor device with protection for a low voltage device |
| US9362905B2 (en) | 2011-03-21 | 2016-06-07 | Infineon Technologies Americas Corp. | Composite semiconductor device with turn-on prevention control |
| US9236376B2 (en) | 2011-03-21 | 2016-01-12 | Infineon Technologies Americas Corp. | Power semiconductor device with oscillation prevention |
| JP2015115390A (ja) | 2013-12-10 | 2015-06-22 | シナプティクス・ディスプレイ・デバイス合同会社 | 半導体集積回路装置 |
| US9837555B2 (en) * | 2015-04-15 | 2017-12-05 | Futurewei Technologies, Inc. | Apparatus and method for a low loss coupling capacitor |
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| US10608123B2 (en) * | 2017-05-08 | 2020-03-31 | Qualcomm Incorporated | Metal oxide semiconductor varactor quality factor enhancement |
| US11515434B2 (en) * | 2019-09-17 | 2022-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Decoupling capacitor and method of making the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6212056B1 (en) * | 1999-03-26 | 2001-04-03 | Lucent Technologies Inc. | Micromachined variable capacitor |
| JP4272335B2 (ja) | 2000-07-26 | 2009-06-03 | 三菱電機株式会社 | 半導体集積回路 |
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| WO2015182363A1 (ja) * | 2014-05-30 | 2015-12-03 | インターチップ株式会社 | 集積ｍｏｓ型バリキャップおよびこれを有する電圧制御発振器、フィルター |
| US9847433B2 (en) | 2014-05-30 | 2017-12-19 | Interchip Corporation | Integrated MOS varicap, and voltage controlled oscillator and filter having same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6999296B2 (en) | 2006-02-14 |
| US20040184216A1 (en) | 2004-09-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051202 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080612 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080916 |