JP4272335B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、差動増幅回路等の半導体集積回路に関する。
【0002】
【従来の技術】
各種センサの信号を増幅する場合に、よく差動増幅回路が使用されるが、その用途によっては電源投入直後から正常に動作することが求められる。そのため、差動増幅回路が時定数(τ)の大きなC結合した応用回路からなる場合、例えば、特開平6−104660号公報に開示されたような急速充電回路を別途追加することで対応していた。
【0003】
図7は急速充放電回路を有する従来の差動増幅回路を示す回路図である。同図において、交流信号源SIG1から入力信号を受ける端子P0は、キャパシタC2を介して端子P1に接続される。端子P1は抵抗R24の一端に接続される。抵抗R24の他端はキャパシタC3の一方電極、抵抗R25の一端及びバッファBF1の入力に接続される。抵抗R25の他端は抵抗R26の一端及び基準電圧源31の正極に接続され、抵抗R26の他端はバッファBF2の入力に接続され、キャパシタC3の他方電極は接地される。基準電圧源31は正極から基準電圧VREF1を付与し、負極は接地される。
【0004】
オペアンプOP2の反転入力は抵抗R22を介してバッファBF1の出力を受け、非反転入力は抵抗R23を介してバッファBF2の出力を受けるともに、抵抗R27を介して基準電圧源31の正極に接続される。なお、バッファBF1,BF2はオペアンプOP2の入力インピーダンスが回路の構成上高くないを考慮して、オペアンプOP2の反転入力及び非反転入力に配置されている。
【0005】
そして、オペアンプOP2の出力が出力端子P2に接続されるとともに抵抗RFBを介して反転入力に帰還する。これら交流信号源SIG1,キャパシタC2,C3、抵抗R22〜R27,RFB、基準電圧源31、オペアンプOP2、バッファBF1,BF2によって、差動増幅部が構成される。
【0006】
入力バッファ部6におけるキャパシタC3とバランス抵抗R24とによりLPF(ローパスフィルタ)が構成され、キャパシタC2とバランス抵抗R24及び抵抗R25の合成抵抗によりHPF(ハイパスフィルタ)が構成される。すなわち、上記LPFと上記HPFとの組合せによって一種のBPF(バンドパスフィルタ)となる。また、抵抗R26は抵抗R25によるバッファBF1の入力部のバイアス電流分の誤差を補償するために設けられており、抵抗R25の抵抗値と同値に設定される。
【0007】
上記した入力バッファ部6における抵抗R24,R25,及びR26は例えば、5KΩ,800KΩ,及び800KΩに設定され、キャパシタC2及びC3はそれぞれ1μF及び5pFに設定される。
【0008】
一方、端子P1に急速充放電回路5が接続される。急速充放電回路5はオペアンプOP1、NPNバイポーラトランジスタQ5、キャパシタC11、抵抗R11及び抵抗RPDから構成され、電源電圧Vcc,接地レベル間にキャパシタC11、抵抗R11及び抵抗RPDが直列に接続される。抵抗R11,抵抗RPD間のノードN11にNPNバイポーラトランジスタQ5のベースが接続される。
【0009】
オペアンプOP1は反転入力に端子P1が接続され、非反転入力に基準電圧源32の正極が接続され、出力が端子P1に接続されるとともに反転入力に帰還する。基準電圧源32は正極から基準電圧VREF2を付与し負極は接地される。基準電圧源32の基準電圧VREF2は電源投入直後に早期到達を所望する電圧であり、例えば、基準電圧VREF1と同じ電圧等が考えられる。
【0010】
基準電圧源31,32として、例えば、電源電圧Vccに基づき基準電圧VREF1,VREF2を生成するバンドギャップ(BAND GAP)回路が用いられる。バンドギャップ回路は電源電圧Vccとほぼ同時に安定した電圧まで立ち上がる基準電圧VREF1,VREF2を生成することができる。
【0011】
NPNバイポーラトランジスタQ5はエミッタが接地され、コレクタがオペアンプOP1に接続されることによりオペアンプOP1の駆動電流源として機能する。すなわち、NPNバイポーラトランジスタQ5がオン状態のときオペアンプOP1はイネーブル(動作可能)状態となり、オフ状態のときオペアンプOP1はディスイネーブル(動作不能)状態となる。
【0012】
このような構成の差動増幅回路は、交流信号源SIG1から得られる交流信号に基づきオペアンプOP2によって差動増幅動作を実行する。この際、交流信号がキャパシタC2を介して端子P1に与えられるが、キャパシタC2の容量値及び抵抗R25の抵抗値が大きいと、端子P1の電位が端子P0の電位に追従するのに時間を要してしまうため、電源投入直後から正常に差動増幅動作を行うことが困難となる。なぜならば、キャパシタC2を充放電するための電流が抵抗R25を経由するからである。
【0013】
急速充放電回路5は上記不具合を解消するために追加された回路であり、キャパシタC11,抵抗R11,RPDによって、電源投入直後の所定期間のみノードN11のNPNバイポーラトランジスタQ5のベースエミッタ間電位VBE(0.6〜0.7V)を上回るように設計されている。
【0014】
したがって、NPNバイポーラトランジスタQ5は、電源投入直後から所定期間オン状態となってオペアンプOP1をイネーブル状態とし、オペアンプOP1の出力によって端子P1は基準電圧VREF2にかけて急速に充放電される。
【0015】
その後、NPNバイポーラトランジスタQ5がオフ状態となるとオペアンプOP1をディスイネーブル状態となり、オペアンプOP1の出力はハイインピーダンス状態なり、急速充放電回路5による急速充放電動作は終了する。
【0016】
このように、急速充放電回路5は、電源投入直後の所定期間において、端子P1を急速に基準電圧VREF2に充放電動作を実行することにより、差動増幅回路は、電源投入直後から正常に差動増幅動作を行うことができる。
【0017】
【発明が解決しようとする課題】
従来の急速充放電回路を有する差動増幅回路は以上のように構成されており、急速充放電回路をオペアンプを用いて構成している。オペアンプは内部に位相補償用コンデンサ等を必要とし、チップサイズを縮小することに不適な回路素子であるため、差動増幅回路の集積化を損ねてしまうという問題点があった。
【0018】
この発明は上記問題点を解決するためになされたもので、集積度を損ねることとなく、電源投入直後から正常な動作が可能な半導体集積回路を得ることを目的とする。
【0019】
【課題を解決するための手段】
この発明に係る請求項1記載の半導体集積回路は、入力信号に基づきその電位が設定される端子を有し、該端子の電位に基づき所定の信号処理を行う信号処理部と、前記端子に接続され、電源投入直後の所定期間において前記端子を所定電位に向けて電位設定する電位設定回路とを備え、前記電位設定回路は、前記所定電位を付与する電圧源と、エミッタが前記端子に接続され、コレクタが前記所定電位を受ける第1のバイポーラトランジスタと、コレクタが前記端子に接続され、エミッタが前記所定電位を受ける第2のバイポーラトランジスタと、前記第1及び第2のバイポーラトランジスタに電源投入直後の前記所定期間、前記第1及び第2のバイポーラトランジスタがオン状態となるベース電位を供給するベース電位供給手段とを備え、前記信号処理部は、互いに差動対をなす第1及び第2の入力を有するオペアンプを用いた差動増幅部を含み、前記差動増幅部は、前記第1及び第2の入力に設けられる第1及び第2のバッファと、前記第1及び第2のバッファの入力の少なくとも一方に一端が接続され他端がフローティング状態にされるダミー抵抗をさらに備え、前記ダミー抵抗の抵抗値は、前記第1及び第2のバッファの入力部にそれぞれ設けられる抵抗の抵抗値が同程度になるように設定される。
【0020】
また、請求項2の発明は、請求項1記載の半導体集積回路であって、前記第1及び第2のバイポーラトランジスタはそれぞれ第1及び第2の抵抗を介して前記ベース電位を受ける。
【0022】
【発明の実施の形態】
<実施の形態1>
図1はこの発明の実施の形態1である差動増幅回路における急速充放電回路の内部構成を示す回路図である。なお、端子P1に接続される信号処理部である差動増幅部の構成は図7で示した従来構成と同様である。したがって、実施の形態1の差動増幅回路は、図7の回路構成において、端子P1の電位設定回路である急速充放電回路5が図1で示す急速充放電回路1に置き換わった構成となる。
【0023】
同図に示すように、実施の形態1の急速充放電回路1は、NPNバイポーラトランジスタQ1,Q2、抵抗R1,R2、キャパシタC1及び基準電圧源32から構成される。
【0024】
電源電圧Vcc,接地レベル間にキャパシタC1及び抵抗R1が直列に接続され、キャパシタC1,抵抗R1間のノードN1が抵抗R2を介してNPNバイポーラトランジスタQ1及びQ2のベースに共通接続される。
【0025】
NPNバイポーラトランジスタQ1は、コレクタが端子P1に接続され、エミッタが基準電圧源32の正極に接続される。一方、NPNバイポーラトランジスタQ2は、エミッタが端子P1に接続され、コレクタが基準電圧源32の正極に接続される。基準電圧源32は正極から基準電圧VREF2を付与し負極は接地される。
【0026】
キャパシタC1,抵抗R1及びR2からなる微分回路は、電源投入直後の所定期間(微分回路によって決定される時間)において、NPNバイポーラトランジスタQ1,Q2がオン状態となるベース電位を与え、所定時間経過後は接地レベルのベース電位を与えるベース電位供給手段として機能する。
【0027】
以下、電源投入直後の所定期間における急速充放電回路1の動作について説明する。この期間において、端子P1の電位が基準電圧VREF2より高い場合、NPNバイポーラトランジスタQ1が正常状態でオンし、NPNバイポーラトランジスタQ2が逆状態でオンする。
【0028】
その結果、NPNバイポーラトランジスタQ1のコレクタ電流及びNPNバイポーラトランジスタQ2のエミッタ電流によって端子P1から急速に放電することにより、端子P1を基準電圧VREF2に向けて電位設定する。なお、逆状態とはコレクタとエミッタとが互いに逆の働きをする場合を意味する。
【0029】
一方、端子P1の電位が基準電圧VREF2より低い場合、NPNバイポーラトランジスタQ2が正常状態でオンし、NPNバイポーラトランジスタQ1が逆状態でオンする。したがって、端子P1をNPNバイポーラトランジスタQ1のエミッタ電流及びNPNバイポーラトランジスタQ2のコレクタ電流によって端子P1を急速に充電することにより、端子P1を基準電圧VREF2に向けて電位設定する。
【0030】
このように、実施の形態1の急速充放電回路1は、電源投入直後の所定期間において、端子P1を基準電圧VREF2に向けて急速に充放電する動作を実行することにより、差動増幅回路は、電源投入直後から正常に差動増幅動作を行うことができる。
【0031】
さらに、急速充放電回路1の回路構成は、オペアンプを用いることなく、主要部をNPNバイポーラトランジスタQ1,Q2で構成するという比較的簡単な回路構成で実現することができるため、差動増幅回路のチップサイズの縮小が可能となり、集積度の向上を図ることができる。
【0032】
加えて、NPNバイポーラトランジスタQ1,Q2はコレクタ飽和電圧(0.1〜0.3V程度)以上の電位差がコレクタ・エミッタ間に生じれば、オン動作を維持することができるため、端子P1の電位を基準電圧VREF2の極近傍まで短時間で近づけることができる。
【0033】
<実施の形態2>
実施の形態1の急速充放電回路1では、逆状態でオンするNPNバイポーラトランジスタに関し、以下の不具合が生じる。
【0034】
NPNバイポーラトランジスタでは、逆状態でオン動作してエミッタからコレクタに電流が流れる場合、その際の電流増幅率hFEは“1”前後となり、正常状態でオン動作するNPNバイポーラトランジスタの電流増幅率hFEである50〜300に比べかなり低くなるため、ベース電流を無駄に消費してしまう。無駄なベース電流の消費は微分回路(キャパシタC1,抵抗R1,R2)によって設定する上記所定時間(電源投入直後にNPNバイポーラトランジスタQ1,Q2をオン状態にさせる時間)にも大幅な計算誤差をもたらす不具合があった。
【0035】
図3はNPNバイポーラトランジスタの一般的な構造を示す断面図である。同図に示すように、P型基板11上にP分離層12によって分離されたNエピタキシャル層13が設けられる。このNエピタキシャル層13の表面内にPベース領域14及びN+コレクタ領域15が選択的に形成され、Pベース領域14の表面内にNエミッタ領域16が選択的に形成される。そして、N+コレクタ領域15、Pベース領域14及びNエミッタ領域16にコレクタ端子21、ベース端子22及びエミッタ端子23がそれぞれ設けられる。図3で示す構造では、Nエミッタ領域16、Pベース領域14及びN+コレクタ領域15からなるNPNバイポーラトランジスタが構成される。
【0036】
NPNバイポーラトランジスタは一般的に図3で示す構造を呈しているため、コレクタ電位がベース電位よりも低下すると、Pベース領域14、Nエピタキシャル層13及びP型基板11からなるPNP寄生バイポーラトランジスタT11が動作する。図4は本来のNPNバイポーラトランジスタQ11に寄生するPNP寄生バイポーラトランジスタT11を示す回路図である。同図において、NPNバイポーラトランジスタQ11はNエミッタ領域16、Pベース領域14及びN+コレクタ領域15からなるNPNバイポーラトランジスタを意味する。
【0037】
上記したPNP寄生バイポーラトランジスタT11が動作するとリーク電流の増大を招くため、NPNバイポーラトランジスタQ11のアナログスイッチとしての効果を劣化させてしまう不具合があった。
【0038】
このような逆状態でオン動作を行うバイポーラトランジスタによる不具合の解消を図ったのが実施の形態2の差動増幅回路である。
【0039】
図2はこの発明の実施の形態2である差動増幅回路における急速充放電回路の構成を示す回路図である。なお、端子P1に接続される差動増幅部の構成は図7で示した従来構成と同様である。したがって、実施の形態2の差動増幅回路は、図7で示す回路構成において、急速充放電回路5が図2で示す急速充放電回路2に置き換わった回路構成となる。
【0040】
図2に示すように、急速充放電回路2のNPNバイポーラトランジスタQ1及びQ2はそれぞれバランス抵抗R3及びR4を介して抵抗R2の一端と接続される。なお、他の構成は図1で示した実施の形態1の急速充放電回路1と同様であるため、説明を省略する。
【0041】
このような構成において、実施の形態2の急速充放電回路2は、実施の形態1の急速充放電回路1と同様、電源投入直後の所定期間において、端子P1を急速に基準電圧VREF2に充放電する動作を実行することにより、差動増幅回路は、電源投入直後から正常に差動増幅動作を行うことができ、実施の形態1の差動増幅回路と同様の効果を奏する。
【0042】
さらに、実施の形態2の急速充放電回路2は、バランス抵抗R3,R4によって、NPNバイポーラトランジスタQ1,Q2のうち逆状態でオン動作するバイポーラトランジスタに流れるベース電流を、ベース電流がバランス抵抗R3,R4を流れることによる電圧降下によって効果的に抑制することにより、逆状態でオン動作を行うバイポーラトランジスタに関する上述した不具合を解消することができる。
【0043】
以下、不具合を解消する点について具体例を挙げて詳述する。図1で示した実施の形態1の構成で、NPNバイポーラトランジスタQ1,Q2用の共通ベース電流IBが10mAで、端子P1から基準電圧源32へ電流が流れる際に、正常状態でオン動作を行うNPNバイポーラトランジスタQ1の電流増幅率hFEが「100」で、逆状態でオン動作を行うNPNバイポーラトランジスタQ2の電流増幅率hFEが「1」である仮定条件を設定する。
【0044】
この仮定条件のとき、共通ベース電流IBのほとんど全てである9.9mAがNPNバイポーラトランジスタQ2のベース電流IB(Q2)となり、NPNバイポーラトランジスタQ1のベース電流IB(Q1)は“0”に近い0.1mAとなる。よって、端子P1から基準電圧源32へ放電される電流量も19.9mAとなる。
【0045】
一方、実施の形態2の構成で、バランス抵抗R3及びR4の抵抗値を共に20Ωとすると、実施の形態1の同様の仮定条件のとき、共通ベース電流IBの大半がバランス抵抗R4を流れると、バランス抵抗R4による電圧降下で約0.2V低下するため、相対的にNPNバイポーラトランジスタQ1のベース電位がNPNバイポーラトランジスタQ2より高くなり、NPNバイポーラトランジスタQ1のベース電流として共通ベース電流IBの一部が流れだし、NPNバイポーラトランジスタQ1,Q2のベース電位との関連でIB(Q2)とIB(Q1)とは所定の電流量でバランスする。
【0046】
仮に、IB(Q1)=1mA、IB(Q2)=9mAでバランスした場合、NPNバイポーラトランジスタQ1によって100mAの電流を放電することができ、NPNバイポーラトランジスタQ2によって9mAの電流を放電することができる。したがって、端子P1から基準電圧源32へ放電される電流量も109mAとなるため、共通ベース電流IBを実施の形態1に比べて5倍以上に有効に活用することができる。
【0047】
さらに、逆状態でオン動作するバイポーラトランジスタQ2に、より少ないベース電流を供給することにより、バイポーラトランジスタQ2に付随する寄生バイポーラトランジスタの動作を効果的に抑制することができる。特に、寄生バイポーラトランジスタは高温時に動作し易いため、実施の形態2の差動増幅回路は高温時の動作特性の劣化の改善を図ることができる。
【0048】
<実施の形態3>
図5はこの発明の実施の形態3である差動増幅回路の構成を示す回路図である。同図に示す急速充放電回路3は、実施の形態1の急速充放電回路1、実施の形態2の急速充放電回路2あるいは従来の急速充放電回路5のいずれであっても良い。
【0049】
図5に示すように、差動増幅部における入力バッファ部6において、新たに設けられたダミー抵抗R5の一端がバッファBF2の入力に接続され、他端がフローティング状態となっている。このダミー抵抗R5の抵抗値はバッファBF1の入力部に接続される抵抗R24の抵抗値と同じ抵抗値に設定される。
【0050】
図6は、抵抗R24〜R26及びR5として用いられる拡散抵抗の一般的な構造を示す断面図である。同図に示すように、P型基板11上にP分離層12によって分離されたNエピタキシャル層13が設けられる。Nエピタキシャル層13の表面内に選択的にN拡散領域17及び拡散抵抗領域18が設けられる。拡散抵抗領域18の両端部に抵抗端子24,25が設けられる。
【0051】
したがって、抵抗端子24,25間の拡散抵抗領域18である拡散抵抗R18が形成される。この拡散抵抗R18が図5の抵抗R24〜R26、R5等として用いられる。また、N拡散領域17には電源端子26が設けられ、電源端子26にNエピタキシャル層13の電位固定用の電源電圧Vccが印加される。
【0052】
このように、拡散抵抗を用いる場合、拡散抵抗領域18とNエピタキシャル層13とによって寄生ダイオードD11が生じる構造となっている。Nエピタキシャル層13が電源電圧Vccに固定されて寄生ダイオードD11は逆バイアスされているため、通常は、電源から寄生ダイオードD11を介して拡散抵抗R18にリーク電流が流れることはない。
【0053】
しかし、百数十度の高温状態となると、徐々にリーク電流が流れだし、HPFの時定数を高くするために抵抗R25(R26)の抵抗値を大きな値に設定していると、寄生ダイオードD11を介したリーク電流の影響が問題となってくる。
【0054】
実施の形態3の差動増幅回路は、抵抗R25及び抵抗R26の抵抗値は同一に設定されている上、新たに追加したダミー抵抗R5の抵抗値が抵抗R24の抵抗値と同一値に設定されているため、バッファBF1の入力部の抵抗R24,R25に生じるリーク電流と、バッファBF2の入力部の抵抗R26,R5に生じるリーク電流とが等しくなる。
【0055】
すなわち、実施の形態3の差動増幅回路では、抵抗R24によるリーク電流を新たに設けたダミー抵抗R5のリーク電流によって補償することにより、バッファBF1,BF2を介して与えられるオペアンプOP2への反転入力と非反転入力とによる差動入力にリーク電流による悪影響が生じない。その結果、実施の形態3の差動増幅回路は、高温時においても動作特性が劣化することはないとい効果を奏する。
【0056】
なお、ダミー抵抗R5の他端はフローティング状態であるため、高温時に抵抗R24と同程度のリーク電流が生じるだけであり、差動増幅回路の通常の動作には全く関与しない。
【0057】
【発明の効果】
以上説明したように、この発明における請求項1記載の半導体集積回路は、電源投入直後の所定期間において、所定電位と端子の電位との大小関係によって、第1及び第2のバイポーラトランジスタのうち一方が正常状態、他方が逆状態(エミッタとコレクタが逆に用いられる)でオン動作することにより、上記端子を所定電位に向けて電位設定することができる。
【0058】
電位設定回路中の主要な構成要素は、第1及び第2のバイポーラトランジスタであるため、比較的簡単な回路構成で実現することができ、半導体集積回路のチップサイズの縮小が可能となり、集積度の向上を図ることができる。
【0059】
また、第1及び第2のバイポーラトランジスタは端子の電位と所定電位との電位差がコレクタ飽和電圧以上であればオン動作が可能であるため、より急速に端子の電位を所定電位の極近傍まで近づけることができる。
加えて、請求項1記載の半導体集積回路は、ダミー抵抗の存在により、第1及び第2のバッファの入力に設けられる抵抗にリーク電流が流れる場合に、第1及び第2のバッファの入力に同程度のリーク電流が発生するため、オペアンプの第1及び第2の入力による差動入力に悪影響が生じることはなく、リーク電流によって差動増幅部の動作特性が劣化することはない。
【0060】
請求項2記載の半導体集積回路において、第1及び第2のバイポーラトランジスタは第1及び第2の抵抗を介してベース電位を受けるため、第1及び第2の抵抗をベース電流が流れることによる電圧降下によって、第1及び第2の抵抗が存在しない場合にくらべて、正常状態でオン動作するバイポーラトランジスタに、より多くのベース電流が供給される。
【0061】
その結果、逆状態でオン動作するバイポーラトランジスタより大きな電流増幅率を有する、正常状態でオン動作するバイポーラトランジスタに、より多くのベース電流を供給することにより、ベース電流を有効に活用することができる。
【0062】
加えて、逆状態でオン動作するバイポーラトランジスタに、より少ないベース電流を供給することにより、逆状態でオン動作するバイポーラトランジスタに付随する寄生バイポーラトランジスタの動作を効果的に抑制することができる。
【図面の簡単な説明】
【図1】 実施の形態1の差動増幅回路における急速充放電回路の内部構成を示す回路図である。
【図2】 実施の形態2の差動増幅回路における急速充放電回路の構成を示す回路図である。
【図3】 NPNバイポーラトランジスタの一般的な構造を示す断面図である。
【図4】 寄生バイポーラトランジスタを示す回路図である。
【図5】 この発明の実施の形態3である差動増幅回路の構成を示す回路図である。
【図6】 拡散抵抗の一般的な構造を示す断面図である。
【図7】 急速充電回路を有する従来の差動増幅回路を示す回路図である。
【符号の説明】
1〜3 急速充放電回路、Q1,Q2 NPNバイポーラトランジスタ、R3,R4 バランス抵抗、R5 ダミー抵抗。
Claims (2)
- 入力信号に基づきその電位が設定される端子を有し、該端子の電位に基づき所定の信号処理を行う信号処理部と、
前記端子に接続され、電源投入直後の所定期間において前記端子を所定電位に向けて電位設定する電位設定回路とを備え、
前記電位設定回路は、
前記所定電位を付与する電圧源と、
エミッタが前記端子に接続され、コレクタが前記所定電位を受ける第1のバイポーラトランジスタと、
コレクタが前記端子に接続され、エミッタが前記所定電位を受ける第2のバイポーラトランジスタと、
前記第1及び第2のバイポーラトランジスタに電源投入直後の前記所定期間、前記第1及び第2のバイポーラトランジスタがオン状態となるベース電位を供給するベース電位供給手段とを備え、
前記信号処理部は、互いに差動対をなす第1及び第2の入力を有するオペアンプを用いた差動増幅部を含み、
前記差動増幅部は、
前記第1及び第2の入力に設けられる第1及び第2のバッファと、
前記第1及び第2のバッファの入力の少なくとも一方に一端が接続され他端がフローティング状態にされるダミー抵抗をさらに備え、前記ダミー抵抗の抵抗値は、前記第1及び第2のバッファの入力部にそれぞれ設けられる抵抗の抵抗値が同程度になるように設定される、
半導体集積回路。 - 請求項1記載の半導体集積回路であって、
前記第1及び第2のバイポーラトランジスタはそれぞれ第1及び第2の抵抗を介して前記ベース電位を受ける、
半導体集積回路。
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