JP3826463B2

JP3826463B2 - サンプルホールド回路

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Publication number: JP3826463B2
Application number: JP35923196A
Authority: JP
Inventors: 雅幸片倉; 浩子渡辺
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-28
Filing date: 1996-12-28
Publication date: 2006-09-27
Anticipated expiration: 2016-12-28
Also published as: JPH10199285A

Description

【０００１】
【発明の属する技術分野】
本発明はサンプルホールド回路に係り、特に、高速動作を要求されるバイポーラトランジスタを用いたサンプルホールド回路において、速度を損なうことなく、ホールディングモード時における入力信号の寄生容量を介した出力信号への漏れを抑制し、常に安定した電位を出力できるサンプルホールド回路に関する。
【０００２】
【従来の技術】
従来、バイポーラトランジスタ素子を用いたサンプルホールド回路として、エミッタ共通差動トランジスタ対により電圧フォロア回路を構成し、その共通エミッタ電流を断続する回路が知られている。図３には、第１の従来例として、この従来のサンプルホールド回路の回路図を示す。
【０００３】
図３において、サンプリング端子に供給されるサンプリング信号ＳＡＭＰが”Ｈ”レベルの時、ＮＰＮトランジスタＱ５及びＱ６で構成されるエミッタ共通増幅回路において、ＮＰＮトランジスタＱ６が選択され、ＰＮＰトランジスタＱ１，Ｑ２及びＮＰＮトランジスタＱ３，Ｑ４で構成される電圧フォロアにより出力信号ＯＵＴの電位を決定する。
【０００４】
また、コンデンサＣ１には、出力信号ＯＵＴの電位が入力信号ＩＮの電位に追随すべく電荷がチャージまたはディスチャージされる。ホールディング端子に供給されるホールディング信号ＨＬＤが”Ｈ”レベルになり、ＮＰＮトランジスタＱ５が選択された時、ＰＮＰトランジスタＱ１，Ｑ２及びＮＰＮトランジスタＱ３，Ｑ４はオフ状態となり、コンデンサＣ１が電荷量を保持することにより出力信号ＯＵＴの電位を一定に保つこととなる。
【０００５】
また、Ｃ２及びＣ３は、それぞれＮＰＮトランジスタＱ３及びＱ４についての回路上の構成要素ではないベースエミッタ間接合容量（以下、寄生容量という）を示す。ＮＰＮトランジスタＱ３及びＱ４がオン状態にある時、ベースエミッタ間の電圧は一定のため寄生容量による回路動作への影響はない。しかしながら、ホールディングモード時でＮＰＮトランジスタＱ３及びＱ４がオフ状態にある時、入力信号ＩＮの電位が変化すると、寄生容量Ｃ２及びＣ３を経由してコンデンサＣ１から電荷がチャージまたはディスチャージされる。この時、コンデンサＣ１は接地されているため、コンデンサＣ１の電荷量の変化は出力信号ＯＵＴの電位変化となり、ホールディング時における信号の漏れとなって現れることとなる。
【０００６】
このホールディングモード時の入力信号ＩＮの電位変化が出力信号ＯＵＴの電位への漏れとして現れる現象について、図を参照して説明する。図５は、ホールディングモード時に入力信号ＩＮの電位が高くなる方向に変化した場合の入力信号ＩＮの電位と、その影響を受けた出力信号ＯＵＴの電位のそれぞれの波形を示す。同図に示すように、入力信号ＩＮの電位の上昇は、寄生容量Ｃ２及びＣ３を介してコンデンサＣ１に電荷を注入することとなって、入力信号ＩＮの電位変化が出力信号ＯＵＴの電位への漏れとして現れる。
【０００７】
また、図６は、ホールディングモード時に入力信号ＩＮの電位が低くなる方向に変化した場合の入力信号ＩＮの電位と、その影響を受けた出力信号ＯＵＴの電位のそれぞれの波形を示す。この場合には、入力信号ＩＮの電位の下降は、寄生容量Ｃ２及びＣ３を介してコンデンサＣ１から電荷を引き抜くこととなって、入力信号ＩＮの電位変化が出力信号ＯＵＴの電位への漏れとして現れる。
【０００８】
コンデンサＣ１の容量を大きくすると、出力信号ＯＵＴへの信号漏れは低くなるが、回路の動作速度に影響を及ぼすことになる。従ってこの現象は、コンデンサＣ１の容量を比較的大きく設定することが可能で、それ程高速性が要求されないサンプルホールド回路においては、致命的な欠点とはならないが、非常に高速な動作を要求されるサンプルホールド回路においては致命的な欠点となる。
【０００９】
別の従来技術として、図４には、第２の従来例のサンプルホールド回路の回路図を示す。同図に示すように、第２の従来例のサンプルホールド回路は、ＮＰＮトランジスタＱ７によるエミッタフォロアを介して、出力信号ＯＵＴをＮＰＮトランジスタＱ４のベースに帰還するものである。
【００１０】
第１の従来例（図３）において、次段に出力信号ＯＵＴを供給するには、入力インピーダンスが高く、オフセット電圧が小さなバッファ回路を介して行う必要がある。第２の従来例では、ＮＰＮトランジスタＱ７がその役割を果たし、且つ該ＮＰＮトランジスタＱ７がループ内に含まれることから、オフセットの影響を考える必要がない。
【００１１】
この第２の従来例における入力信号ＩＮの出力信号ＯＵＴへの漏れは、第１の従来例とは少し異なったものとなる。即ち、入力信号ＩＮの電位が上昇する方向の変化に対しては、寄生容量Ｃ２及びＣ３を介して移動する電荷は、図４に示した経路ｉ４１により出力端子（ＯＵＴ）に流入するのみで、コンデンサＣ１の電荷には影響を与えない。これに対して、入力信号ＩＮの電位が下降する方向の変化に対しては、ＮＰＮトランジスタＱ４のベースエミッタ間電圧を増やすことにより、大部分の電荷は、ＮＰＮトランジスタＱ４のコレクタ電流としてｉ４２の経路によりコンデンサＣ１から引き抜かれる。このように、第２の従来例のサンプルホールド回路は、入力信号ＩＮの電位が下降する方向についてのみ、上記漏れ現象が現れる。
【００１２】
【発明が解決しようとする課題】
以上のように、上記従来のエミッタ共通差動増幅回路の共通エミッタ電流を断続させる方式のサンプルホールド回路においては、ホールディングモード時の入力信号ＩＮの電位変化が出力信号ＯＵＴの電位への漏れとして現れ、該出力信号ＯＵＴへの信号漏れは、コンデンサＣ１の容量を大きくすることにより低く抑えることができるが、高速な動作を要求されるサンプルホールド回路においては致命的な欠点となるという事情があった。
【００１３】
本発明は、上記従来の事情に鑑みてなされたものであって、高速動作を要求されるバイポーラトランジスタを用いたサンプルホールド回路において、速度を損なうことなく、ホールディングモード時における入力信号の寄生容量を介した出力信号への漏れを抑制し、常に安定した電位を出力できるサンプルホールド回路を提供することを目的としている。
【００１４】
また本発明の他の目的は、高速動作のために蓄積容量を極限まで減じても、ホールディングモード時における入力信号の寄生容量を介した出力信号への漏れを抑制でき、ホールディング信号の誤差を抑制し得るサンプルホールド回路を提供することである。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明のサンプルホールド回路は、ベースに当該サンプルホールド回路の入力信号が印加される第１導電型の第１トランジスタと、ベースに当該サンプルホールド回路の出力信号が帰還される第１導電型の第２トランジスタとを備える第１のエミッタ共通差動トランジスタ対と、コレクタが前記第１導電型の第２トランジスタのコレクタと接続され、該第１導電型の第２トランジスタの電流源負荷となる第２導電型の第１トランジスタと、コレクタが前記第２導電型の第１トランジスタのエミッタと接続され、ベースにホールディングモードである旨を示す信号が印加される第１導電型の第３トランジスタと、コレクタが前記第１のエミッタ共通差動トランジスタ対の共通エミッタと接続され、ベースにサンプリングモードである旨を示す信号が印加される第１導電型の第４トランジスタとを備える第２のエミッタ共通差動トランジスタ対と、一端が前記第１導電型の第２トランジスタのコレクタに接続される蓄積容量素子と、前記第１導電型の第２トランジスタのコレクタ出力を入力して、当該サンプルホールド回路の出力信号を得る電圧フォロア回路とを具備するサンプルホールド回路であって、ベースに前記ホールディングモードである旨を示す信号が印加される第１導電型の第５トランジスタと、ベースに前記サンプリングモードである旨を示す信号が印加される第１導電型の第６トランジスタとを備える第１導電型の第３のエミッタ共通差動トランジスタ対と、エミッタが前記第１のエミッタ共通差動トランジスタ対の共通エミッタに接続される第１導電型の第７トランジスタと、当該サンプルホールド回路の出力端子の電位に第１の固定電圧または第２の固定電圧を重畳して前記第１導電型の第７トランジスタのベースに印加する電圧重畳手段とを具備し、前記電圧重畳手段は、サンプリングモード時に前記第１導電型の第７トランジスタがカットオフする第１の固定電圧を、ホールディングモード時に前記第１のエミッタ共通差動トランジスタ対のベースエミッタ間電圧が逆バイアスの方向にバイアスされる第２の固定電圧を、前記第１導電型の第３のエミッタ共通差動トランジスタ対のコレクタ電流による切り換えで、それぞれ設定するものである。
【００１６】
また、本発明のサンプルホールド回路は、前記電圧重畳手段に、ベースに前記電圧フォロア回路からの信号が印加される第１導電型の第８トランジスタと、一端が前記第１導電型の第８トランジスタのエミッタに、他端が前記第１導電型の第５トランジスタのコレクタにそれぞれ接続される第１の抵抗素子と、一端が前記第１抵抗素子の他端に、他端が前記第１導電型の第７トランジスタのベースにそれぞれ接続される第２の抵抗素子とを具備するものである。
【００１７】
本発明のサンプルホールド回路では、エミッタ共通差動トランジスタ対の共通エミッタ電流を断続させる方式のサンプルホールド回路であって、電圧重畳手段において、サンプリングモード時には、第１導電型の第７トランジスタがカットオフするような第１の固定電圧に電圧重畳手段の出力電圧を増加させ、また、ホールディングモード時には、第１導電型の第７トランジスタによって第１導電型の第１のエミッタ共通差動トランジスタ対の共通エミッタをプルアップするよう電圧重畳手段の出力電圧を第２の固定電圧に設定する。
【００１８】
このように、ホールディングモード時に第１導電型の第１のエミッタ共通差動トランジスタ対の共通エミッタを第１導電型の第７トランジスタによりプルアップすることにより、入力トランジスタのベース電位が変動することによる出力信号への影響を軽減することができ、高速動作を要求されるサンプルホールド回路において速度を損なうことなく、ホールディングモード時に入力信号の変化が起きたときも常に安定した電位を出力できる。
【００１９】
また、入力信号の電位変化は蓄積容量素子の電荷には影響を与えず、出力電位に影響を与えないので、高速動作のために蓄積容量を極限まで減じても、ホールディングモード時における入力信号の寄生容量を介した出力信号への漏れを抑制でき、ホールディング信号の誤差を抑制できる。
【００２０】
【発明の実施の形態】
以下、本発明のサンプルホールド回路の実施形態について、〔実施形態１〕，〔実施形態２〕の順に図面を参照して詳細に説明する。
【００２１】
〔実施形態１〕
図１は本発明の実施形態１に係るサンプルホールド回路の構成図である。同図において、図４（第２の従来例）と重複する部分には同一の符号を附する。
【００２２】
図１において、本実施形態のサンプルホールド回路は、第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４、抵抗Ｒ１及びＲ２、ＰＮＰトランジスタＱ１及びＱ２、第２のエミッタ共通差動ＮＰＮトランジスタ対Ｑ５及びＱ６、電流源Ｉ１、蓄積容量素子Ｃ１、ＮＰＮトランジスタＱ７、電流源Ｉ２、ダイオードＱ１２及びＱ１３、電流源Ｉ４、第３のエミッタ共通差動ＮＰＮトランジスタ対Ｑ１０及びＱ１１、電流源Ｉ３、ＮＰＮトランジスタＱ８、抵抗Ｒ３及びＲ４、ＮＰＮトランジスタＱ９を備えて構成されている。尚、図中のＣ２は、ＮＰＮトランジスタＱ３についての回路上の構成要素ではないベースエミッタ間接合容量（以下、寄生容量という）である。また、Ｖｃｃは電源、ＧＮＤは接地電位である。
【００２３】
第１のエミッタ共通差動トランジスタ対は、ＮＰＮトランジスタＱ３及びＱ４からなり、ＮＰＮトランジスタＱ３のベースには入力信号ＩＮが、コレクタにはＰＮＰトランジスタＱ１のコレクタがそれぞれ接続され、ＮＰＮトランジスタＱ４のベースには出力信号ＯＵＴが、コレクタにはＰＮＰトランジスタＱ２のコレクタがそれぞれ接続され、更にＮＰＮトランジスタＱ３及びＱ４の共通エミッタにはＮＰＮトランジスタＱ６のコレクタが接続されている。
【００２４】
また、抵抗Ｒ１及びＲ２並びにＰＮＰトランジスタＱ１及びＱ２はカレントミラーを構成しており、ＰＮＰトランジスタＱ１及びＱ２のベースは相互に接続され、またＰＮＰトランジスタＱ１のベースはコレクタに接続され、更に、ＰＮＰトランジスタＱ１のエミッタは抵抗Ｒ１を介して、ＰＮＰトランジスタＱ２のエミッタは抵抗Ｒ２を介して、それぞれ電源電位Ｖｃｃに接続されている。
【００２５】
また、第２のエミッタ共通差動トランジスタ対は、ＮＰＮトランジスタＱ５及びＱ６からなり、ＮＰＮトランジスタＱ５のベースにはホールディング信号ＨＬＤが、コレクタにはＰＮＰトランジスタＱ２のエミッタがそれぞれ接続され、また、ＮＰＮトランジスタＱ６のベースにはサンプリング信号ＳＡＭＰが、コレクタには第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４の共通エミッタがそれぞれ接続され、更に、ＮＰＮトランジスタＱ５及びＱ６の共通エミッタには電流源Ｉ１の一端が接続されている。尚、電流源Ｉ１の他端は接地電位ＧＮＤに接続されている。
【００２６】
また、蓄積容量素子Ｃ１は、ＮＰＮトランジスタＱ４のコレクタと接地電位ＧＮＤ間に接続されている。また、ＮＰＮトランジスタＱ７のベースはＮＰＮトランジスタＱ４のコレクタに、コレクタは電源電位Ｖｃｃに、エミッタは電流源Ｉ２の一端に、それぞれ接続されている。ダイオードＱ１２及びＱ１３は直列接続されて、ダイオードＱ１２のアノードは電流源Ｉ４の一端に接続され、ダイオードＱ１３のカソード側は出力端子（ＯＵＴ）に接続されている。尚、電流源Ｉ２の他端は接地電位ＧＮＤに、電流源Ｉ４の他端は電源電位Ｖｃｃにそれぞれ接続されている。
【００２７】
また、第３のエミッタ共通差動トランジスタ対は、ＮＰＮトランジスタＱ１０及びＱ１１からなり、ＮＰＮトランジスタＱ１０のベースにはホールディング信号ＨＬＤが、コレクタには抵抗Ｒ３及びＲ４の接続点がそれぞれ接続され、ＮＰＮトランジスタＱ１１のベースにはサンプリング信号ＳＡＭＰが、コレクタにはＮＰＮトランジスタＱ８のベース及び抵抗Ｒ４の他端がそれぞれ接続され、更に、ＮＰＮトランジスタＱ１０及びＱ１１の共通エミッタには電流源Ｉ３の一端が接続されている。尚、電流源Ｉ３の他端は接地電位ＧＮＤに接続されている。
【００２８】
また、ＮＰＮトランジスタＱ８のエミッタは第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４の共通エミッタと接続され、コレクタには電源電位Ｖｃｃが、ベースにはＮＰＮトランジスタＱ１１のコレクタがそれぞれ接続されている。また、ＮＰＮトランジスタＱ９のコレクタには電源電位Ｖｃｃが、エミッタには抵抗Ｒ３の一端が、ベースには電流源Ｉ４とダイオードＱ１２の接続点がそれぞれ接続されている。更に、抵抗Ｒ３の他端と抵抗Ｒ４の一端が接続され、抵抗Ｒ４の他端はＮＰＮトランジスタＱ８のベースに接続されている。
【００２９】
尚、抵抗Ｒ３及びＲ４の両端電圧ＶＸには、第３のエミッタ共通差動ＮＰＮトランジスタ対Ｑ１０及びＱ１１のコレクタ電流により、サンプリングモード時には、ＮＰＮトランジスタＱ８がカットオフするような第１の固定電圧が設定され、ホールディングモード時には、第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４のベースエミッタ間電圧がより逆バイアスの方向にバイアスされるような第２の固定電圧が設定される。
【００３０】
即ち、サンプリングモード時には、ＮＰＮトランジスタＱ８がカットオフするように、抵抗Ｒ３及びＲ４の両端電圧ＶＸを増加させ第１の固定電圧とする。また、ホールディングモード時には、ＮＰＮトランジスタＱ８によって第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４のエミッタ（ノードＡ１）をプルアップするよう抵抗Ｒ３及びＲ４の両端電圧ＶＸを第２の固定電圧に設定する。
【００３１】
サンプリングモード時及びホールディングモード時共に、ＮＰＮトランジスタＱ８のベース電位（ノードＢ１）は出力信号ＯＵＴの電位に追従しなければならない。従って、本実施形態では、ＮＰＮトランジスタＱ９により出力信号ＯＵＴからの帰還回路を構成し、該帰還電圧に抵抗Ｒ３及びＲ４の両端電圧ＶＸを重畳してＮＰＮトランジスタＱ８のベース（ノードＢ１）の電位としている。
【００３２】
抵抗Ｒ３及びＲ４の両端電圧ＶＸを第１または第２の固定電圧とする切り替えは、第３のエミッタ共通差動ＮＰＮトランジスタ対Ｑ１０及びＱ１１によりなされる。即ち、サンプリングモード時には、ＮＰＮトランジスタＱ１１がオン状態となり、ノードＢ１の電位Ｖ（Ｂ１）は、ダイオードの順方向電圧をＶｆ、出力信号ＯＵＴの電位をＶ（ＯＵＴ）、電流源Ｉ３の電流をｉ３とするとき、次式となる。
Ｖ（Ｂ１）＝Ｖ（ＯＵＴ）＋Ｖｆ−（Ｒ３＋Ｒ４）×ｉ３
また、ホールディングモード時には、ＮＰＮトランジスタＱ１１がオフ状態となり、抵抗Ｒ４には電流は流れず、ノードＢ１の電位Ｖ（Ｂ１）は次式となる。
Ｖ（Ｂ１）＝Ｖ（ＯＵＴ）＋Ｖｆ−Ｒ３×ｉ３
【００３３】
本実施形態のサンプルホールド回路が適切に動作するためには、ノードＢ１の電位Ｖ（Ｂ１）は、出力電位Ｖ（ＯＵＴ）に対して±２００［ｍＶ］程度、即ち、サンプリングモード時には低く、ホールディングモード時には高くなるようそれぞれ設定する必要がある。従って、その条件は次の不等式となる。
サンプリングモード時：（Ｒ３＋Ｒ４）×ｉ３＞Ｖｆ＋２００［ｍＶ］
ホールディングモード時：Ｒ３×ｉ３＜Ｖｆ−２００［ｍＶ］
【００３４】
この２つの条件式を満たす抵抗Ｒ３及びＲ４の抵抗値は次の不等式で与えられる。
Ｒ３＜（Ｖｆ−２００［ｍＶ］）／ｉ３
Ｒ４＞４００［ｍＶ］／ｉ３
尚、ＮＰＮトランジスタＱ５及びＱ６の切り換えと、ＮＰＮトランジスタＱ１０及びＱ１１の切り換えは同時が望ましく、これらトランジスタを同等の素子で、且つ同等の切り換え速度で設計することが必要である。
【００３５】
本実施形態のサンプルホールド回路においては、ホールディングモード時に入力信号ＩＮの電位が下降する方向に変化したとき、寄生容量Ｃ２を介してノードＡ１より電荷が引き抜かれることとなるわけであるが、ＮＰＮトランジスタＱ４のベース電位よりもＮＰＮトランジスタＱ８のベース電位が高いので、この電荷の殆どは、ＮＰＮトランジスタＱ８により供給されることとなる。従って、入力信号ＩＮの電位変化はコンデンサＣ１の電荷には影響を与えず、出力電位Ｖ（ＯＵＴ）に影響を与えない。これにより、速度を損なうことなく、ホールディングモード時における入力信号ＩＮの寄生容量を介した出力信号ＯＵＴへの漏れを抑制でき、常に安定した電位を出力可能なサンプルホールド回路を実現できる。
【００３６】
〔実施形態２〕
図２は本発明の実施形態２に係るサンプルホールド回路の構成図である。同図において、図１（実施形態１）と重複する部分には同一の符号を附する。
【００３７】
図２において、本実施形態のサンプルホールド回路は、第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４、（抵抗Ｒ１及びＲ２、ＰＮＰトランジスタＱ１及びＱ２、）抵抗Ｒ５及びＲ６、第２のエミッタ共通差動ＮＰＮトランジスタ対Ｑ５及びＱ６、電流源Ｉ１、蓄積容量素子Ｃ１、ＮＰＮトランジスタＱ７、電流源Ｉ２、ダイオードＱ１２、第３のエミッタ共通差動ＮＰＮトランジスタ対Ｑ１０及びＱ１１、電流源Ｉ３、ＮＰＮトランジスタＱ８、抵抗Ｒ３及びＲ４、ＮＰＮトランジスタＱ９を備えて構成されている。尚、Ｖｃｃは電源、ＧＮＤは接地電位である。
【００３８】
第１のエミッタ共通差動トランジスタ対は、ＮＰＮトランジスタＱ３及びＱ４からなり、ＮＰＮトランジスタＱ３のベースには入力信号ＩＮが、コレクタにはカレントミラーの理想的電流源がそれぞれ接続され、ＮＰＮトランジスタＱ４のベースには出力信号ＯＵＴが、コレクタにはカレントミラーの理想的電流源がそれぞれ接続され、更にＮＰＮトランジスタＱ３及びＱ４の共通エミッタにはＮＰＮトランジスタＱ６のコレクタが接続されている。
【００３９】
また、抵抗Ｒ１及びＲ２並びにＰＮＰトランジスタＱ１及びＱ２はカレントミラーを構成しており、具体的には実施形態１と同様であるので、図２には理想的電流源のシンボルで表記した。
【００４０】
また、第２のエミッタ共通差動トランジスタ対は、ＮＰＮトランジスタＱ５及びＱ６からなり、ＮＰＮトランジスタＱ５のベースにはホールディング信号ＨＬＤが、コレクタにはカレントミラーの理想的電流源がそれぞれ接続され、ＮＰＮトランジスタＱ６のベースにはサンプリング信号ＳＡＭＰが、コレクタには第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４の共通エミッタがそれぞれ接続され、更にＮＰＮトランジスタＱ５及びＱ６の共通エミッタには電流源Ｉ１の一端が接続されている。尚、電流源Ｉ１の他端は接地電位ＧＮＤに接続されている。
【００４１】
また、蓄積容量素子Ｃ１は、ＮＰＮトランジスタＱ４のコレクタと接地電位ＧＮＤ間に接続されている。また、ＮＰＮトランジスタＱ７のベースはＮＰＮトランジスタＱ４のコレクタに、コレクタは電源電位Ｖｃｃに、エミッタはダイオードＱ１２のアノードに、それぞれ接続されている。ダイオードＱ１２のカソードは電流源Ｉ２の一端及び出力端子（ＯＵＴ）に接続されている。尚、電流源Ｉ２の他端は接地電位ＧＮＤに接続されている。
【００４２】
また、第３のエミッタ共通差動トランジスタ対は、ＮＰＮトランジスタＱ１０及びＱ１１からなり、ＮＰＮトランジスタＱ１０のベースにはホールディング信号ＨＬＤが、コレクタには抵抗Ｒ３及びＲ４の接続点がそれぞれ接続され、ＮＰＮトランジスタＱ１１のベースにはサンプリング信号ＳＡＭＰが、コレクタにはＮＰＮトランジスタＱ８のベース及び抵抗Ｒ４の他端がそれぞれ接続され、更にＮＰＮトランジスタＱ１０及びＱ１１の共通エミッタには電流源Ｉ３の一端が接続されている。尚、電流源Ｉ３の他端は接地電位ＧＮＤに接続されている。
【００４３】
また、ＮＰＮトランジスタＱ８のエミッタは第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４の共通エミッタと接続され、コレクタには電源電位Ｖｃｃが、ベースにはＮＰＮトランジスタＱ１１のコレクタがそれぞれ接続されている。また、ＮＰＮトランジスタＱ９のコレクタには電源電位Ｖｃｃが、エミッタには抵抗Ｒ３の一端が、ベースにはＮＰＮトランジスタＱ７のベースがそれぞれ接続されている。更に、抵抗Ｒ３の他端と抵抗Ｒ４の一端が接続され、抵抗Ｒ４の他端はＮＰＮトランジスタＱ８のベースに接続されている。
【００４４】
以上のように本実施形態のサンプルホールド回路の構成は、実施形態１において、出力信号ＯＵＴの電位を２Ｖｆを持ち上げるためのダイオードＱ１２及びＱ１３の内のＱ１３を、ＮＰＮトランジスタＱ７によるエミッタフォロアで代用した構成であり、電流源Ｉ４を省略できる。即ち、ＮＰＮトランジスタＱ７のＶｆを使用して出力信号ＯＵＴの電位を２Ｖｆを持ち上げる構成であるので、１個のダイオードＱ１２により実施形態１のサンプルホールド回路（図１）と同様の機能が実現される。
【００４５】
但し、ＮＰＮトランジスタＱ９のベース電流によるドループが発生するため、ホールド時間が長い用途やドループの許容値が小さな用途には適さない。
【００４６】
また、高速動作させるため、電流源Ｉ１の電流を多く流すとリンギングを引き起こす。このリンギングを防止するために、本実施形態のサンプルホールド回路では、第１のエミッタ共通差動ＮＰＮトランジスタ対Ｑ３及びＱ４のエミッタに、それぞれ抵抗Ｒ５及びＲ６の一端を接続し、該抵抗Ｒ５及びＲ６の他端を接続してノードＡ２とし、該ノードＡ２をＮＰＮトランジスタＱ８のエミッタに接続した構成としているが、サンプルホールド回路としての動作に変化は無い。
【００４７】
【発明の効果】
以上説明したように、本発明のサンプルホールド回路によれば、ホールディングモード時に第１導電型の第１のエミッタ共通差動トランジスタ対の共通エミッタを第１導電型の第７トランジスタによりプルアップすることにより、入力トランジスタのベース電位が変動することによる出力信号への影響を軽減することができ、高速動作を要求されるサンプルホールド回路において速度を損なうことなく、ホールディングモード時に入力信号の変化が起きたときも常に安定した電位を出力できる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係るサンプルホールド回路の構成図である。
【図２】本発明の実施形態２に係るサンプルホールド回路の構成図である。
【図３】第１の従来例のサンプルホールド回路の回路図である。
【図４】第２の従来例のサンプルホールド回路の回路図である。
【図５】従来のサンプルホールド回路において、ホールディングモード時に入力信号の電位が高くなる方向に変化した場合の入力信号及び出力信号の波形を示す説明図である。
【図６】従来のサンプルホールド回路において、ホールディングモード時に入力信号の電位が低くなる方向に変化した場合の入力信号及び出力信号の波形を示す説明図である。
【符号の説明】
Ｑ３及びＱ４…第１のエミッタ共通差動ＮＰＮトランジスタ対、Ｑ３…第１導電型の第１トランジスタ、Ｑ４…第１導電型の第２トランジスタ、Ｒ１〜Ｒ６…抵抗、Ｒ３，Ｒ４…重畳手段、Ｑ１…ＰＮＰトランジスタ、Ｑ２…ＰＮＰトランジスタ（第２導電型の第１トランジスタ）、Ｑ５及びＱ６…第２のエミッタ共通差動ＮＰＮトランジスタ対、Ｑ５…第１導電型の第３トランジスタ、Ｑ６…第１導電型の第４トランジスタ、Ｉ１〜Ｉ４…電流源、Ｃ１…コンデンサ（蓄積容量素子）、Ｑ７…ＮＰＮトランジスタ、Ｑ８…ＮＰＮトランジスタ（第１導電型の第７トランジスタ）、Ｑ９…ＮＰＮトランジスタ、Ｑ１２，Ｑ１３…ダイオード、Ｑ１０及びＱ１１…第３のエミッタ共通差動ＮＰＮトランジスタ対、Ｑ１０…第１導電型の第５トランジスタ、Ｑ１１…第１導電型の第６トランジスタ、Ｃ２，Ｃ３，Ｃ４…ＮＰＮトランジスタのベースエミッタ間接合容量（寄生容量）、Ｖｃｃ…電源、ＧＮＤ…接地電位、ＩＮ…入力信号、ＯＵＴ…出力信号、ＨＬＤ…ホールディング信号、ＳＡＭＰ…サンプリング信号。

Claims

ベースに当該サンプルホールド回路の入力信号が印加される第１導電型の第１トランジスタと、ベースに当該サンプルホールド回路の出力信号が帰還される第１導電型の第２トランジスタと、を備える第１のエミッタ共通差動トランジスタ対と、
コレクタが前記第１導電型の第２トランジスタのコレクタと接続され、該第１導電型の第２トランジスタの電流源負荷となる第２導電型の第１トランジスタと、
コレクタが前記第２導電型の第１トランジスタのエミッタと接続され、ベースにホールディングモードである旨を示す信号が印加される第１導電型の第３トランジスタと、コレクタが前記第１のエミッタ共通差動トランジスタ対の共通エミッタと接続され、ベースにサンプリングモードである旨を示す信号が印加される第１導電型の第４トランジスタと、を備える第２のエミッタ共通差動トランジスタ対と、
一端が前記第１導電型の第２トランジスタのコレクタに接続される蓄積容量素子と、
前記第１導電型の第２トランジスタのコレクタ出力を入力して、当該サンプルホールド回路の出力信号を得る電圧フォロア回路と、を有するサンプルホールド回路であって、
ベースに前記ホールディングモードである旨を示す信号が印加される第１導電型の第５トランジスタと、ベースに前記サンプリングモードである旨を示す信号が印加される第１導電型の第６トランジスタと、を備える第１導電型の第３のエミッタ共通差動トランジスタ対と、
エミッタが前記第１のエミッタ共通差動トランジスタ対の共通エミッタに接続される第１導電型の第７トランジスタと、
当該サンプルホールド回路の出力端子の電位に第１の固定電圧または第２の固定電圧を重畳して前記第１導電型の第７トランジスタのベースに印加する電圧重畳手段と、を有し、
前記電圧重畳手段は、サンプリングモード時に前記第１導電型の第７トランジスタがカットオフする第１の固定電圧を、ホールディングモード時に前記第１のエミッタ共通差動トランジスタ対のベースエミッタ間電圧が逆バイアスの方向にバイアスされる第２の固定電圧を、前記第１導電型の第３のエミッタ共通差動トランジスタ対のコレクタ電流による切り換えで、それぞれ設定する
サンプルホールド回路。
前記電圧重畳手段は、
ベースに前記電圧フォロア回路からの信号が印加される第１導電型の第８トランジスタと、
一端が前記第１導電型の第８トランジスタのエミッタに、他端が前記第１導電型の第５トランジスタのコレクタにそれぞれ接続される第１の抵抗素子と、
一端が前記第１抵抗素子の他端に、他端が前記第１導電型の第７トランジスタのベースにそれぞれ接続される第２の抵抗素子と、を有する
請求項１記載のサンプルホールド回路。