JPS6155200B2 - - Google Patents
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- JPS6155200B2 JPS6155200B2 JP60122429A JP12242985A JPS6155200B2 JP S6155200 B2 JPS6155200 B2 JP S6155200B2 JP 60122429 A JP60122429 A JP 60122429A JP 12242985 A JP12242985 A JP 12242985A JP S6155200 B2 JPS6155200 B2 JP S6155200B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- base
- mode
- sample
- Prior art date
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- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Amplifiers (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、サンプル・ホールド回路に関するも
のである。
のである。
第１図は当該出願人が昭和57年４月２日に出願
したサンプル・ホールド回路の構成を示すもので
ある（実開昭57−56400）。
したサンプル・ホールド回路の構成を示すもので
ある（実開昭57−56400）。
図において、トランジスタT1〜T5および抵抗
R1，R2から成る部分が、入力増幅器およびスイ
ツチに対応する部分であり、このうちトランジス
タT3，T4と抵抗R2は信号φによりオン、オフの
スイツチングが可能な定電流源を構成する。また
コンデンサＣはホールドおよび位相補償機能を兼
用するコンデンサであり、MOSトランジスタT6
および抵抗R3から成る回路はソースフオロアと
して動作し、バツフア増幅器に対応する。なお、
V+およびV-は正および負の電源電圧、ＶBはバイ
アス電圧、φはモード信号を示す。動作は以下の
通りである。
R1，R2から成る部分が、入力増幅器およびスイ
ツチに対応する部分であり、このうちトランジス
タT3，T4と抵抗R2は信号φによりオン、オフの
スイツチングが可能な定電流源を構成する。また
コンデンサＣはホールドおよび位相補償機能を兼
用するコンデンサであり、MOSトランジスタT6
および抵抗R3から成る回路はソースフオロアと
して動作し、バツフア増幅器に対応する。なお、
V+およびV-は正および負の電源電圧、ＶBはバイ
アス電圧、φはモード信号を示す。動作は以下の
通りである。
(1) サンプル・モード
トランジスタT3のベースに、モード信号φ
としてバイアス電位ＶBより十分低い電位を与
えると、トランジスタT4がオンし、バイアス
電位ＶBと抵抗R2で定まる定電流がトランジス
タT4に流れる。これにより、トランジスタ
T3，T4から成る差動回路と、トランジスタT4
から成る負荷回路とで差動増幅器が構成され、
その出力はMOSトランジスタT6及び抵抗R3か
ら成るバツフア増幅器を介してトランジスタ
T2のベースに帰還される。従つて、この場合
の第１図の回路は通常の演算増幅器を使つた電
圧フオロアーとして動作し、e0ｅiとなる。
このとき、コンデンサＣは出力e0に対応する電
荷を充電する以外に位相補償用コンデンサとし
ても動作し、本回路のような帰還増幅器が発振
しないようにしている。
としてバイアス電位ＶBより十分低い電位を与
えると、トランジスタT4がオンし、バイアス
電位ＶBと抵抗R2で定まる定電流がトランジス
タT4に流れる。これにより、トランジスタ
T3，T4から成る差動回路と、トランジスタT4
から成る負荷回路とで差動増幅器が構成され、
その出力はMOSトランジスタT6及び抵抗R3か
ら成るバツフア増幅器を介してトランジスタ
T2のベースに帰還される。従つて、この場合
の第１図の回路は通常の演算増幅器を使つた電
圧フオロアーとして動作し、e0ｅiとなる。
このとき、コンデンサＣは出力e0に対応する電
荷を充電する以外に位相補償用コンデンサとし
ても動作し、本回路のような帰還増幅器が発振
しないようにしている。
(2) ホールド・モード
トランジスタT3のベースに、モード信号φ
としてバイアス電位ＶBより十分高い電位を与
えた場合、トランジスタT4がオフとなるた
め、トランジスタT1，T2，T5もオフとなる。
従つて、コンデンサＣに蓄積された電荷はその
まま保持され、サンプルモード時の電位が継続
して出力に現われることになる。
としてバイアス電位ＶBより十分高い電位を与
えた場合、トランジスタT4がオフとなるた
め、トランジスタT1，T2，T5もオフとなる。
従つて、コンデンサＣに蓄積された電荷はその
まま保持され、サンプルモード時の電位が継続
して出力に現われることになる。
しかしながら、このような回路では、次のよう
な問題がある。
な問題がある。
まずサンプル・モードからホールド・モードへ
切換わる場合、初段増幅器の負荷回路であるPNP
トランジスタT5がすばやくオフしないために、
サンプル・ホールド回路の応答時間を十分速くす
ることができない。
切換わる場合、初段増幅器の負荷回路であるPNP
トランジスタT5がすばやくオフしないために、
サンプル・ホールド回路の応答時間を十分速くす
ることができない。
また、サンプル・モードからホールド・モード
へ切換わると、PNPトランジスタT5（負荷用ト
ランジスタ）がオフするため、そのベース電位
は、トランジスタT5のベース・エミツタ間順方
向電圧をＶBEとすれば、V+−ＶBEからV+に変化
し、ＶBEに相当する電圧変化が生ずる。それによ
り、トランジスタT5のベース・コレクタ間の寄
生容量を通り、ホールド用コンデンサＣに電荷を
送ることになり、出力側にチヤージオフセツト電
圧が現われる。
へ切換わると、PNPトランジスタT5（負荷用ト
ランジスタ）がオフするため、そのベース電位
は、トランジスタT5のベース・エミツタ間順方
向電圧をＶBEとすれば、V+−ＶBEからV+に変化
し、ＶBEに相当する電圧変化が生ずる。それによ
り、トランジスタT5のベース・コレクタ間の寄
生容量を通り、ホールド用コンデンサＣに電荷を
送ることになり、出力側にチヤージオフセツト電
圧が現われる。
さらに、図に示すサンプル・ホールド回路にお
いて、入力電圧ｅi＝＋Ｖが印加されると、ホー
ルド・モードでは出力e0がほぼ＋Ｖになつてい
る。このモードで、入力電圧ｅiが−Ｖに変化し
たとすると、トランジスタT2のベース電位はほ
ぼ＋Ｖであるので、そのエミツタ電位は、ベース
電位よりそのベース・エミツタの順方向電圧ＶBE
だけ下がつた値、すなわちＶ−ＶBEとなる。とこ
ろが、トランジスタT1のベース電位は−Ｖとな
つているので、そのベース・エミツタ間には2V
−ＶBEなる逆方向電圧が加わることになり、その
値がトランジスタのベース・エミツタ間の耐電圧
を越えるとトランジスタT1は破壊する。同様の
ことは、入力電圧ｅiが−Ｖから＋Ｖに変化した
場合にも言え、この場合はトランジスタT2が破
壊する。
いて、入力電圧ｅi＝＋Ｖが印加されると、ホー
ルド・モードでは出力e0がほぼ＋Ｖになつてい
る。このモードで、入力電圧ｅiが−Ｖに変化し
たとすると、トランジスタT2のベース電位はほ
ぼ＋Ｖであるので、そのエミツタ電位は、ベース
電位よりそのベース・エミツタの順方向電圧ＶBE
だけ下がつた値、すなわちＶ−ＶBEとなる。とこ
ろが、トランジスタT1のベース電位は−Ｖとな
つているので、そのベース・エミツタ間には2V
−ＶBEなる逆方向電圧が加わることになり、その
値がトランジスタのベース・エミツタ間の耐電圧
を越えるとトランジスタT1は破壊する。同様の
ことは、入力電圧ｅiが−Ｖから＋Ｖに変化した
場合にも言え、この場合はトランジスタT2が破
壊する。
また、ホールド・モードにおいて、入力電圧の
変化が出力に影響するといつたフイールドスルー
の問題もある。
変化が出力に影響するといつたフイールドスルー
の問題もある。
本発明は、このような従来の欠点を除去し高速
応答で安定したサンプル・ホールド回路を提供す
ることを目的とする。
応答で安定したサンプル・ホールド回路を提供す
ることを目的とする。
上記目的を達成するため、本発明では、サンプ
ル・ホールド回路をホールドモードにするために
差動増幅器の定面流源をオフとしたとき、これに
応動して差動増幅器の負荷回路を成すトランジス
タのベース、エミツタ間が逆バイアスとなるよう
にしたことを特徴とする。
ル・ホールド回路をホールドモードにするために
差動増幅器の定面流源をオフとしたとき、これに
応動して差動増幅器の負荷回路を成すトランジス
タのベース、エミツタ間が逆バイアスとなるよう
にしたことを特徴とする。
以下、本発明によるサンプル・ホールド回路の
実施例を図面により説明する。
実施例を図面により説明する。
第２図は、本発明によるサンプル・ホールド回
路の一実施例を示すもので、T7〜T10はトランジ
スタ、D1，D2はダイオード、R4〜R10は抵抗を示
す。その他の符号は第１図の同じ符号に対応して
いる。
路の一実施例を示すもので、T7〜T10はトランジ
スタ、D1，D2はダイオード、R4〜R10は抵抗を示
す。その他の符号は第１図の同じ符号に対応して
いる。
この回路において、基本的な動作は第１図と同
じであるので、説明は省略し、本発明で特徴的な
部分の動作につき以下に説明する。
じであるので、説明は省略し、本発明で特徴的な
部分の動作につき以下に説明する。
(1) ホールド・モードへの切換え時における応答
時間の短縮 PNPトランジスタT5のエミツタにダイオー
ドD1を介して電源電圧を印加することによ
り、そのエミツタの電位は電源電圧V+よりダ
イオードD1の順方向電圧分だけ下がることに
なる。一方、ホールド・モードに切換えるた
め、信号φによりトランジスタT4をオフとす
ると、R1に電流は流れなくなり、R1の電圧降
下はゼロとなる。したがつて、トランジスタ
T5のベース電位の方が相対的に高くなる。す
なわちトランジスタT4のベース・エミツタ間
は逆バイアスとなるのでベース内に蓄積された
電荷がすばやく放電され、トランジスタT5の
スイツチング時間を短くすることができる。
時間の短縮 PNPトランジスタT5のエミツタにダイオー
ドD1を介して電源電圧を印加することによ
り、そのエミツタの電位は電源電圧V+よりダ
イオードD1の順方向電圧分だけ下がることに
なる。一方、ホールド・モードに切換えるた
め、信号φによりトランジスタT4をオフとす
ると、R1に電流は流れなくなり、R1の電圧降
下はゼロとなる。したがつて、トランジスタ
T5のベース電位の方が相対的に高くなる。す
なわちトランジスタT4のベース・エミツタ間
は逆バイアスとなるのでベース内に蓄積された
電荷がすばやく放電され、トランジスタT5の
スイツチング時間を短くすることができる。
なお、上述した例では、ダイオードD1を用
いてトランジスタT5のベース・エミツタ間の
電位差を大きくしているが、第３図に示すよう
に、ダイオードD1を用いないで、トランジス
タT5のベース側およびエミツタ側にそれぞれ
別々の電源電圧V1およびV2を印加するように
してもよい。その場合には、電源電圧V2を電
源電圧V1より少し小さい値に設定すればよ
い。
いてトランジスタT5のベース・エミツタ間の
電位差を大きくしているが、第３図に示すよう
に、ダイオードD1を用いないで、トランジス
タT5のベース側およびエミツタ側にそれぞれ
別々の電源電圧V1およびV2を印加するように
してもよい。その場合には、電源電圧V2を電
源電圧V1より少し小さい値に設定すればよ
い。
以上に述べた構成により、ホールド・モード
への切換えの高速化が達成されるが、第２図の
実施例はこの他にも従来の回路を改良するいく
つかの回路手段を有している。以下にこれを説
明する。
への切換えの高速化が達成されるが、第２図の
実施例はこの他にも従来の回路を改良するいく
つかの回路手段を有している。以下にこれを説
明する。
(2) ホールド・モード切換え時におけるチヤージ
オフセツト電圧の補償 トランジスタT4のコレクタにラテラルPNP
トランジスタT5と同様のトランジスタT7と抵
抗R4を挿入して、オフセツト電圧を補償する
ものである。この動作は、以下の通りである。
オフセツト電圧の補償 トランジスタT4のコレクタにラテラルPNP
トランジスタT5と同様のトランジスタT7と抵
抗R4を挿入して、オフセツト電圧を補償する
ものである。この動作は、以下の通りである。
ホールド・モード時に、モード信号φとは逆
位相の信号φをトランジスタT4のベースに与
え、トランジスタT4をオンさせると、そのコ
レクタには抵抗R2で決まる定電流が流れる。
したがつて、トランジスタT7のベース電位
は、抵抗R4の電圧降下分だけ電源電圧V+より
下がる。この変化は、トランジスタT5のベー
スにおける変化とは逆になつているので、抵抗
R4の電圧降下の変化分をトランジスタT7のベ
ース・コレクタ間の寄生容量を通して出力側に
与えることにより、モード切換え時におけるチ
ヤージオフセツト電圧を補償できる。
位相の信号φをトランジスタT4のベースに与
え、トランジスタT4をオンさせると、そのコ
レクタには抵抗R2で決まる定電流が流れる。
したがつて、トランジスタT7のベース電位
は、抵抗R4の電圧降下分だけ電源電圧V+より
下がる。この変化は、トランジスタT5のベー
スにおける変化とは逆になつているので、抵抗
R4の電圧降下の変化分をトランジスタT7のベ
ース・コレクタ間の寄生容量を通して出力側に
与えることにより、モード切換え時におけるチ
ヤージオフセツト電圧を補償できる。
また、順方向電圧がトランジスタT5のそれ
とほぼ等しいダイオードD2を、トランジスタ
T5のエミツタとトランジスタT7のベースの間
に挿入している。したがつて、モード切換え時
における抵抗R1およびR4に加わる電圧変化分
の大きさは等しくなり、チヤージオフセツト電
圧の補償を一層改善することができる。
とほぼ等しいダイオードD2を、トランジスタ
T5のエミツタとトランジスタT7のベースの間
に挿入している。したがつて、モード切換え時
における抵抗R1およびR4に加わる電圧変化分
の大きさは等しくなり、チヤージオフセツト電
圧の補償を一層改善することができる。
このダイオードD2の代りに、第４図に示す
ように、２つのダイオードD3，D4を用い、そ
れをトランジスタT7のベースと電源電圧V+と
の間に挿入してもよい。その場合、抵抗R4を
省略することもできる。
ように、２つのダイオードD3，D4を用い、そ
れをトランジスタT7のベースと電源電圧V+と
の間に挿入してもよい。その場合、抵抗R4を
省略することもできる。
(3) 入力電圧範囲の増大化およびフイードスルー
の軽減 トランジスタT2のベースにモード信号で
動作するトランジスタT9と抵抗R6を挿入して
ある。ホールド・モードにおいて、モード信号
としてアース電位より十分高い電位をトラン
ジスタT9のベースに加え、オンさせる。した
がつて、トランジスタT2のベース電位はほぼ
アース電位となり、そのエミツタはベース・エ
ミツタの順方向電圧ＶBEだけ下がつた電位、す
なわち−ＶBEとなる。ここで、ホールド・モー
ド時に、入力電圧ｅiが＋Ｖから−Ｖに変化し
たとしても、トランジスタT1のベース・エミ
ツタ間に加わる電圧はＶ−ＶBEとなり、トラン
ジスタT9がない場合にくらべ、電圧はほぼ半
減する。同様に、入力電圧ｅiが逆の場合で
も、トランジスタT2のベース・エミツタ間電
圧はＶ−ＶBEとなつている。したがつて、入力
電圧の範囲増大により、トランジスタT1およ
びT2が破壊されることはない。
の軽減 トランジスタT2のベースにモード信号で
動作するトランジスタT9と抵抗R6を挿入して
ある。ホールド・モードにおいて、モード信号
としてアース電位より十分高い電位をトラン
ジスタT9のベースに加え、オンさせる。した
がつて、トランジスタT2のベース電位はほぼ
アース電位となり、そのエミツタはベース・エ
ミツタの順方向電圧ＶBEだけ下がつた電位、す
なわち−ＶBEとなる。ここで、ホールド・モー
ド時に、入力電圧ｅiが＋Ｖから−Ｖに変化し
たとしても、トランジスタT1のベース・エミ
ツタ間に加わる電圧はＶ−ＶBEとなり、トラン
ジスタT9がない場合にくらべ、電圧はほぼ半
減する。同様に、入力電圧ｅiが逆の場合で
も、トランジスタT2のベース・エミツタ間電
圧はＶ−ＶBEとなつている。したがつて、入力
電圧の範囲増大により、トランジスタT1およ
びT2が破壊されることはない。
つぎに、トランジスタT1のベースにモード
信号で動作するトランジスタT8と抵抗R5を
挿入してある。この場合も、上述したと同じ理
由により、入力段トランジスタの耐電圧を十分
改善できる。また、トランジスタT8と抵抗R5
はフイードスルーの改善をも共用している。そ
の原理は、ホールド・モードで、トランジスタ
T8がオンすると、そのコレクタ電位はほぼア
ース電位となり、入力電圧ｅiの変化は、抵抗
R5を通り、トランジスタT8のエミツタに電流
として流れ、出力e0にはなんら影響しない。
信号で動作するトランジスタT8と抵抗R5を
挿入してある。この場合も、上述したと同じ理
由により、入力段トランジスタの耐電圧を十分
改善できる。また、トランジスタT8と抵抗R5
はフイードスルーの改善をも共用している。そ
の原理は、ホールド・モードで、トランジスタ
T8がオンすると、そのコレクタ電位はほぼア
ース電位となり、入力電圧ｅiの変化は、抵抗
R5を通り、トランジスタT8のエミツタに電流
として流れ、出力e0にはなんら影響しない。
ここで、トランジスタT10と抵抗R7，R10
は、モード切換え時における負荷変動を改善す
るためのものである。ホールド・モードでは、
トランジスタT9がオンすることにより、出力
側から抵抗R6を通り、トランジスタT9のエミ
ツタに電流が流れるため、MOSトランジスタ
T6のソース電流がサンプル・モード時に比べ
て増加する。したがつて、モード切換え時にお
いて、トランジスタT6のソース電流が異なる
ため、その閾電圧が変化し、出力e0に誤差を生
じる。これを改善するため、トランジスタT9
および抵抗R6とそれぞれ同一のトランジスタ
T10および抵抗R7を用い、モード信号φをトラ
ンジスタT10のベースに加えている。これによ
り、サンプル・モードでも、抵抗R7を経て、
トランジスタT10のエミツタに電流を流し、モ
ード切換え時におけるトランジスタT6のソー
ス電流を同一にしている。
は、モード切換え時における負荷変動を改善す
るためのものである。ホールド・モードでは、
トランジスタT9がオンすることにより、出力
側から抵抗R6を通り、トランジスタT9のエミ
ツタに電流が流れるため、MOSトランジスタ
T6のソース電流がサンプル・モード時に比べ
て増加する。したがつて、モード切換え時にお
いて、トランジスタT6のソース電流が異なる
ため、その閾電圧が変化し、出力e0に誤差を生
じる。これを改善するため、トランジスタT9
および抵抗R6とそれぞれ同一のトランジスタ
T10および抵抗R7を用い、モード信号φをトラ
ンジスタT10のベースに加えている。これによ
り、サンプル・モードでも、抵抗R7を経て、
トランジスタT10のエミツタに電流を流し、モ
ード切換え時におけるトランジスタT6のソー
ス電流を同一にしている。
以上のように、本発明によれば、極めて簡単な
回路構成で、応答時間の高速化を行なうことがで
きる。
回路構成で、応答時間の高速化を行なうことがで
きる。
第１図は本願の出願（出願人同一）のサンプ
ル・ホールド回路の回路図、第２図は本発明によ
るサンプル・ホールド回路の一実施例の回路図、
第３図および第４図はそれぞれ本発明によるサン
プル・ホールド回路の他の実施例の主要部の回路
図を示す。 T1〜T10……トランジスタ、R1〜R10……抵
抗、D1〜D4……ダイオード、φ……モード信
号。
ル・ホールド回路の回路図、第２図は本発明によ
るサンプル・ホールド回路の一実施例の回路図、
第３図および第４図はそれぞれ本発明によるサン
プル・ホールド回路の他の実施例の主要部の回路
図を示す。 T1〜T10……トランジスタ、R1〜R10……抵
抗、D1〜D4……ダイオード、φ……モード信
号。
Claims (1)
- １ ホールド・モード、及びサンプル・モードを
切換え指定する信号によりスイツチング可能な定
電流源、第１、第２のトランジスタのエミツタを
共通に前記定電源源に接続して成る差動回路、及
び該差動回路の負荷として接続された第３のトラ
ンジスタから成る差動増巾器と、該差動増巾器の
出力に接続されたコンデンサと、該コンデンサの
端子電圧を出力端に出力するとともにこの電圧を
上記差動回路の第２のトランジスタのベースに帰
還するバツフア増幅器とを有し、サンプル・モー
ド時には上記出力端の電圧を上記第１のトランジ
スタのベースに印加される入力電圧に追従させる
とともに、ホールド・モード時には上記定電流源
をオフとして前記第１、第２、第３のトランジス
タの全てをカツトオフとすることにより前記コン
デンサの端子電圧をホールドするようにしたサン
プル・ホールド回路において、上記定電流源がオ
フとされた時、前記第３のトランジスタのベー
ス、エミツタ間を逆バイアスとする回路手段を備
えたサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122429A JPS61998A (ja) | 1985-06-07 | 1985-06-07 | サンプル・ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122429A JPS61998A (ja) | 1985-06-07 | 1985-06-07 | サンプル・ホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61998A JPS61998A (ja) | 1986-01-06 |
| JPS6155200B2 true JPS6155200B2 (ja) | 1986-11-26 |
Family
ID=14835617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122429A Granted JPS61998A (ja) | 1985-06-07 | 1985-06-07 | サンプル・ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61998A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0643006B2 (ja) * | 1985-11-12 | 1994-06-08 | 豊田工機株式会社 | アタッチメント工具着脱装置 |
| JPS62277082A (ja) * | 1986-05-23 | 1987-12-01 | Tokyo Electric Co Ltd | モ−タ速度制御装置 |
| ATE103094T1 (de) * | 1987-12-11 | 1994-04-15 | Siemens Ag | Abtast- und halteschaltung fuer fernmeldeanlagen. |
-
1985
- 1985-06-07 JP JP60122429A patent/JPS61998A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61998A (ja) | 1986-01-06 |
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