JPS60817B2 - 相補型エミツタ・フオロワ回路 - Google Patents
相補型エミツタ・フオロワ回路Info
- Publication number
- JPS60817B2 JPS60817B2 JP55097662A JP9766280A JPS60817B2 JP S60817 B2 JPS60817 B2 JP S60817B2 JP 55097662 A JP55097662 A JP 55097662A JP 9766280 A JP9766280 A JP 9766280A JP S60817 B2 JPS60817 B2 JP S60817B2
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- JP
- Japan
- Prior art keywords
- transistor
- transistors
- input
- base
- pair
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、一般に相補型バィポーラ・トランジスタを用
いたェミツタ・フオロワ回路に関するものであり、特に
、低消費電力で、増加又は減少する入力信号変化に高速
度で応答する回路に関するものである。
いたェミツタ・フオロワ回路に関するものであり、特に
、低消費電力で、増加又は減少する入力信号変化に高速
度で応答する回路に関するものである。
公知のように、例えば、ｔｈｅに×上Ｐ山Ｓｅ、Ｄをｉ
ねｌ ａｎｄ．Ｓｗｉにｈｊｎｇ Ｗａｖｅｆ。
ねｌ ａｎｄ．Ｓｗｉにｈｊｎｇ Ｗａｖｅｆ。
ｎｈＳ 、 ｂｙＪ，Ｍｉｌｌｍａｎａｎｄ日．Ｔａゆ
、ＭｃＧｒａｗＨｍ、１９６５の第３０４頁の第８図乃
至第３６図に示されているような相補型トランジスタを
用いた容量的に負荷されたェミツタ・フオロワ回路は、
入力波形の対応する上昇及び下降端に追従する（同等の
速度で）上昇端及び下降端を有する出力波形を提供する
。しかしながら、上記例では、直列接続された相補型ト
ランジスタのベースは、電圧幅が各トランジスタをオン
及びオフにするのと同じ入力波形により駆動される。こ
れは、２つのトランジスタのエミツタ・べ−ス接合を順
方向にバイアスするために、少なくともＶｂｅの合計に
等しい、比較的大きな入力電圧幅を必要とし、重大な電
力消費を示す。
、ＭｃＧｒａｗＨｍ、１９６５の第３０４頁の第８図乃
至第３６図に示されているような相補型トランジスタを
用いた容量的に負荷されたェミツタ・フオロワ回路は、
入力波形の対応する上昇及び下降端に追従する（同等の
速度で）上昇端及び下降端を有する出力波形を提供する
。しかしながら、上記例では、直列接続された相補型ト
ランジスタのベースは、電圧幅が各トランジスタをオン
及びオフにするのと同じ入力波形により駆動される。こ
れは、２つのトランジスタのエミツタ・べ−ス接合を順
方向にバイアスするために、少なくともＶｂｅの合計に
等しい、比較的大きな入力電圧幅を必要とし、重大な電
力消費を示す。
２つのＶｂｅ電圧の合計の何分の１のみである電圧幅を
用いて相補型のェミツタ・フオロワ回路を動作させる方
法を見出し、これにより特にＬＳＩ回路内の電力消費を
最小にすることが望ましい。
用いて相補型のェミツタ・フオロワ回路を動作させる方
法を見出し、これにより特にＬＳＩ回路内の電力消費を
最小にすることが望ましい。
回路の応答速度を犠牲にすることなくこのような動作を
達成することが、また望ましい。ヱミツタ・フオロワ形
に接続された相補型バィポーラ・トランジスタの第１組
は、相補型トランジスタの第２組により駆動される。
達成することが、また望ましい。ヱミツタ・フオロワ形
に接続された相補型バィポーラ・トランジスタの第１組
は、相補型トランジスタの第２組により駆動される。
第２組のコレクタは第１組のベースへ信号を提供する。
信号は、各信号レベルが実質的に、第１組の各トランジ
スタをオン及びオフにスイツチする値にある、互いにｄ
．ｃ．レベルのオフセツトを有する。各信号の幅は、ト
ランジスタの第１組の各ェミツタ・ベース接合を順方向
バイアスするのに必要なＶ広のわずかに何分の１かであ
る。本発明の駆動回路構成では、トランジスタの第２組
のベースが互いに接続され、入力駆動信号を受け取る。
信号は、各信号レベルが実質的に、第１組の各トランジ
スタをオン及びオフにスイツチする値にある、互いにｄ
．ｃ．レベルのオフセツトを有する。各信号の幅は、ト
ランジスタの第１組の各ェミツタ・ベース接合を順方向
バイアスするのに必要なＶ広のわずかに何分の１かであ
る。本発明の駆動回路構成では、トランジスタの第２組
のベースが互いに接続され、入力駆動信号を受け取る。
本発明のＮＯＲ論理回路構成では、トランジスタの第２
組のうちの一方のもののェミツタがトランジスタの第２
組の他方のもののベースに接続され、入力論理信号の１
つを受け取る。付加トランジスタが上記第２組の一方の
ものに並列Ｊに接続され、付加トランジスタのベースは
残りの入力論理信号を受け取る。駆動及び論理の両回路
からの出力は、第１組のトランジスタの共通に接続され
たェミツタから得られる。第１図では、キャパシタ３で
表わされている容４量負荷を有する、前記文献の第８図
乃至第３６図に示されているタイプのヱミツタ・フオロ
ワ回路を形成するために、１組の相補型トランジスタ１
及び２が直列に接続されている。
組のうちの一方のもののェミツタがトランジスタの第２
組の他方のもののベースに接続され、入力論理信号の１
つを受け取る。付加トランジスタが上記第２組の一方の
ものに並列Ｊに接続され、付加トランジスタのベースは
残りの入力論理信号を受け取る。駆動及び論理の両回路
からの出力は、第１組のトランジスタの共通に接続され
たェミツタから得られる。第１図では、キャパシタ３で
表わされている容４量負荷を有する、前記文献の第８図
乃至第３６図に示されているタイプのヱミツタ・フオロ
ワ回路を形成するために、１組の相補型トランジスタ１
及び２が直列に接続されている。
キャパシタ３は、ェミツタ・フオロワ回路の出力端子を
構成する、ＮＰＮトランジスタ１及びＰＮＰトランジス
タ２のェミツタに接続されている。トランジスタ１のコ
レクタは端子４に印加される正の電源に接続されている
。前記文献に示されている先行技術では、トランジスタ
１及び２のベースは共通の入力信号源に結合して接続さ
れる。
構成する、ＮＰＮトランジスタ１及びＰＮＰトランジス
タ２のェミツタに接続されている。トランジスタ１のコ
レクタは端子４に印加される正の電源に接続されている
。前記文献に示されている先行技術では、トランジスタ
１及び２のベースは共通の入力信号源に結合して接続さ
れる。
入力電圧は、上の正の値（キャパシタ３を充電するため
トランジスタ１をオンにするのに十分である）から下の
正の値（キヤパシタ３が上の電圧幅より低い値Ｖｂｅま
で充電された後にトランジスタ２をオンにするのに十分
である）まで比較的大きな幅を有する。これ故に、全入
力電圧幅は少なくともトランジスタ１及び２のＶｂｅの
２倍に等しくなければならない。各々入力電圧が変化す
る間のみトランジスター及び２は実質的に導電するとい
う点で、簡単な抵抗の代わりにＰＮＰトランジスタ２を
使用することは電力消費を最小にするが、必要な入力電
圧幅は不所望にも大きくなり、ＬＳＩ回路内での重大な
電力消費を招く。その結果、速度を増して、容量負荷３
の間の出力電圧が下方入力電圧幅に追従し「簡単な抵抗
の代わりにＰＮＰトランジスタ２を用いることにより可
能とされるこの速度増加は、入力信号の必要とされる電
力の価格と引合わせることにより折衷されることになる
。しかしながら、本発明は、トランジスタ５及び６の使
用によりＶ戊のわずかに何分の１かの入力電圧幅のみを
必要とする、トランジスター及び２を含む相補型トラン
ジスタのェミツタ・フオロワ回路を使用することにより
、性能の利点を有する。
トランジスタ１をオンにするのに十分である）から下の
正の値（キヤパシタ３が上の電圧幅より低い値Ｖｂｅま
で充電された後にトランジスタ２をオンにするのに十分
である）まで比較的大きな幅を有する。これ故に、全入
力電圧幅は少なくともトランジスタ１及び２のＶｂｅの
２倍に等しくなければならない。各々入力電圧が変化す
る間のみトランジスター及び２は実質的に導電するとい
う点で、簡単な抵抗の代わりにＰＮＰトランジスタ２を
使用することは電力消費を最小にするが、必要な入力電
圧幅は不所望にも大きくなり、ＬＳＩ回路内での重大な
電力消費を招く。その結果、速度を増して、容量負荷３
の間の出力電圧が下方入力電圧幅に追従し「簡単な抵抗
の代わりにＰＮＰトランジスタ２を用いることにより可
能とされるこの速度増加は、入力信号の必要とされる電
力の価格と引合わせることにより折衷されることになる
。しかしながら、本発明は、トランジスタ５及び６の使
用によりＶ戊のわずかに何分の１かの入力電圧幅のみを
必要とする、トランジスター及び２を含む相補型トラン
ジスタのェミツタ・フオロワ回路を使用することにより
、性能の利点を有する。
ＮＰＮトランジスタ５及びＰＮＰトランジスタ６は、端
子９の入力パルスに応答してライン？及び８に１組の逆
位相パルスを提供する。ライン７及び８の電圧幅は実質
的にＶｂｅの何分の１かに等しいが、しかしＮＰＮ及び
ＰＮＰの導電しきい値におけるこれらの装置のＶ氏の合
計だけ互いにｄ．ｃ．オフセツトされている。そこでラ
イン７上の幅はトランジスターの導電しきい値のあたり
に中心を置き、しかるにライン８上の幅はトランジスタ
２の導電しきい値のあたりに中心を置く。ｄ．ｃ．レベ
ルは、端子４に印加される電圧についての、及びトラン
ジスタ５及び６のコレクタ及びェミツタの電極に印放さ
れる動作電位を決める抵抗Ｉ０，１１，１２及び１３に
ついての適当な値の選択によりセツトされる。トランジ
スタ５及び６のベース電極は、端子９に印加される入力
信号を一緒に受け取る。入力端子９における入力信号の
負への変化の他に正への変化に対しても、入力端子９は
、出力端子１４から１つのコレクタ・パス遅延のみによ
って分離されていることに気づく。
子９の入力パルスに応答してライン？及び８に１組の逆
位相パルスを提供する。ライン７及び８の電圧幅は実質
的にＶｂｅの何分の１かに等しいが、しかしＮＰＮ及び
ＰＮＰの導電しきい値におけるこれらの装置のＶ氏の合
計だけ互いにｄ．ｃ．オフセツトされている。そこでラ
イン７上の幅はトランジスターの導電しきい値のあたり
に中心を置き、しかるにライン８上の幅はトランジスタ
２の導電しきい値のあたりに中心を置く。ｄ．ｃ．レベ
ルは、端子４に印加される電圧についての、及びトラン
ジスタ５及び６のコレクタ及びェミツタの電極に印放さ
れる動作電位を決める抵抗Ｉ０，１１，１２及び１３に
ついての適当な値の選択によりセツトされる。トランジ
スタ５及び６のベース電極は、端子９に印加される入力
信号を一緒に受け取る。入力端子９における入力信号の
負への変化の他に正への変化に対しても、入力端子９は
、出力端子１４から１つのコレクタ・パス遅延のみによ
って分離されていることに気づく。
入力信号の負への変化は、トランジスターをオンにし、
ライン７上の信号よりも低い電位Ｖにまで容量負荷３を
充電するために、トランジスタ５により反転される。同
様に、正への入力信号の変化は、トランジスタ２をオン
にし、容量負荷３を放電するために、トランジスタ６に
より反転される。ＮＰＮトランジスタ５の性能に似て、
トランジスタ６として高性能のＰＮＰが選ばれる時には
、出力端子１４における電位は、負への入力変化が追従
するのと同じ高速度で入力端子９における正への変化に
応答する。トランジスタ１及び２の導電は、容量負荷３
が各々充電及び放電される時毎にのみ実質的に起こる。
第１図の回路は、高速、低電力の駆動回路として働く。
ライン７上の信号よりも低い電位Ｖにまで容量負荷３を
充電するために、トランジスタ５により反転される。同
様に、正への入力信号の変化は、トランジスタ２をオン
にし、容量負荷３を放電するために、トランジスタ６に
より反転される。ＮＰＮトランジスタ５の性能に似て、
トランジスタ６として高性能のＰＮＰが選ばれる時には
、出力端子１４における電位は、負への入力変化が追従
するのと同じ高速度で入力端子９における正への変化に
応答する。トランジスタ１及び２の導電は、容量負荷３
が各々充電及び放電される時毎にのみ実質的に起こる。
第１図の回路は、高速、低電力の駆動回路として働く。
もし論理が実行されることを所望するなら、別々の入力
論理信号が印加される別々の入力端子を提供する必要が
ある。これ故に、トランジスタ５及び６のベースへの共
通入力端子接続は用いられない。第２図の回路は、第１
図の回路の所望の動作特性を大きく妥協させることなく
ＮＯＲ論理が行なわれるようにするために、第１図のト
ランジスタ６に対応して、ＰＮＰトランジスタの入力接
続を変えている。第２図では、トランジスター５及び１
６並びに容量負荷１７の接続及び動作は、第１図のトラ
ンジスター及び２並びに容量負荷３のそれらに対応して
いる。
論理信号が印加される別々の入力端子を提供する必要が
ある。これ故に、トランジスタ５及び６のベースへの共
通入力端子接続は用いられない。第２図の回路は、第１
図の回路の所望の動作特性を大きく妥協させることなく
ＮＯＲ論理が行なわれるようにするために、第１図のト
ランジスタ６に対応して、ＰＮＰトランジスタの入力接
続を変えている。第２図では、トランジスター５及び１
６並びに容量負荷１７の接続及び動作は、第１図のトラ
ンジスター及び２並びに容量負荷３のそれらに対応して
いる。
トランジスタ１８及び１９のコレクタは、第１図のトラ
ンジスタ５及び６並びにトランジスター及び２と同様、
各々トランジスタ１５及び１６のベースに接続されてい
る。しかしながら「トランジスター８のベースのみは、
直接に、入力端子２０１こ印加されるアンド入力論理信
号を受け取る。トランジスター９のベースは、トランジ
スタ２２及び２３の他にトランジスタ１８のェミツタが
接続されているライン２１から入力信号を受け取る。ト
ランジスタ２２及び２３のベースは、入力端子２４及び
２５に印加される各論理信号を受け取る。トランジスタ
２２及び２３のコレクタ及びェミツタの電極は、トラン
ジスタ１８のそれらに並列に接続されている。第２図の
論理回路の動作は、正の入力変化が追従する速度で付加
的に４・さな遅延が導入されることを除いて、入力端子
２０，２５及び２４のうちのいずれかに現われる入力信
号変化に応答して、第１図の駆動回路の動作と同じであ
る。
ンジスタ５及び６並びにトランジスター及び２と同様、
各々トランジスタ１５及び１６のベースに接続されてい
る。しかしながら「トランジスター８のベースのみは、
直接に、入力端子２０１こ印加されるアンド入力論理信
号を受け取る。トランジスター９のベースは、トランジ
スタ２２及び２３の他にトランジスタ１８のェミツタが
接続されているライン２１から入力信号を受け取る。ト
ランジスタ２２及び２３のベースは、入力端子２４及び
２５に印加される各論理信号を受け取る。トランジスタ
２２及び２３のコレクタ及びェミツタの電極は、トラン
ジスタ１８のそれらに並列に接続されている。第２図の
論理回路の動作は、正の入力変化が追従する速度で付加
的に４・さな遅延が導入されることを除いて、入力端子
２０，２５及び２４のうちのいずれかに現われる入力信
号変化に応答して、第１図の駆動回路の動作と同じであ
る。
このわずかな遅延は、第１図の対応するＰＮＦトランジ
スタ６を有する場合のように、入力端子から直接という
よりもむしろトランジスタ１８，２３及び２２のベース
・ヱミツタ・パスから入力信号をＰＮＰトランジスタ１
９が受け取るという事実から、結果として生じる。さら
に、端子２６に、端子２７へ印加される電圧よりも低い
Ｖｂｅである別の電圧又はテブナン電源を提供する必要
がある。これにより、トランジスター８，２３及び２２
の各ベース・ェミツタ・パスを通るＶｂｅ入力信号シフ
トによるトランジスタ１９のベースでのレベル・シフト
が考慮される。第１図及び第２図中の各回路成分の近く
に示された回路パラメータの値は、本発明では、最適の
性能及びノイズ・マージュに対して好ましいものである
。
スタ６を有する場合のように、入力端子から直接という
よりもむしろトランジスタ１８，２３及び２２のベース
・ヱミツタ・パスから入力信号をＰＮＰトランジスタ１
９が受け取るという事実から、結果として生じる。さら
に、端子２６に、端子２７へ印加される電圧よりも低い
Ｖｂｅである別の電圧又はテブナン電源を提供する必要
がある。これにより、トランジスター８，２３及び２２
の各ベース・ェミツタ・パスを通るＶｂｅ入力信号シフ
トによるトランジスタ１９のベースでのレベル・シフト
が考慮される。第１図及び第２図中の各回路成分の近く
に示された回路パラメータの値は、本発明では、最適の
性能及びノイズ・マージュに対して好ましいものである
。
第’図は、本発明の回路を用いて駆動回路を構成した実
施例の回路図である。 第２図は、本発明の回路を用いてＮＯＲ論理回路を構成
した実施例の回路図である。１，２；１５，１６・・・
・・・相補型の一対のバィポーラ・トランジスタ、３；
１７……キヤパシタ、５；２２，２３，１８……第２の
バィボーラ・トランジスタ、６：１９……第３のバィポ
ーラ・トランジスタ、９：２４，２５，２０……入力端
子、１０，１１…・・・第１のバイアス手段としての抵
抗、１２，１３・・・・・・第２のバイアス手段として
の抵抗、１４・・・・・・出力端子。 ＦＩＧ．ｌ ＦＩＧ．２
施例の回路図である。 第２図は、本発明の回路を用いてＮＯＲ論理回路を構成
した実施例の回路図である。１，２；１５，１６・・・
・・・相補型の一対のバィポーラ・トランジスタ、３；
１７……キヤパシタ、５；２２，２３，１８……第２の
バィボーラ・トランジスタ、６：１９……第３のバィポ
ーラ・トランジスタ、９：２４，２５，２０……入力端
子、１０，１１…・・・第１のバイアス手段としての抵
抗、１２，１３・・・・・・第２のバイアス手段として
の抵抗、１４・・・・・・出力端子。 ＦＩＧ．ｌ ＦＩＧ．２
Claims (1)
- 【特許請求の範囲】 １ 双方のエミツタをそれぞれ出力端子に接続した、互
いに相補型の一対のバイポーラ・トランジスタと、 入
力端子にベースを接続し、コレクタを上記一対のバイポ
ーラ・トランジスタのうち一方のベースに接続した第２
のバイポーラ・トランジスタと、 コレクタを上記一対
のバイポーラ・トランジスタのうちの他方のベースに接
続し、ベースを上記入力端子または上記第２のバイポー
ラ・トランジスタのエミツタのうち一方に接続した、第
２のバィポーラ・トランジスタとは相補型の第３のバイ
ポーラ・トランジスタと、 上記一対のバイポーラ・ト
ランジスタのコレクタ間に電圧を加えるための電源と、
上記一対のバイポーラ・トランジスタの一方のベース
にバイアス電圧を与えるために上記電源と上記第２のバ
イポーラ・トランジスタとの間に直列に接続した第１の
バイアス手段と、 上記一対のバイポーラ・トランジス
タの他方のベースにバイアス電圧を与えるために上記電
源と上記第３のバイポーラ・トランジスタとの間に直列
に接続した第２のバイアス手段と、を含む相補型エミツ
タ・フオロワ回路。 ２ 上記出力端子にはキヤパシタを接続してなる特許請
求の範囲第１項に記載の相補型エミツタ・フオロワ回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/082,254 US4287435A (en) | 1979-10-05 | 1979-10-05 | Complementary transistor inverting emitter follower circuit |
| US82254 | 1979-10-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658325A JPS5658325A (en) | 1981-05-21 |
| JPS60817B2 true JPS60817B2 (ja) | 1985-01-10 |
Family
ID=22170038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55097662A Expired JPS60817B2 (ja) | 1979-10-05 | 1980-07-18 | 相補型エミツタ・フオロワ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4287435A (ja) |
| EP (1) | EP0027860B1 (ja) |
| JP (1) | JPS60817B2 (ja) |
| DE (1) | DE3068955D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8004675A (nl) * | 1980-08-19 | 1982-03-16 | Philips Nv | Signaalbufferschakeling in een geintegreerde schakeling voor het leveren van een uitgangssignaal aan een aansluitklem. |
| US4494017A (en) * | 1982-03-29 | 1985-01-15 | International Business Machines Corporation | Complementary decode circuit |
| US4458159A (en) * | 1982-06-25 | 1984-07-03 | International Business Machines Corporation | Large swing driver/receiver circuit |
| US4531067A (en) * | 1983-06-29 | 1985-07-23 | International Business Machines Corporation | Push-pull Darlington current sink (PPDCS) logic circuit |
| US4577125A (en) * | 1983-12-22 | 1986-03-18 | Advanced Micro Devices, Inc. | Output voltage driver with transient active pull-down |
| US4559458A (en) * | 1984-04-06 | 1985-12-17 | Advanced Micro Devices, Inc. | Temperature tracking and supply voltage independent line driver for ECL circuits |
| US4598213A (en) * | 1984-09-24 | 1986-07-01 | Motorola, Inc. | Bipolar transient driver |
| JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ｅｃｌ回路 |
| US4704544A (en) * | 1986-04-22 | 1987-11-03 | Unisearch Limited | Complementary current mirror logic |
| DE3619098A1 (de) * | 1986-06-06 | 1987-12-10 | Bosch Gmbh Robert | Schutzvorrichtung gegen stoersignale |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL6403951A (ja) * | 1964-04-11 | 1965-10-12 | ||
| US3458719A (en) * | 1965-10-14 | 1969-07-29 | Ibm | Threshold logic switch with a feed-back current path |
| US3509363A (en) * | 1965-10-14 | 1970-04-28 | Ibm | Logic switch with active feedback network |
| US3440551A (en) * | 1965-11-26 | 1969-04-22 | Motorola Inc | Line driver circuits adapted to drive highly capacitive loads |
| DE2005606B2 (de) * | 1970-02-07 | 1972-10-05 | General Instrument Corp., Newark, N.J. (V.StA.) | Impulsverstaerker mit transistoren komplementaeren leitfaehigkeitstyp |
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| US3614467A (en) * | 1970-06-22 | 1971-10-19 | Cogar Corp | Nonsaturated logic circuits compatible with ttl and dtl circuits |
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| US3854057A (en) * | 1972-12-11 | 1974-12-10 | Lrc Corp | High speed impedance sensitive switch driver |
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