JPH0482319A - 論理回路 - Google Patents
論理回路Info
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- JPH0482319A JPH0482319A JP2194983A JP19498390A JPH0482319A JP H0482319 A JPH0482319 A JP H0482319A JP 2194983 A JP2194983 A JP 2194983A JP 19498390 A JP19498390 A JP 19498390A JP H0482319 A JPH0482319 A JP H0482319A
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- 238000007599 discharging Methods 0.000 abstract description 2
- 241001125929 Trisopterus luscus Species 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はバイポーラトランジスタとＭＯＳトランジスタ
を用いた論理回路に関し、特にバイポーラトランジスタ
とＣＭＯＳ素子を同一半導体基板上に形成したＢ、ＣＭ
ＯＳ論理回路に使用される。
を用いた論理回路に関し、特にバイポーラトランジスタ
とＣＭＯＳ素子を同一半導体基板上に形成したＢ、ＣＭ
ＯＳ論理回路に使用される。
（従来の技術）
従来のバイポーラトランジスタを用いたＥＣＬ論理回路
の基本的な構成を第２図に示す。ここでＮＰＮバイポー
ラトランジスタＱ＋ 、Ｑｚで構成したエミッタ結合差
動回路により、相補入力ＩＮＩＮのうち、高電位側の枝
回路の方に定電流源ＩＩの全電流が流れ、流れた方の枝
回路の抵抗負荷Ｒ１またはＲｚ （Ｒ＋ ＝Ｒｚ ＝
Ｒ）のＩＲドロップ（Ｉは電流）で低電位ｒＶｃｃ
Ｉ＋Ｒｊとなり、流れない方の枝回路の出力端が、充電
されて電源電圧ＶＣＣとなる。上記差動回路の出力がエ
ミッタフォロアのＱｙ 、Ｑａにより１段しヘルシフト
され、出力ＯＵＴ、ＯＵＴの高電位はｒＶｃｃ■、」、
低電位はｒＶｃｃ Ｉ＋ ＲＶｔ Ｊとなる。
の基本的な構成を第２図に示す。ここでＮＰＮバイポー
ラトランジスタＱ＋ 、Ｑｚで構成したエミッタ結合差
動回路により、相補入力ＩＮＩＮのうち、高電位側の枝
回路の方に定電流源ＩＩの全電流が流れ、流れた方の枝
回路の抵抗負荷Ｒ１またはＲｚ （Ｒ＋ ＝Ｒｚ ＝
Ｒ）のＩＲドロップ（Ｉは電流）で低電位ｒＶｃｃ
Ｉ＋Ｒｊとなり、流れない方の枝回路の出力端が、充電
されて電源電圧ＶＣＣとなる。上記差動回路の出力がエ
ミッタフォロアのＱｙ 、Ｑａにより１段しヘルシフト
され、出力ＯＵＴ、ＯＵＴの高電位はｒＶｃｃ■、」、
低電位はｒＶｃｃ Ｉ＋ ＲＶｔ Ｊとなる。
■、は、バイポーラトランジスタのベース、エミッタ間
順方向電圧である。
順方向電圧である。
上記ＥＣＬ論理回路は、バイポーラトランジスタが非飽
和動作をし、またレベルシフト回路のトランジスタＱよ
、Ｑ４のおかげで、Ｉ、ＲＰＶ。
和動作をし、またレベルシフト回路のトランジスタＱよ
、Ｑ４のおかげで、Ｉ、ＲＰＶ。
ならば、上記非飽和動作が完全に保証されるという点で
、バイポーラ論理回路でも最も高速、高動作マージンの
論理回路方式である。
、バイポーラ論理回路でも最も高速、高動作マージンの
論理回路方式である。
（発明が解決しようとする課題）
上記従来例は、動作スピードの点でメリットの大きいＥ
ＣＬ論理回路であるが、出力ＯＵＴ、 ＯＵＴの容量性
負荷が大きい場合に問題を生じる。
ＣＬ論理回路であるが、出力ＯＵＴ、 ＯＵＴの容量性
負荷が大きい場合に問題を生じる。
即ち、例えば出力ＯＵＴが低電位から高電位にプルアッ
プ動作する場合は、バイポーラトランジスタＱ４によっ
て負荷が充電されるため、これは充分に高速である。し
かし出力０［ＪＴが高電位から低電位にプルダウン動作
する場合は、バイポーラトランジスタＱ４はカントオフ
し、定電流源■２だけで放電が行なわれることになる。
プ動作する場合は、バイポーラトランジスタＱ４によっ
て負荷が充電されるため、これは充分に高速である。し
かし出力０［ＪＴが高電位から低電位にプルダウン動作
する場合は、バイポーラトランジスタＱ４はカントオフ
し、定電流源■２だけで放電が行なわれることになる。
従って、一般に負荷の大きい場合、プルアップ動作より
プルダウン動作が遅くなり、スピードが悪化する欠点が
ある。
プルダウン動作が遅くなり、スピードが悪化する欠点が
ある。
この欠点を補うため、レベルシフト回路の定電流源Ｉ２
（及び１３）の値を大きくすれば、スピードの悪化
は免れるが、今度は単位ゲートあたりの消費電流が大と
なってしまう。一般にＥＣＬ論理回路は、ＣＭＯＳ素子
や他のバイポーラ論理回路と比べて消費電力が大きいた
め、定電流源の値を大きくする対策は取りにくい。
（及び１３）の値を大きくすれば、スピードの悪化
は免れるが、今度は単位ゲートあたりの消費電流が大と
なってしまう。一般にＥＣＬ論理回路は、ＣＭＯＳ素子
や他のバイポーラ論理回路と比べて消費電力が大きいた
め、定電流源の値を大きくする対策は取りにくい。
そこで本発明の目的は、ＥＣＬ論理回路と同等の動作ス
ピードをもち、かつ負荷容量依存性が少なく、低消費電
力化が可能な論理回路を提供することにある。
ピードをもち、かつ負荷容量依存性が少なく、低消費電
力化が可能な論理回路を提供することにある。
（課題を解決するための手段と作用）
本発明は、
（１）相補関係にある第１、第２の出力を得るバイポー
ラ差動論理回路と、該回路の定電流源と電源間に、第１
の出力を制御人力とする第１のバイポーラトランジスタ
、第２の出力を制御入力とする第１のＭＯＳトランジス
タが直列に設けられこれらトランジスタ間から第１の出
力を得る第１の出力回路と、前記定電流源と電源間に、
第２の出力を制御入力とする第２のバイポーラトランジ
スタ、第１の出力を制御入力とする第２のＭＯＳトラン
ジスタが直列に設けられこれらトランジスタ間から前記
第１の出力とは相補関係にある第２の出力を得る第２の
出力回路とを具備したことを特徴とする。
ラ差動論理回路と、該回路の定電流源と電源間に、第１
の出力を制御人力とする第１のバイポーラトランジスタ
、第２の出力を制御入力とする第１のＭＯＳトランジス
タが直列に設けられこれらトランジスタ間から第１の出
力を得る第１の出力回路と、前記定電流源と電源間に、
第２の出力を制御入力とする第２のバイポーラトランジ
スタ、第１の出力を制御入力とする第２のＭＯＳトラン
ジスタが直列に設けられこれらトランジスタ間から前記
第１の出力とは相補関係にある第２の出力を得る第２の
出力回路とを具備したことを特徴とする。
即ち本発明は、従来の出力回路（エミッタフォロア）の
プルダウン電流を、ｇｍ大のＭＯ３Ｉ−ランジスタ、電
流値の大きな定電流源を介して放電することで、プルダ
ウン動作を高速化し、また従来の出力回路の定電流源を
省略しかつＭＯＳトランジスタを必要時（プルダウン時
）だけ動作させて、余分な電流を削減することにより、
低消費電力化を実現したものである。
プルダウン電流を、ｇｍ大のＭＯ３Ｉ−ランジスタ、電
流値の大きな定電流源を介して放電することで、プルダ
ウン動作を高速化し、また従来の出力回路の定電流源を
省略しかつＭＯＳトランジスタを必要時（プルダウン時
）だけ動作させて、余分な電流を削減することにより、
低消費電力化を実現したものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、第２図と対応する個所
には同一符号を用いる。エミッタ結合差動回路１は、Ｎ
ＰＮバイポーラトランジスタＱ＋ 、Ｑｚ 、負荷抵抗
Ｒ，，Ｒ，、定電流源Ｉ４で構成されている。トランジ
スタＱ１のベース入力はＩＮ、ｌ−ランジスタＱ２のベ
ース入力は反転入力ＩＮである。第１の出力ハッファ２
はＮＰＮ ｌ−ランジスタＱ３、ＮＭＯＳトランジスタ
Ｔ、の直列回路、第２の出カバソファ３はＮＰＮトラン
ジスタＱ４、ＮＭＯＳトランジスタＩ２の直列回路、共
通定電流＃Ｉ４で構成される。トランジスタＱ、のベー
ス、トランジスタＴ２のゲートには、差動出力０．が供
給され、トランジスタＴ、のゲート、トランジスタＱ４
のベースには差動出力０□が供給される。出カバソファ
２．３の出力として、相補関係にあるＯＵＴ （ＩＮと
同相）。
図は同実施例の回路図であるが、第２図と対応する個所
には同一符号を用いる。エミッタ結合差動回路１は、Ｎ
ＰＮバイポーラトランジスタＱ＋ 、Ｑｚ 、負荷抵抗
Ｒ，，Ｒ，、定電流源Ｉ４で構成されている。トランジ
スタＱ１のベース入力はＩＮ、ｌ−ランジスタＱ２のベ
ース入力は反転入力ＩＮである。第１の出力ハッファ２
はＮＰＮ ｌ−ランジスタＱ３、ＮＭＯＳトランジスタ
Ｔ、の直列回路、第２の出カバソファ３はＮＰＮトラン
ジスタＱ４、ＮＭＯＳトランジスタＩ２の直列回路、共
通定電流＃Ｉ４で構成される。トランジスタＱ、のベー
ス、トランジスタＴ２のゲートには、差動出力０．が供
給され、トランジスタＴ、のゲート、トランジスタＱ４
のベースには差動出力０□が供給される。出カバソファ
２．３の出力として、相補関係にあるＯＵＴ （ＩＮと
同相）。
ＯＵＴ （ＩＮと同相）が得られる。定電流源■４の値
は、第１図と比較すれば、Ｉ ４＝ Ｉ 、＋１．（＝
１３）近辺に設定可能である。また第１図の回路は、出
力振幅がＩＲ＝ＶｆとなるようにＲ（＝Ｒ＋＝Ｒｚ）ま
たはＩ （Ｒを流れる電流）を調節している。電源電
圧の一例としては、Ｖｃｃ＝Ｏ（Ｖ） 、ＶＥＥ＝５
〔■〕と考えてよい。
は、第１図と比較すれば、Ｉ ４＝ Ｉ 、＋１．（＝
１３）近辺に設定可能である。また第１図の回路は、出
力振幅がＩＲ＝ＶｆとなるようにＲ（＝Ｒ＋＝Ｒｚ）ま
たはＩ （Ｒを流れる電流）を調節している。電源電
圧の一例としては、Ｖｃｃ＝Ｏ（Ｖ） 、ＶＥＥ＝５
〔■〕と考えてよい。
第１図では、差動回路１の相補入力ＩＮ、ＩＮのうち、
高電位側（ここではＩＮとする）の方の枝回路に全電流
が流れ、抵抗Ｒ，のＩＲ（Ｒ＋ ＝Ｒ，＝Ｒ） ドロ
ップで、出力端０．が低電位ｒＶｃｃ ｌ４ＲＪとな
り、電流が流れない方の枝回路の出力端０２は高電位Ｖ
ＣＣに充電される。入力ＩＮが高電位になった時は出力
ＯＵＴは低電位出力、出力ＯＵＴが高電位出力となるの
で、ＯＵＴがプルダウン動作、ＯＵＴがプルアップ動作
をする。
高電位側（ここではＩＮとする）の方の枝回路に全電流
が流れ、抵抗Ｒ，のＩＲ（Ｒ＋ ＝Ｒ，＝Ｒ） ドロ
ップで、出力端０．が低電位ｒＶｃｃ ｌ４ＲＪとな
り、電流が流れない方の枝回路の出力端０２は高電位Ｖ
ＣＣに充電される。入力ＩＮが高電位になった時は出力
ＯＵＴは低電位出力、出力ＯＵＴが高電位出力となるの
で、ＯＵＴがプルダウン動作、ＯＵＴがプルアップ動作
をする。
即ちプルダウン動作においては、トランジスタＱ３がオ
フ、Ｔ＋がオンするので、ＯＵＴはトランジスタＴＩ、
定電流源Ｉ４を介して放電される。
フ、Ｔ＋がオンするので、ＯＵＴはトランジスタＴＩ、
定電流源Ｉ４を介して放電される。
またプルアンプ動作においては、トランジスタＱ４がオ
ン、トランジスタＴ２がオフするので、ＯＵＴはトラン
ジスタＱ４を介して充電される。
ン、トランジスタＴ２がオフするので、ＯＵＴはトラン
ジスタＱ４を介して充電される。
従って第１図の回路では、プルアンプ側は、トランジス
タＴ２がオフするため、非飽和のトランジスタＴ４を介
して高速に充電が行なわれる。
タＴ２がオフするため、非飽和のトランジスタＴ４を介
して高速に充電が行なわれる。
方プルダウン側は、ＮＭＯ５トランジスタ（ここではＴ
、）のｇ＋ｗを大きくとり、かつ大定電流源Ｉ４を通す
ことで、高速なプルダウン動作が可能となる。また第２
図の出力ハッファの定電流源を省略しかつ必要時のみＭ
ＯＳトランジスタ（Ｔ１またはＩ２）をオンするため、
無駄な電流が少くなり、低消費電力化が可能である。
、）のｇ＋ｗを大きくとり、かつ大定電流源Ｉ４を通す
ことで、高速なプルダウン動作が可能となる。また第２
図の出力ハッファの定電流源を省略しかつ必要時のみＭ
ＯＳトランジスタ（Ｔ１またはＩ２）をオンするため、
無駄な電流が少くなり、低消費電力化が可能である。
なお本発明は上記実施例に限られず種々の応用が可能で
ある。例えばバイポーラ差動論理回路の一例としてエミ
ッタ結合の差動回路１を用い、その入力をＩＮ、ＩＮの
相補入力としたが、これら入力の一方を基準人力Ｖ Ｉ
ＥＦ等としてもよいし、また差動回路１の代りにＯＲ及
びＮＯＲ出力の論理回路、ＡＮＤ及びＮＡＮＤ出力の論
理回路等を用い、該回路で出力回路（出カバソファ）の
バイポーラトランジスタ及びＭＯ３Ｉ−ランジスタを駆
動してもよい。また実施例では、論理振幅が■ｆ（ベー
ス、エミッタ間順方向電圧）の場合を説明したが、■、
以外の論理振幅の場合に適用してもよ（、例えば出力振
幅が更に大となるようにしてもよい。
ある。例えばバイポーラ差動論理回路の一例としてエミ
ッタ結合の差動回路１を用い、その入力をＩＮ、ＩＮの
相補入力としたが、これら入力の一方を基準人力Ｖ Ｉ
ＥＦ等としてもよいし、また差動回路１の代りにＯＲ及
びＮＯＲ出力の論理回路、ＡＮＤ及びＮＡＮＤ出力の論
理回路等を用い、該回路で出力回路（出カバソファ）の
バイポーラトランジスタ及びＭＯ３Ｉ−ランジスタを駆
動してもよい。また実施例では、論理振幅が■ｆ（ベー
ス、エミッタ間順方向電圧）の場合を説明したが、■、
以外の論理振幅の場合に適用してもよ（、例えば出力振
幅が更に大となるようにしてもよい。
以上説明した如く本発明によれば、出力の大電流放電が
可能であり、しかも無駄電流を流さずに非飽和充電が可
能であるため、高速動作が可能であり、また定電流源数
を少としかつ必要のみ電流を流すようにしたため、低消
費電流化が可能となるものである。
可能であり、しかも無駄電流を流さずに非飽和充電が可
能であるため、高速動作が可能であり、また定電流源数
を少としかつ必要のみ電流を流すようにしたため、低消
費電流化が可能となるものである。
第１図は本発明の一実施例の回路図、第２図は従来のＥ
ＣＬバイポーラ論理回路図である。 １・−・エミッタ結合差動回路、２．３・・・出力回路
、Ｑ１〜Ｑ４・・・バイポーラトランジスタ、Ｔ、、
１ｇ〜Ｍ ＯＳ Ｆ Ｅ Ｔ、 Ｒ、Ｒｚ・・・抵抗、
Ｉ４・・・定電流源、 ＶＣＣ・ Ｖｏ・・・電源。
ＣＬバイポーラ論理回路図である。 １・−・エミッタ結合差動回路、２．３・・・出力回路
、Ｑ１〜Ｑ４・・・バイポーラトランジスタ、Ｔ、、
１ｇ〜Ｍ ＯＳ Ｆ Ｅ Ｔ、 Ｒ、Ｒｚ・・・抵抗、
Ｉ４・・・定電流源、 ＶＣＣ・ Ｖｏ・・・電源。
Claims (2)
- （１）相補関係にある第１，第２の出力を得るバイポー
ラ差動論理回路と、該回路の定電流源と電源間に、第１
の出力を制御入力とする第１のバイポーラトランジスタ
、第２の出力を制御入力とする第１のＭＯＳトランジス
タが直列に設けられこれらトランジスタ間から第１の出
力を得る第１の出力回路と、前記定電流源と電源間に、
第２の出力を制御入力とする第２のバイポーラトランジ
スタ、第１の出力を制御入力とする第２のＭＯＳトラン
ジスタが直列に設けられこれらトランジスタ間から前記
第１の出力とは相補関係にある第２の出力を得る第２の
出力回路とを具備したことを特徴とする論理回路。 - （２）ベースを第１の入力とした第１極性の第１のバイ
ポーラトランジスタと、ベースを第１の入力の反転入力
または基準入力である第２の入力とし、エミッタを第１
のバイポーラトランジスタのエミッタと共通接続した第
１極性の第２のバイポーラトランジスタと、一端を第１
の電位電源、他端を第１のバイポーラトランジスタのコ
レクタに接続した第１の抵抗素子と、一端を第１の電位
電源、他端を第２のバイポーラトランジスタのコレクタ
に接続した第２の抵抗素子と、コレクタを第１の電位電
源、ベースを第１のバイポーラトランジスタのコレクタ
、エミッタを第１の出力とする第１極性の第３のバイポ
ーラトランジスタと、コレクタを第１の電位電源、ベー
スを第２のバイポーラトランジスタのコレクタ、エミッ
タを第１の出力と反転関係にある第２の出力とする第１
極性の第４のバイポーラトランジスタと、ゲートを第２
のバイポーラトランジスタのコレクタ、ドレインを第１
の出力、ソースを第１のバイポーラトランジスタのエミ
ッタに接続した第１導電型の第１のＭＯＳＦＥＴと、ゲ
ートを第１のバイポーラトランジスタのコレクタ、ドレ
インを第２の出力、ソースを第２のバイポーラトランジ
スタのエミッタに接続した第１導電型の第２のＭＯＳＦ
ＥＴと、第１、第２のバイポーラトランジスタのエミッ
タと第２の電位電源との間に設けられた定電流源とを具
備したことを特徴とする論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194983A JP2547893B2 (ja) | 1990-07-25 | 1990-07-25 | 論理回路 |
| US07/970,240 US5331225A (en) | 1990-07-25 | 1992-11-02 | BiCMOS logic circuit with bipolar transistor and MOS transistor formed on the same semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194983A JP2547893B2 (ja) | 1990-07-25 | 1990-07-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482319A true JPH0482319A (ja) | 1992-03-16 |
| JP2547893B2 JP2547893B2 (ja) | 1996-10-23 |
Family
ID=16333590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194983A Expired - Fee Related JP2547893B2 (ja) | 1990-07-25 | 1990-07-25 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331225A (ja) |
| JP (1) | JP2547893B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520133A (ja) * | 2010-02-15 | 2013-05-30 | 日本テキサス・インスツルメンツ株式会社 | 正確な電流ステアリングを備えた低電力高速差動ドライバ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3019668B2 (ja) * | 1993-05-21 | 2000-03-13 | 日本電気株式会社 | 半導体論理回路 |
| JP2561003B2 (ja) * | 1993-10-20 | 1996-12-04 | 日本電気株式会社 | アクティブプルダウン型ｅｃｌ回路 |
| US5463332A (en) * | 1994-07-22 | 1995-10-31 | National Semiconductor Corporation | Multiple differential input ECL or/nor gate |
| US6445043B1 (en) | 1994-11-30 | 2002-09-03 | Agere Systems | Isolated regions in an integrated circuit |
| US5585746A (en) * | 1995-09-28 | 1996-12-17 | Honeywell Inc. | Current sensing circuit |
| TWI221656B (en) * | 2001-10-24 | 2004-10-01 | Sanyo Electric Co | Semiconductor integrated circuit device |
| US7576675B1 (en) * | 2008-03-25 | 2009-08-18 | Megawin Technology Co., Ltd. | Return-to-zero current-steering DAC with clock-to-output isolation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558628A (en) * | 1978-10-27 | 1980-05-01 | Hitachi Ltd | Driving circuit |
| JPS57212827A (en) * | 1981-06-24 | 1982-12-27 | Toshiba Corp | Complementary mos logical circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626709A (en) * | 1984-09-28 | 1986-12-02 | Advanced Micro Devices, Inc. | Dynamic push-pull for ECL |
| US4868421A (en) * | 1987-02-24 | 1989-09-19 | Fairchild Semiconductor Corporation | Bimos circuit that provides low power dissipation and high transient drive capability |
| JPH0777346B2 (ja) * | 1988-12-28 | 1995-08-16 | 株式会社東芝 | 論理レベル変換回路 |
| US4943741A (en) * | 1989-05-24 | 1990-07-24 | National Semiconductor Corporation | ECL/CML emitter follower current switch circuit |
| US5003199A (en) * | 1990-02-26 | 1991-03-26 | International Business Machines Corp. | Emitter coupled logic circuit having an active pull-down output stage |
| US5059829A (en) * | 1990-09-04 | 1991-10-22 | Motorola, Inc. | Logic level shifting circuit with minimal delay |
-
1990
- 1990-07-25 JP JP2194983A patent/JP2547893B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-02 US US07/970,240 patent/US5331225A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558628A (en) * | 1978-10-27 | 1980-05-01 | Hitachi Ltd | Driving circuit |
| JPS57212827A (en) * | 1981-06-24 | 1982-12-27 | Toshiba Corp | Complementary mos logical circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520133A (ja) * | 2010-02-15 | 2013-05-30 | 日本テキサス・インスツルメンツ株式会社 | 正確な電流ステアリングを備えた低電力高速差動ドライバ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2547893B2 (ja) | 1996-10-23 |
| US5331225A (en) | 1994-07-19 |
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