JPS60502182A - 電流切換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 エミッタ・コレクタ　へｊロジン １１塾１１ １・及１と１野− この発明は、エミッタ結合型ロジック（ＥＣＬ）に関し、特に、増大された速度 特性を有するエミッタ結合型ロジックゲートに関する。

エミッタ結合型ロジックゲートは、ディジタル回路のゲートの最も速いタイプの ものの１つである。しかしながら、ＥＣＬゲートは、インバータゲートに゛おけ るＥＣＬの最高速度の可能性において利用することができなかった。さらに、Ｅ ＣＬゲートは、容量性負荷を特に良好に扱うことができない。バイポーラ技術の 可能な速度のより大きな長所を有する新しいタイプのロジック回路が必要とされ ている。

２・人±ｍ２五１− 第１図を参照すると、エミッタフォロワ出力を備えた従来のＥＣＬの基本的なイ ンバータゲート１０が示されている。基本的なゲート１０は、第１の入力トラン ジスタＱＡと、第２の入力トランジスタＱＢと、基準トランジスタＱ、と、電流 源トランジスタＱｃｓと、第１の負荷トランジスタＱＬ１ｊ：、、第２の負荷ト ランジスタＱＬ２とを含んでいる。インバータゲート１０は、入力へと入力Ｂと の間で作動して、トランジスタＱＬＩのエミッタとトランジスタＱＬ２のコレク タ５との間のノード１における出力に、出のエミッタはコモンノード３において 電流源トランジスタＱｃｓのコレクタに結合される。電流源バイアス電圧ｖｃ、 は、トランジスタＱｃｓおよびＱ１０のベースにおける維持される。トランジス タＱｃｓの負荷は、抵抗Ｒｃｓにおけるエミッタを介して、最も低い基準電圧、 すなわちここではアース電位に接続される。トランジスタＱＬ２の負荷は、抵抗 ＲＬを介してそのエミッター接地回路に接続される。トランジスタＱＡおよびＱ ａのコレクタは共通してノード２へおよびトランジスタＱｃ＋のベースへ結合さ れる。コレクタ負荷抵抗ＲＣＬは、基準電圧源Ｖｃｃとノード２との間に結合さ れる。トランジスタＱＬＩのコレクタは、ＶＣＣ電圧に接続される。トランジス タＱ、のコレクタはＶ−、ｃ電圧に接続される。最後に、基準電圧ＶＢ［１には 、トランジスタＱＲのベースに与えられる。トランジスタＱＬＩおよびＱ１０は 、ノード２上の電圧に対するエミッター接地回路を形成する。

第２図を参照すると、従来の電流モードロジック（ＣＭＬ）の基本的なインバー タゲート１２が示されている。電流モードロジックは、エミッタフォロワ回路が 存在しないということを除いて、エミッタ結合型ロジックに類似している。ＣＭ Ｌロジックを描いた１つの論文は、（１９７９年１０月の）ＩＥＥＥ　Ｊｏｕｒ ｎａｌｏｆＳｏｌｉｄ　５ｔａｔｅ　Ｃｔｒｃｕｉｔｓ、ｖｏｌｕｍｅＳＣ−１ ４Ｎｏ、５．ｐ、８１８におけるＲ　、　Ｊ　、　Ｂ　ｌｕｍｂｅｒｇおよび３ 　、　Ｂ　ｒｅｎｎｅｒによる”Ａ１５ＱＱ　Ｑａｔｅ、Ｒａｎｄｏｍ　ｌｏｇ ｉｃ　ｌａｒｇｅ　３ｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　（Ｌ　Ｓ　Ｉ　）　Ｍ ａｓｔｅｒｓｌｉｃｅ”である。第１図および第２図の回路の双方において、基 準トランジスタＱｇに関連するエミッタダイナミック抵抗と拡散容量とが存在す る。

ＱＲのエミッタダイナミック抵抗とＱＲの拡散容量とは、並列であり、入力トラ ンジスタＱＡおよびＱＢのエミッタと直列のインピーダンスを効果的に規定する 。

］ この発明に従うと、エミッタ結合型ロジック又は電流モードロジックにおいて用 いられる基本的な電流スイッチの基準部分は、入力素子のターンオンおよびター ンオフの速度を増大するために、基準素子としてコモンエミッタノードにおける 電圧変化を遅くするための手段を導入することによって修正されている。特、に 、従来のＥＣｔ、インバータゲートまたは従来のＣＭＬインバータゲートの基準 トランジスタは、エミッタダイナミック抵抗をバイパスするために、遅いトラン ジスタ、遅いダイオードまたは大きなコンデンサによって置換えられる。基準素 子ＱＲのエミッタ時定数は、これによって増大され、このため共通電流源ノード （ノード３ン上の電圧は、入力素子のベースが過渡的に変化するときに実質的に 変化しない。その結果、トランジスタＱＡのような、オンまたはオフの入力素子 のコレクタ出力は有意義により速く切換わる。

特定の実施例において、基準素子Ｑ、は、いわゆる反転されたトランジスタ構成 において逆に接続されたコレクタおよびエミッタ端子を備えた、従来のトランジ スタとして構成される。反転されたトランジスタ構成は、動作において従来の構 成よりも非常に遅くされているということが見出される。しかしながら、その代 わりに、ＰＮ型ダイオードのような遅いダイオードが、基準電圧Ｖａａとノード ３との間に配置される。

この発明は、添付された図面に関連して以下の詳細な説明を参照することによっ てよりよく理解されるであろう。

゛　の　な− 第１図は、先行技術のＥＣＲの基本的なインバータゲートの概略図である。

第２図は、先行技術の基本的なＣＭＬインバータゲートの概略図である。

第３図は、この発明によるエミッタ・コレクタ結合型の基本的なインバータゲー トの第１の実施例を示す概略図である。

第４図は、この発明による修正された電流モートロジッる。

第５図は、この発明によるＥＣＣＬＣＣ上の第２の実施例の概略図である。

第６図は、この発明によるＮＣＭＩ−の基本的なグー１〜の第２の実施例を示す 図である。

、　の　」の説明 第１図および第２図は先行技術の構成として既に説明された。第３図を参照する と、そこには、この発明に従うエミッタ・コレクタ結合型ロジックの基本的なイ ンバータゲート１４が示されている。整合性のために、各実施例における対応す る要素の表示は同一である。第３図との比較のために第１図を参照する。この発 明に従うと、基準トランジスタＱａｐがノード３に設けられている。基準トラン ジスタＱＲＲは、第１の電極１６と、第２の電極１８と、第３の電極２０とを有 している。第１のＮ極１６は、従来の速いトランジスタのエミッタ電極に相当す る。第２の電極１８は、従来のトランジスタのベース電極に相当し、かつ第３の 電極２０は、従来のトランジスタのコレクタ電極に対応している。しかしながら 、この構成において、第１の電極１６と第３の電極２０とは反転されており、す なわち第１の電極１６はコレクタとして結合されており、かつ第３の電極２０は 、電圧源ＶＣＣとノード３との間でエミッタとして結合されている。第２の電極 １８はバイアス電圧Ｖ［ＩＢに結合されている。

第３図の基準トランジスタＱＲＲのような構造の使用は、！！！準トランジスラ ス２．のダイナミック抵抗と拡散容量とのＲＣ結合の時定数を有効に増大させる 。この時定数における増大は、ノード３上の基準トランジスタＱＲＲのコレクタ により大きな遅延をもたらす。ノード３において増大したＱＲＲ（現在反転され た）のエミッタ時定数によって、入力トランジスタＱＡのベースへの電圧が過渡 的にハイまたはローに動かされるときに、ノード３における電圧は実質的に変化 しないであろう。その結果、トランジスタＱＡは、はるかに速くターンオンまた はターンオフされることができ、トランジスタＱＡは対応するより速いコレクタ 出力を有することになるであろう。

第４図を参照すると、第３図の実施例の基準トランジスタと同様の基準トランジ スタＱＲＲを有する、この発明によるＮＣＭＬの基本的なゲート２２が示されて いる。換言すると、基準トランジスタＱＲＲはまた、通常１桁の大きさのオーダ の、または入力トランジスタＱＡおよびＱＢより遅い、遅いトランシタである。

さらに、ダイオードＤ１が、コレクタ電圧源と、入力トランジスタＱ、およびＱ Ｂのコレクタがそこに結合されるノード２との間に設けられている。ダイオード Ｄ、は、電流モードロジック動作における入力トランジスタＱＡまたはＱＢの起 こり得る飽和を制限するために設けられている。飽和は通常、ローからハイ電圧 への入力信号の遷移期間中＜ＮＰＮＩ−ランラスタと仮定する）基準トランジス タＱＡにおいて流れる過渡電流によって引起こされる。この飽和は一時的なもの である一方で、飽和制御ダイオードの使用は飽和が起こる可能性を最小限にする 。

この発明に従うエミッタ・コレクタ結合型ロジックゲート１４のテストは、ＥＣ Ｌゲー１−の遅延を、同一のパワーレベルにおける従来のＥＣＬゲートに対する 遅延よりも４０％少ないオーダまで制限することを示している。速度における利 得は、基準トランジスタにおけるより長い時定数のために、スイッチングのため のより大きな利用可能な電流の結果であるということが考えられている。さらに 、この発明によるＮＣＭＬロジックゲートはより速く切換ねるということが見出 されている。この発明によるＮＣＭＬゲートはまた、従来の電流モードロジック に比べてより優れたすなわち容量性の負荷を取扱う能力を有している。これは、 ＮＣＭＬゲートの素子が電流ドレインに対するより大きな容量を有しており、こ のため外部の負荷がより速く放出され得るからであると考えられている。

第５図および第６図は、基準ダイオードＱａａを用いるＥＣＣＬゲート２４およ びＮ　ＣＭ　ｌ−ゲート２６の他の実施例を示している。この発明による基準ダ イオードおよび遅い基準トランジスタの使用の間でトレードオフが行なわれてい る。遅いＭｒＰ−トランジスタは、集積回路の設計において要求されるより少な いスペースの長所を有している。基準電源は、もしもトランジスタの利得が低け れば、良好な電流容量を有していなければならない。その代わりに、第５図およ び第６図に示されるように、遅いトランジスタの代わりに遅いダイオードが用い られてもよい。

したがって、上述の発明は、すべての反転ロジック回路においで用いられ、さら に必要なところで従来の非反転ロジック回路と混合されてもよい。それゆえに、 より速い反転出力は、高速回路の設計に利用可能である。

この発明は特定の実施例を参照して説明された。他の実施例も当業者にとって明 白である。たとえば、基準素子を、電荷をストアし従って上述のように時定数を 増大させるコンデンサに取替えてもよい。それゆえに、この発明は、請求の範囲 によって示された事項以外に限定されるものではない。

符表昭ＧＯ−５０２１８２（４） 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　電流源を伴なうコモンノードに結合されたエミッタを各々有する高速入力 トランジスタと、電流源と、電流源基準手段とを備えたディジタル［１シツクゲ ートであって、前記電流源基準手段は、 前記入力トランジスタの遷移時間よりも非常に長い時定数を有し、前記入力トラ ンジスタのより速いターンオフおよびターンオンをさせるために、前記入力トラ ンジスタが過渡的に切換えられるときに前記当モンノードにおける電圧変化を遅 くする手段を含む、ディジタルロジックゲート。 ２、　前記遅くする手段は、ベース電極と、エミッタ電極と、コレクタ電極とを 有するトランジスタであり、かつ前記エミッタ電極は従来のコレクタ電極であり かつ前記コレクタ電極は従来のエミッタ電極である、請求の範囲第１項記載の装 置。 ３、　前記エミッタ電極は前記コモンノードに結合されかつ前記コレクタ電極は 電圧源接続に結合される、請求の範囲第２項記載の装置。 ４、　前記半導体手段は、基準電圧と前記ノードとの間に結合されたダイオード である、請求の範囲第１項記載の装置。 ５、　前記入力トランジスタは共通出力ノードに接続され、前記共通出力ノード はエミッタフォロア出力回路に結合されてエミッタ結合型ロジックゲートを特徴 する請求の範囲第１項ないし第４項のいずれかに記載の装置。