JPH04345062A - 信号伝播高速化回路 - Google Patents
信号伝播高速化回路Info
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- JPH04345062A JPH04345062A JP3117397A JP11739791A JPH04345062A JP H04345062 A JPH04345062 A JP H04345062A JP 3117397 A JP3117397 A JP 3117397A JP 11739791 A JP11739791 A JP 11739791A JP H04345062 A JPH04345062 A JP H04345062A
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- transistor
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- 238000010586 diagram Methods 0.000 description 15
- 230000007704 transition Effects 0.000 description 10
- 230000000644 propagated effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、比較的長い信号配線上
での信号伝播を高速化する信号伝播高速化回路に関する
。
での信号伝播を高速化する信号伝播高速化回路に関する
。
【０００２】
【従来の技術】半導体集積回路の大規模化、大チップ化
の進展により、チップ上の素子間配線長が長くなり、配
線抵抗及び配線容量が増大している。これは、信号伝播
時間を長くし、動作の高速化を阻害する要因となる。
の進展により、チップ上の素子間配線長が長くなり、配
線抵抗及び配線容量が増大している。これは、信号伝播
時間を長くし、動作の高速化を阻害する要因となる。
【０００３】そこで、従来では図５に示す如く、例えば
ＣＭＯＳインバータからなる出力バッファ回路１０と任
意のデジタル回路２０との間が比較的長い信号配線１５
で接続されている場合、信号配線１５のデジタル回路２
０側の部分に信号伝播高速化回路３０を接続していた。 図中、Ｒは配線抵抗であり、Ｃ１、Ｃ２は配線容量であ
る。
ＣＭＯＳインバータからなる出力バッファ回路１０と任
意のデジタル回路２０との間が比較的長い信号配線１５
で接続されている場合、信号配線１５のデジタル回路２
０側の部分に信号伝播高速化回路３０を接続していた。 図中、Ｒは配線抵抗であり、Ｃ１、Ｃ２は配線容量であ
る。
【０００４】この信号伝播高速化回路３０は、ＣＭＯＳ
インバータ３１の出力端をＣＭＯＳインバータ３２の入
力端に接続し、ＣＭＯＳインバータ３２の出力端をＣＭ
ＯＳインバータ３１の入力端に接続して構成されており
、ＣＭＯＳインバータ３１の入力端に信号配線１５が接
続される。
インバータ３１の出力端をＣＭＯＳインバータ３２の入
力端に接続し、ＣＭＯＳインバータ３２の出力端をＣＭ
ＯＳインバータ３１の入力端に接続して構成されており
、ＣＭＯＳインバータ３１の入力端に信号配線１５が接
続される。
【０００５】上記構成において、出力バッファ回路１０
の入力端電圧ＶＩが高レベルのとき、その出力端電圧Ｖ
Ａは低レベル、ＣＭＯＳインバータ３２の入力端は高レ
ベルとなっている。この状態から、図５（Ｂ）に示す如
く、電圧ＶＩが低レベルに遷移すると、配線抵抗Ｒ、配
線容量Ｃ１及びＣ２により電圧ＶＡは緩やかに立ち上が
る。電圧ＶＢは最初、電圧ＶＡよりも更に緩やかに立ち
上がる。しかし、電圧ＶＢがＶＣＣ／２まで上昇すると
、ＣＭＯＳインバータ３１の出力が低レベルに遷移し、
ＣＭＯＳインバータ３２の出力が高レベルに遷移して、
信号配線１５が終端側からも充電されるので、電圧ＶＢ
の立ち上がりが急になる。図５（Ｂ）中、電圧ＶＣ は
、ＣＭＯＳインバータ３１の出力電圧であり、点線で示
す電圧ＶＢ０は、信号伝播高速化回路３０を用いなかっ
た場合の電圧ＶＢである。
の入力端電圧ＶＩが高レベルのとき、その出力端電圧Ｖ
Ａは低レベル、ＣＭＯＳインバータ３２の入力端は高レ
ベルとなっている。この状態から、図５（Ｂ）に示す如
く、電圧ＶＩが低レベルに遷移すると、配線抵抗Ｒ、配
線容量Ｃ１及びＣ２により電圧ＶＡは緩やかに立ち上が
る。電圧ＶＢは最初、電圧ＶＡよりも更に緩やかに立ち
上がる。しかし、電圧ＶＢがＶＣＣ／２まで上昇すると
、ＣＭＯＳインバータ３１の出力が低レベルに遷移し、
ＣＭＯＳインバータ３２の出力が高レベルに遷移して、
信号配線１５が終端側からも充電されるので、電圧ＶＢ
の立ち上がりが急になる。図５（Ｂ）中、電圧ＶＣ は
、ＣＭＯＳインバータ３１の出力電圧であり、点線で示
す電圧ＶＢ０は、信号伝播高速化回路３０を用いなかっ
た場合の電圧ＶＢである。
【０００６】
【発明が解決しようとする課題】しかしながら、電圧Ｖ
Ｂが電源電圧の半分ＶＣＣ／２まで上昇しないと、信号
配線１５に対する信号伝播高速化回路３０が機能しない
。 また、電圧ＶＢがＶＣＣ／２になる迄には、ＣＭＯＳイ
ンバータ３２のｎＭＯＳトランジスタ３２１がオン状態
になっているので、信号配線１５に蓄えられた電荷がｎ
ＭＯＳトランジスタ３２１を通って接地側に流れ、信号
伝播高速化回路３０を用いない場合よりも電圧ＶＢの立
ち上がりが緩やかになる。電圧ＶＩが低レベルから高レ
ベルに遷移する場合も前記同様の問題が生ずる。
Ｂが電源電圧の半分ＶＣＣ／２まで上昇しないと、信号
配線１５に対する信号伝播高速化回路３０が機能しない
。 また、電圧ＶＢがＶＣＣ／２になる迄には、ＣＭＯＳイ
ンバータ３２のｎＭＯＳトランジスタ３２１がオン状態
になっているので、信号配線１５に蓄えられた電荷がｎ
ＭＯＳトランジスタ３２１を通って接地側に流れ、信号
伝播高速化回路３０を用いない場合よりも電圧ＶＢの立
ち上がりが緩やかになる。電圧ＶＩが低レベルから高レ
ベルに遷移する場合も前記同様の問題が生ずる。
【０００７】本発明の目的は、このような問題点に鑑み
、比較的長い信号配線上での信号伝播をより高速化させ
ることができる信号伝播高速化回路を提供することにあ
る。
、比較的長い信号配線上での信号伝播をより高速化させ
ることができる信号伝播高速化回路を提供することにあ
る。
【０００８】
【課題を解決するための手段及びその作用】図１は、本
発明に係る信号伝播高速化回路の原理構成図である。こ
の信号伝播高速化回路は、信号配線１の一端から他端へ
の信号伝播を高速化するものである。
発明に係る信号伝播高速化回路の原理構成図である。こ
の信号伝播高速化回路は、信号配線１の一端から他端へ
の信号伝播を高速化するものである。
【０００９】第１発明の信号伝播高速化回路では、ゲー
トが信号配線１に接続され、一端が低電圧源供給線ＶＳ
Ｓに接続されたエンハンスメント型ＭＯＳトランジスタ
２Ａと、信号配線１と高電圧源供給線ＶＣＣとの間を導
通／遮断するスイッチ手段３Ａと、エンハンスメント型
ＭＯＳトランジスタ２Ａの他端と高電圧源供給線ＶＣＣ
との間に接続され、リセット信号ＶＲ１に応答してスイ
ッチ手段３Ａをオフ状態にし、エンハンスメント型ＭＯ
Ｓトランジスタ２Ａがオン状態になったときにスイッチ
手段３Ａをオン状態にするスイッチ制御手段４Ａとを備
えている。
トが信号配線１に接続され、一端が低電圧源供給線ＶＳ
Ｓに接続されたエンハンスメント型ＭＯＳトランジスタ
２Ａと、信号配線１と高電圧源供給線ＶＣＣとの間を導
通／遮断するスイッチ手段３Ａと、エンハンスメント型
ＭＯＳトランジスタ２Ａの他端と高電圧源供給線ＶＣＣ
との間に接続され、リセット信号ＶＲ１に応答してスイ
ッチ手段３Ａをオフ状態にし、エンハンスメント型ＭＯ
Ｓトランジスタ２Ａがオン状態になったときにスイッチ
手段３Ａをオン状態にするスイッチ制御手段４Ａとを備
えている。
【００１０】上記構成において、最初、信号配線１は低
レベルであるとする。このとき、エンハンスメント型Ｍ
ＯＳトランジスタ２Ａはオフ状態になっている。リセッ
ト信号ＶＲ１により、スイッチ手段３Ａを予めオフ状態
にしておく。
レベルであるとする。このとき、エンハンスメント型Ｍ
ＯＳトランジスタ２Ａはオフ状態になっている。リセッ
ト信号ＶＲ１により、スイッチ手段３Ａを予めオフ状態
にしておく。
【００１１】図２（Ｂ）に示す如く、この状態で信号配
線１の始端電圧ＶＡを高レベルに遷移させる。信号配線
１の終端電圧ＶＢがエンハンスメント型ＭＯＳトランジ
スタ２Ａのしきい電圧ＶＴｎより高くなると、エンハン
スメント型ＭＯＳトランジスタ２Ａがオン状態になり、
スイッチ制御手段４Ａによりスイッチ手段３Ａがオン状
態になる。これにより、高電圧源供給線ＶＣＣからスイ
ッチ手段３Ａを通って信号配線１が充電され、信号配線
１の立ち上がりが急になる。
線１の始端電圧ＶＡを高レベルに遷移させる。信号配線
１の終端電圧ＶＢがエンハンスメント型ＭＯＳトランジ
スタ２Ａのしきい電圧ＶＴｎより高くなると、エンハン
スメント型ＭＯＳトランジスタ２Ａがオン状態になり、
スイッチ制御手段４Ａによりスイッチ手段３Ａがオン状
態になる。これにより、高電圧源供給線ＶＣＣからスイ
ッチ手段３Ａを通って信号配線１が充電され、信号配線
１の立ち上がりが急になる。
【００１２】ＶＢ＜ＶＴｎでは、従来と異なり、信号配
線１が信号伝播高速化回路で放電されることがない。ま
た、エンハンスメント型ＭＯＳトランジスタ２Ａのしき
い電圧ＶＴｎは、チャンネル長により異なるが、通常０
．６〜０．９Ｖ程度であり、ＶＣＣ／２（通常２．５Ｖ
）よりも低い。したがって、信号配線１上で信号が従来
よりも高速に伝播される。
線１が信号伝播高速化回路で放電されることがない。ま
た、エンハンスメント型ＭＯＳトランジスタ２Ａのしき
い電圧ＶＴｎは、チャンネル長により異なるが、通常０
．６〜０．９Ｖ程度であり、ＶＣＣ／２（通常２．５Ｖ
）よりも低い。したがって、信号配線１上で信号が従来
よりも高速に伝播される。
【００１３】この後、リセット信号ＶＲ１によりスイッ
チ手段３Ａをオフ状態にする。
チ手段３Ａをオフ状態にする。
【００１４】リセット信号ＶＲ１を、電圧ＶＡが立ち上
がる前にスイッチ制御手段４Ａに供給する必要があるが
、これは次の２つの方法で行うことができる。
がる前にスイッチ制御手段４Ａに供給する必要があるが
、これは次の２つの方法で行うことができる。
【００１５】■電圧ＶＡが複数の論理ゲートを通して立
ち上げられる場合には、この複数の論理ゲートを通り始
める際にリセット信号ＶＲ１をスイッチ制御手段４Ａに
供給する。
ち上げられる場合には、この複数の論理ゲートを通り始
める際にリセット信号ＶＲ１をスイッチ制御手段４Ａに
供給する。
【００１６】■電圧ＶＢが立ち下がったのを検出して、
リセット信号ＶＲ１をスイッチ制御手段４Ａに供給する
。
リセット信号ＶＲ１をスイッチ制御手段４Ａに供給する
。
【００１７】上記第１発明の一態様（図２）では、スイ
ッチ手段３Ａはデプレッション型ＭＯＳトランジスタで
あり、スイッチ制御手段４ＡはＣＭＯＳインバータであ
り、該ＣＭＯＳインバータの出力端が該デプレッション
型ＭＯＳトランジスタのゲートに接続され、該ＣＭＯＳ
インバータの入力端に上記リセット信号ＶＲ１が供給さ
れる。
ッチ手段３Ａはデプレッション型ＭＯＳトランジスタで
あり、スイッチ制御手段４ＡはＣＭＯＳインバータであ
り、該ＣＭＯＳインバータの出力端が該デプレッション
型ＭＯＳトランジスタのゲートに接続され、該ＣＭＯＳ
インバータの入力端に上記リセット信号ＶＲ１が供給さ
れる。
【００１８】この一態様は、ＭＯＳトランジスタ４個で
構成されるので、構成が簡単である。
構成されるので、構成が簡単である。
【００１９】第２発明の信号伝播高速化回路では、ゲー
トが信号配線１に接続され、一端が高電圧源供給線ＶＣ
Ｃに接続されたデプレッション型ＭＯＳトランジスタ２
Ｂと、信号配線１と低電圧源供給線ＶＳＳとの間を導通
／遮断するスイッチ手段３Ｂと、デプレッション型ＭＯ
Ｓトランジスタ２Ｂの他端と低電圧源供給線ＶＳＳとの
間に接続され、リセット信号ＶＲ２に応答してスイッチ
手段３Ｂをオフ状態にし、デプレッション型ＭＯＳトラ
ンジスタ２Ｂがオン状態になったときにスイッチ手段３
Ｂをオン状態にするスイッチ制御手段４Ｂとを備えてい
る。
トが信号配線１に接続され、一端が高電圧源供給線ＶＣ
Ｃに接続されたデプレッション型ＭＯＳトランジスタ２
Ｂと、信号配線１と低電圧源供給線ＶＳＳとの間を導通
／遮断するスイッチ手段３Ｂと、デプレッション型ＭＯ
Ｓトランジスタ２Ｂの他端と低電圧源供給線ＶＳＳとの
間に接続され、リセット信号ＶＲ２に応答してスイッチ
手段３Ｂをオフ状態にし、デプレッション型ＭＯＳトラ
ンジスタ２Ｂがオン状態になったときにスイッチ手段３
Ｂをオン状態にするスイッチ制御手段４Ｂとを備えてい
る。
【００２０】上記構成において、最初、信号配線１は高
レベルであるとする。このとき、デプレッション型ＭＯ
Ｓトランジスタ２Ｂはオフ状態になっている。リセット
信号ＶＲ２により、スイッチ手段３Ｂを予めオフ状態に
しておく。
レベルであるとする。このとき、デプレッション型ＭＯ
Ｓトランジスタ２Ｂはオフ状態になっている。リセット
信号ＶＲ２により、スイッチ手段３Ｂを予めオフ状態に
しておく。
【００２１】図３（Ｂ）に示す如く、この状態で信号配
線１の始端電圧ＶＡを低レベルに遷移させる。信号配線
１の終端電圧ＶＢがデプレッション型ＭＯＳトランジス
タ２Ｂのしきい電圧ＶＴｐより低くなると、デプレッシ
ョン型ＭＯＳトランジスタ２Ｂがオン状態になり、スイ
ッチ制御手段４Ｂによりスイッチ手段３Ｂがオン状態に
なる。これにより、信号配線１上の電荷がスイッチ手段
３Ｂを通って低電圧源供給線ＶＳＳ側に放電され、信号
配線１の立ち下がりが急になる。
線１の始端電圧ＶＡを低レベルに遷移させる。信号配線
１の終端電圧ＶＢがデプレッション型ＭＯＳトランジス
タ２Ｂのしきい電圧ＶＴｐより低くなると、デプレッシ
ョン型ＭＯＳトランジスタ２Ｂがオン状態になり、スイ
ッチ制御手段４Ｂによりスイッチ手段３Ｂがオン状態に
なる。これにより、信号配線１上の電荷がスイッチ手段
３Ｂを通って低電圧源供給線ＶＳＳ側に放電され、信号
配線１の立ち下がりが急になる。
【００２２】ＶＢ＞ＶＴｐでは、従来と異なり、信号配
線１が信号伝播高速化回路で放電されることがない。ま
た、デプレッション型ＭＯＳトランジスタ２Ｂのしきい
電圧ＶＴｐは、チャンネル長により異なるが、ＶＣＣ＝
５Ｖの場合、通常４．４〜４．１Ｖ程度であり、ＶＣＣ
／２よりも高い。したがって、信号配線１上で信号が従
来よりも高速に伝播される。
線１が信号伝播高速化回路で放電されることがない。ま
た、デプレッション型ＭＯＳトランジスタ２Ｂのしきい
電圧ＶＴｐは、チャンネル長により異なるが、ＶＣＣ＝
５Ｖの場合、通常４．４〜４．１Ｖ程度であり、ＶＣＣ
／２よりも高い。したがって、信号配線１上で信号が従
来よりも高速に伝播される。
【００２３】この後、リセット信号ＶＲ２によりスイッ
チ手段３Ａをオフ状態にする。
チ手段３Ａをオフ状態にする。
【００２４】リセット信号ＶＲ２を、電圧ＶＡが立ち下
がる前にスイッチ制御手段４Ｂに供給する必要があるが
、これは次の２つの方法で行うことができる。
がる前にスイッチ制御手段４Ｂに供給する必要があるが
、これは次の２つの方法で行うことができる。
【００２５】■電圧ＶＡが複数の論理ゲートを通して立
ち上げられる場合には、この複数の論理ゲートを通り始
める際にリセット信号ＶＲ１をスイッチ制御手段４Ｂに
供給する。
ち上げられる場合には、この複数の論理ゲートを通り始
める際にリセット信号ＶＲ１をスイッチ制御手段４Ｂに
供給する。
【００２６】■電圧ＶＢが立ち上がったのを検出して、
リセット信号ＶＲ２をスイッチ制御手段４Ｂに供給する
。
リセット信号ＶＲ２をスイッチ制御手段４Ｂに供給する
。
【００２７】上記第２発明の一態様では、スイッチ手段
３Ｂはエンハンスメント型ＭＯＳトランジスタであり、
スイッチ制御手段４ＢはＣＭＯＳインバータであり、該
ＣＭＯＳインバータの出力端が該エンハンスメント型Ｍ
ＯＳトランジスタのゲートに接続され、該ＣＭＯＳイン
バータの入力端に上記リセット信号ＶＲ２が供給される
。
３Ｂはエンハンスメント型ＭＯＳトランジスタであり、
スイッチ制御手段４ＢはＣＭＯＳインバータであり、該
ＣＭＯＳインバータの出力端が該エンハンスメント型Ｍ
ＯＳトランジスタのゲートに接続され、該ＣＭＯＳイン
バータの入力端に上記リセット信号ＶＲ２が供給される
。
【００２８】この一態様は、ＭＯＳトランジスタ４個で
構成されるので、構成が簡単である。
構成されるので、構成が簡単である。
【００２９】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００３０】（１）第１実施例
図２（Ａ）は第１実施例の信号伝播高速化回路図であり
、図２（Ｂ）はその動作を示す信号波形図である。図５
と同一構成要素には、同一符号を付してその説明を省略
する。
、図２（Ｂ）はその動作を示す信号波形図である。図５
と同一構成要素には、同一符号を付してその説明を省略
する。
【００３１】この信号伝播高速化回路４０Ａは、電圧Ｖ
Ｉが高レベルから低レベルに遷移する場合、すなわち、
信号配線１５の始端電圧ＶＡが低レベルから高レベルに
遷移する場合に、信号配線１５の終端側への信号伝播を
高速化するためのものである。
Ｉが高レベルから低レベルに遷移する場合、すなわち、
信号配線１５の始端電圧ＶＡが低レベルから高レベルに
遷移する場合に、信号配線１５の終端側への信号伝播を
高速化するためのものである。
【００３２】信号伝播高速化回路４０Ａは、終端側電圧
ＶＢがしきい電圧ＶＴｎ以上になったことを検出するｎ
ＭＯＳトランジスタ４１と、信号配線１５と電源供給線
ＶＣＣとの間を導通／遮断させるｐＭＯＳトランジスタ
４２と、電圧ＶＢがしきい電圧ＶＴｎ以上になったこと
をｎＭＯＳトランジスタ４１が検出したときにｐＭＯＳ
トランジスタ４２をオン状態にさせる、ｐＭＯＳトラン
ジスタ４３とｎＭＯＳトランジスタ４４とが直列接続さ
れたＣＭＯＳインバータとからなる。このＣＭＯＳイン
バータの出力端はｐＭＯＳトランジスタ４２のゲートに
接続され、ＣＭＯＳインバータの入力端にはリセット信
号ＶＲ１が供給される。
ＶＢがしきい電圧ＶＴｎ以上になったことを検出するｎ
ＭＯＳトランジスタ４１と、信号配線１５と電源供給線
ＶＣＣとの間を導通／遮断させるｐＭＯＳトランジスタ
４２と、電圧ＶＢがしきい電圧ＶＴｎ以上になったこと
をｎＭＯＳトランジスタ４１が検出したときにｐＭＯＳ
トランジスタ４２をオン状態にさせる、ｐＭＯＳトラン
ジスタ４３とｎＭＯＳトランジスタ４４とが直列接続さ
れたＣＭＯＳインバータとからなる。このＣＭＯＳイン
バータの出力端はｐＭＯＳトランジスタ４２のゲートに
接続され、ＣＭＯＳインバータの入力端にはリセット信
号ＶＲ１が供給される。
【００３３】次に、上記の如く構成された本実施例の動
作を説明する。
作を説明する。
【００３４】初期状態では、リセット信号ＶＲ１が低レ
ベルであり、ｐＭＯＳトランジスタ４３がオン状態、ｎ
ＭＯＳトランジスタ４４がオフ状態となって、ｐＭＯＳ
トランジスタ４２のゲート電圧ＶＧ１が高レベル、ｐＭ
ＯＳトランジスタ４２がオフ状態になっている。
ベルであり、ｐＭＯＳトランジスタ４３がオン状態、ｎ
ＭＯＳトランジスタ４４がオフ状態となって、ｐＭＯＳ
トランジスタ４２のゲート電圧ＶＧ１が高レベル、ｐＭ
ＯＳトランジスタ４２がオフ状態になっている。
【００３５】最初、電圧ＶＩが高レベルになっていると
する。このとき、信号配線１５は低レベルであり、ｎＭ
ＯＳトランジスタ４１はオフ状態になっている。リセッ
ト信号ＶＲ１を高レベルにすると、ｐＭＯＳトランジス
タ４３がオフ状態になり、ｎＭＯＳトランジスタ４４が
オン状態になる。しかし、ｎＭＯＳトランジスタ４１が
オフ状態のままであるので、蓄積電荷によりゲート電圧
ＶＧ１は高レベルに保持され、ｐＭＯＳトランジスタ４
２はオフ状態のままになっている。
する。このとき、信号配線１５は低レベルであり、ｎＭ
ＯＳトランジスタ４１はオフ状態になっている。リセッ
ト信号ＶＲ１を高レベルにすると、ｐＭＯＳトランジス
タ４３がオフ状態になり、ｎＭＯＳトランジスタ４４が
オン状態になる。しかし、ｎＭＯＳトランジスタ４１が
オフ状態のままであるので、蓄積電荷によりゲート電圧
ＶＧ１は高レベルに保持され、ｐＭＯＳトランジスタ４
２はオフ状態のままになっている。
【００３６】図２（Ｂ）に示す如く、この状態で電圧Ｖ
Ｉが低レベルに遷移すると、信号配線１５の始端電圧Ｖ
Ａが立ち上がる。信号配線１５の終端電圧ＶＢがｎＭＯ
Ｓトランジスタ４１のしきい電圧ＶＴｎより高くなると
、ｎＭＯＳトランジスタ４１がオン状態になり、ｐＭＯ
Ｓトランジスタ４２のゲートに蓄えられていた電荷がｎ
ＭＯＳトランジスタ４４、ｎＭＯＳトランジスタ４１を
通って接地側に流れ、ゲート電圧ＶＧ１が低レベルにな
って、ｐＭＯＳトランジスタ４２がオン状態になる。こ
れにより、電源供給線ＶＣＣからｐＭＯＳトランジスタ
４２を通って信号配線１５が充電され、信号配線１５の
立ち上がりが急になる。
Ｉが低レベルに遷移すると、信号配線１５の始端電圧Ｖ
Ａが立ち上がる。信号配線１５の終端電圧ＶＢがｎＭＯ
Ｓトランジスタ４１のしきい電圧ＶＴｎより高くなると
、ｎＭＯＳトランジスタ４１がオン状態になり、ｐＭＯ
Ｓトランジスタ４２のゲートに蓄えられていた電荷がｎ
ＭＯＳトランジスタ４４、ｎＭＯＳトランジスタ４１を
通って接地側に流れ、ゲート電圧ＶＧ１が低レベルにな
って、ｐＭＯＳトランジスタ４２がオン状態になる。こ
れにより、電源供給線ＶＣＣからｐＭＯＳトランジスタ
４２を通って信号配線１５が充電され、信号配線１５の
立ち上がりが急になる。
【００３７】ＶＢ＜ＶＴｎでは、従来と異なり、信号配
線１５が信号伝播高速化回路４０Ａで放電されることが
ない。また、しきい電圧ＶＴｎは、チャンネル長により
異なるが、通常０．６〜０．９Ｖ程度であり、ＶＣＣ／
２＝２．５Ｖよりも低い。したがって、出力バッファ回
路１０から信号配線１５を介しデジタル回路２０へ信号
が従来よりも高速に伝播される。
線１５が信号伝播高速化回路４０Ａで放電されることが
ない。また、しきい電圧ＶＴｎは、チャンネル長により
異なるが、通常０．６〜０．９Ｖ程度であり、ＶＣＣ／
２＝２．５Ｖよりも低い。したがって、出力バッファ回
路１０から信号配線１５を介しデジタル回路２０へ信号
が従来よりも高速に伝播される。
【００３８】この後、リセット信号ＶＲ１が低レベルに
され、ｐＭＯＳトランジスタ４３がオン状態、ｎＭＯＳ
トランジスタ４４がオフ状態となって、ｐＭＯＳトラン
ジスタ４２のゲートが高レベルになり、ｐＭＯＳトラン
ジスタ４２がオフ状態になる。すなわち、上記初期状態
に戻る。
され、ｐＭＯＳトランジスタ４３がオン状態、ｎＭＯＳ
トランジスタ４４がオフ状態となって、ｐＭＯＳトラン
ジスタ４２のゲートが高レベルになり、ｐＭＯＳトラン
ジスタ４２がオフ状態になる。すなわち、上記初期状態
に戻る。
【００３９】リセット信号ＶＲ１は、電圧ＶＩが立ち下
がる前に立ち上げておく必要があるが、これは次の２つ
の方法で行うことができる。
がる前に立ち上げておく必要があるが、これは次の２つ
の方法で行うことができる。
【００４０】■電圧ＶＡが複数の論理ゲートを通して立
ち上げられる場合には、この複数の論理ゲートを通り始
める際にリセット信号ＶＲ１を立ち上げる。
ち上げられる場合には、この複数の論理ゲートを通り始
める際にリセット信号ＶＲ１を立ち上げる。
【００４１】■電圧ＶＢが立ち下がったのを検出して、
リセット信号ＶＲ１を立ち上げる。
リセット信号ＶＲ１を立ち上げる。
【００４２】（２）第２実施例
図３（Ａ）は第２実施例の信号伝播高速化回路図であり
、図３（Ｂ）はその動作を示す信号波形図である。図２
と同一構成要素には、同一符号を付してその説明を省略
する。
、図３（Ｂ）はその動作を示す信号波形図である。図２
と同一構成要素には、同一符号を付してその説明を省略
する。
【００４３】この信号伝播高速化回路４０Ｂは、電圧Ｖ
Ｉが低レベルから高レベルに遷移する場合、すなわち、
信号配線１５の始端電圧ＶＡが高レベルから低レベルに
遷移する場合に、信号配線１５の終端側への信号伝播を
高速化するためのものである。
Ｉが低レベルから高レベルに遷移する場合、すなわち、
信号配線１５の始端電圧ＶＡが高レベルから低レベルに
遷移する場合に、信号配線１５の終端側への信号伝播を
高速化するためのものである。
【００４４】信号伝播高速化回路４０Ｂは、電圧ＶＢが
しきい電圧ＶＴｐ以下になったことを検出するｐＭＯＳ
トランジスタ４５と、信号配線１５と接地線との間を導
通／遮断させるｎＭＯＳトランジスタ４６と、電圧ＶＢ
がしきい電圧ＶＴｐ以下になったことをｐＭＯＳトラン
ジスタ４５が検出したときにｎＭＯＳトランジスタ４６
をオン状態にさせる、ｐＭＯＳトランジスタ４７とｎＭ
ＯＳトランジスタ４８とが直列接続されたＣＭＯＳイン
バータとからなる。このＣＭＯＳインバータの出力端は
ｎＭＯＳトランジスタ４６のゲートに接続され、ＣＭＯ
Ｓインバータの入力端にはリセット信号ＶＲ２が供給さ
れる。
しきい電圧ＶＴｐ以下になったことを検出するｐＭＯＳ
トランジスタ４５と、信号配線１５と接地線との間を導
通／遮断させるｎＭＯＳトランジスタ４６と、電圧ＶＢ
がしきい電圧ＶＴｐ以下になったことをｐＭＯＳトラン
ジスタ４５が検出したときにｎＭＯＳトランジスタ４６
をオン状態にさせる、ｐＭＯＳトランジスタ４７とｎＭ
ＯＳトランジスタ４８とが直列接続されたＣＭＯＳイン
バータとからなる。このＣＭＯＳインバータの出力端は
ｎＭＯＳトランジスタ４６のゲートに接続され、ＣＭＯ
Ｓインバータの入力端にはリセット信号ＶＲ２が供給さ
れる。
【００４５】次に、上記の如く構成された本実施例の動
作を説明する。
作を説明する。
【００４６】初期状態では、リセット信号ＶＲ２が高レ
ベルであり、ｐＭＯＳトランジスタ４７がオフ状態、ｎ
ＭＯＳトランジスタ４８がオン状態となって、ｎＭＯＳ
トランジスタ４６のゲート電圧ＶＧ２が低レベル、ｎＭ
ＯＳトランジスタ４６がオフ状態になっている。
ベルであり、ｐＭＯＳトランジスタ４７がオフ状態、ｎ
ＭＯＳトランジスタ４８がオン状態となって、ｎＭＯＳ
トランジスタ４６のゲート電圧ＶＧ２が低レベル、ｎＭ
ＯＳトランジスタ４６がオフ状態になっている。
【００４７】最初、電圧ＶＩが低レベルになっていると
する。このとき、信号配線１５は高レベルであり、ｐＭ
ＯＳトランジスタ４５はオフ状態になっている。リセッ
ト信号ＶＲ２を低レベルにすると、ｐＭＯＳトランジス
タ４７がオン状態になり、ｎＭＯＳトランジスタ４８が
オフ状態になる。しかし、ｐＭＯＳトランジスタ４５が
オフ状態のままであるので、ゲート電圧ＶＧ２は低レベ
ルに保持され、ｎＭＯＳトランジスタ４６はオフ状態の
ままになっている。
する。このとき、信号配線１５は高レベルであり、ｐＭ
ＯＳトランジスタ４５はオフ状態になっている。リセッ
ト信号ＶＲ２を低レベルにすると、ｐＭＯＳトランジス
タ４７がオン状態になり、ｎＭＯＳトランジスタ４８が
オフ状態になる。しかし、ｐＭＯＳトランジスタ４５が
オフ状態のままであるので、ゲート電圧ＶＧ２は低レベ
ルに保持され、ｎＭＯＳトランジスタ４６はオフ状態の
ままになっている。
【００４８】図３（Ｂ）に示す如く、この状態で電圧Ｖ
Ｉが高レベルに遷移すると、電圧ＶＡが立ち下がる。電
圧ＶＢがｐＭＯＳトランジスタ４５のしきい電圧ＶＴｐ
より低くなると、ｐＭＯＳトランジスタ４５がオン状態
になり、電源供給線ＶＣＣからｐＭＯＳトランジスタ４
５、４７を通ってｎＭＯＳトランジスタ４６のゲートが
充電され、そのゲート電圧ＶＧ２が高レベルになってｎ
ＭＯＳトランジスタ４６がオン状態になる。これにより
、信号配線１５上の電荷がｎＭＯＳトランジスタ４６を
通って接地線に放電され、信号配線１５の立ち下がりが
急になる。
Ｉが高レベルに遷移すると、電圧ＶＡが立ち下がる。電
圧ＶＢがｐＭＯＳトランジスタ４５のしきい電圧ＶＴｐ
より低くなると、ｐＭＯＳトランジスタ４５がオン状態
になり、電源供給線ＶＣＣからｐＭＯＳトランジスタ４
５、４７を通ってｎＭＯＳトランジスタ４６のゲートが
充電され、そのゲート電圧ＶＧ２が高レベルになってｎ
ＭＯＳトランジスタ４６がオン状態になる。これにより
、信号配線１５上の電荷がｎＭＯＳトランジスタ４６を
通って接地線に放電され、信号配線１５の立ち下がりが
急になる。
【００４９】ＶＢ＞ＶＴｐでは、従来と異なり、信号配
線１５が信号伝播高速化回路４０Ｂで充電されることが
ない。また、しきい電圧ＶＴｐは、チャンネル長により
異なるが、ＶＣＣ＝５Ｖの場合、通常４．４〜４．１Ｖ
程度であり、ＶＣＣ／２＝２．５Ｖよりも高い。したが
って、出力バッファ回路１０から信号配線１５を介しデ
ジタル回路２０へ信号が従来よりも高速に伝播される。
線１５が信号伝播高速化回路４０Ｂで充電されることが
ない。また、しきい電圧ＶＴｐは、チャンネル長により
異なるが、ＶＣＣ＝５Ｖの場合、通常４．４〜４．１Ｖ
程度であり、ＶＣＣ／２＝２．５Ｖよりも高い。したが
って、出力バッファ回路１０から信号配線１５を介しデ
ジタル回路２０へ信号が従来よりも高速に伝播される。
【００５０】この後、リセット信号ＶＲ２が高レベルに
され、ｐＭＯＳトランジスタ４７がオフ状態、ｎＭＯＳ
トランジスタ４８がオン状態となってｎＭＯＳトランジ
スタ４６のゲート電圧ＶＧ２が低レベルになり、ｎＭＯ
Ｓトランジスタ４６がオフ状態になる。すなわち、上記
初期状態に戻る。
され、ｐＭＯＳトランジスタ４７がオフ状態、ｎＭＯＳ
トランジスタ４８がオン状態となってｎＭＯＳトランジ
スタ４６のゲート電圧ＶＧ２が低レベルになり、ｎＭＯ
Ｓトランジスタ４６がオフ状態になる。すなわち、上記
初期状態に戻る。
【００５１】リセット信号ＶＲ２は、電圧ＶＩが立ち上
がる前に立ち下げておく必要があるが、これは上記第１
実施例と同様に、次の２つの方法で行うことができる。
がる前に立ち下げておく必要があるが、これは上記第１
実施例と同様に、次の２つの方法で行うことができる。
【００５２】■電圧ＶＡが複数の論理ゲートを通して立
ち上げられる場合には、この複数の論理ゲートを通り始
める際にリセット信号ＶＲ２を立ち下げる。
ち上げられる場合には、この複数の論理ゲートを通り始
める際にリセット信号ＶＲ２を立ち下げる。
【００５３】■電圧ＶＢが立ち上がったのを検出して、
リセット信号ＶＲ２を立ち下げる。
リセット信号ＶＲ２を立ち下げる。
【００５４】（３）第３実施例
図４は、第３実施例の信号伝播高速化回路図である。図
２及び図３と同一構成要素には、同一符号を付してその
説明を省略する。
２及び図３と同一構成要素には、同一符号を付してその
説明を省略する。
【００５５】この信号伝播高速化回路４０は、図２に示
す信号伝播高速化回路４０Ａと、図３に示す信号伝播高
速化回路４０Ｂとからなり、ｎＭＯＳトランジスタ４１
のゲートとｐＭＯＳトランジスタ４５のゲートとを、信
号配線１５のデジタル回路２０側の部分に接続している
。
す信号伝播高速化回路４０Ａと、図３に示す信号伝播高
速化回路４０Ｂとからなり、ｎＭＯＳトランジスタ４１
のゲートとｐＭＯＳトランジスタ４５のゲートとを、信
号配線１５のデジタル回路２０側の部分に接続している
。
【００５６】この信号伝播高速化回路４０によれば、電
圧ＶＢが立ち上がるときには信号伝播高速化回路４０Ａ
が機能し、電圧ＶＢが立ち下がるときには信号伝播高速
化回路４０Ｂが機能して、いずれの場合も、出力バッフ
ァ回路１０から信号配線１５を介しデジタル回路２０へ
信号が高速に伝播される。また、電圧ＶＢが立ち上がる
際には、ｎＭＯＳトランジスタ４６はオフ状態であり、
電圧ＶＢが立ち下がる際には、ｐＭＯＳトランジスタ４
２はオフ状態であり、信号伝播高速化回路４０Ａと信号
伝播高速化回路４０Ｂとが互いに相手側の正帰還動作を
妨げることはない。
圧ＶＢが立ち上がるときには信号伝播高速化回路４０Ａ
が機能し、電圧ＶＢが立ち下がるときには信号伝播高速
化回路４０Ｂが機能して、いずれの場合も、出力バッフ
ァ回路１０から信号配線１５を介しデジタル回路２０へ
信号が高速に伝播される。また、電圧ＶＢが立ち上がる
際には、ｎＭＯＳトランジスタ４６はオフ状態であり、
電圧ＶＢが立ち下がる際には、ｐＭＯＳトランジスタ４
２はオフ状態であり、信号伝播高速化回路４０Ａと信号
伝播高速化回路４０Ｂとが互いに相手側の正帰還動作を
妨げることはない。
【００５７】
【発明の効果】以上説明した如く、第１発明に係る信号
伝播高速化回路では、信号配線の電圧立ち上がりの際、
エンハンスメント型ＭＯＳトランジスタのしきい電圧以
上になると信号伝播高速化回路が機能し、かつ、信号配
線が信号伝播高速化回路で放電されることがないので、
信号配線上で信号が従来よりも高速に伝播されるという
優れた効果を奏する。
伝播高速化回路では、信号配線の電圧立ち上がりの際、
エンハンスメント型ＭＯＳトランジスタのしきい電圧以
上になると信号伝播高速化回路が機能し、かつ、信号配
線が信号伝播高速化回路で放電されることがないので、
信号配線上で信号が従来よりも高速に伝播されるという
優れた効果を奏する。
【００５８】第２発明に係る信号伝播高速化回路では、
信号配線の電圧立ち下がりの際、デプレッション型ＭＯ
Ｓトランジスタのしきい電圧以下になると信号伝播高速
化回路が機能し、かつ、信号配線が信号伝播高速化回路
で充電されることがないので、信号配線上で信号が従来
よりも高速に伝播されるという効果を奏する。
信号配線の電圧立ち下がりの際、デプレッション型ＭＯ
Ｓトランジスタのしきい電圧以下になると信号伝播高速
化回路が機能し、かつ、信号配線が信号伝播高速化回路
で充電されることがないので、信号配線上で信号が従来
よりも高速に伝播されるという効果を奏する。
【００５９】また、第１及び第２の発明の上記一態様で
は、いずれもＭＯＳトランジスタ４個で構成されるので
、構成が簡単であるという効果を奏する。
は、いずれもＭＯＳトランジスタ４個で構成されるので
、構成が簡単であるという効果を奏する。
【００６０】本発明は、以上のような効果により、半導
体集積回路の動作高速化に寄与するところが大きい。
体集積回路の動作高速化に寄与するところが大きい。
【図１】本発明に係る信号伝播高速化回路の原理構成図
である。
である。
【図２】本発明の第１実施例に係り、（Ａ）は信号伝播
高速化回路図、（Ｂ）はこの回路の動作説明に供する波
形図である。
高速化回路図、（Ｂ）はこの回路の動作説明に供する波
形図である。
【図３】本発明の第２実施例に係り、（Ａ）は信号伝播
高速化回路図、（Ｂ）はこの回路の動作説明に供する波
形図である。
高速化回路図、（Ｂ）はこの回路の動作説明に供する波
形図である。
【図４】本発明の第３実施例に係り、（Ａ）は信号伝播
高速化回路図、（Ｂ）はこの回路の動作説明に供する波
形図である。
高速化回路図、（Ｂ）はこの回路の動作説明に供する波
形図である。
【図５】従来例に係り、（Ａ）は信号伝播高速化回路図
、（Ｂ）はこの回路の動作説明に供する波形図である。
、（Ｂ）はこの回路の動作説明に供する波形図である。
１０ 出力バッファ回路
１５ 配線
２０ デジタル回路
３０、４０Ａ、４０Ｂ、４０ 信号伝播高速化回路３
１、３２ ＣＭＯＳインバータ ３２１、４１、４４、４６、４８ ｎＭＯＳトランジ
スタ ４２、４３、４５、４７ ｐＭＯＳトランジスタＲ
配線抵抗 Ｃ１、Ｃ２ 配線容量 ＶＲ１、ＶＲ２ リセット信号
１、３２ ＣＭＯＳインバータ ３２１、４１、４４、４６、４８ ｎＭＯＳトランジ
スタ ４２、４３、４５、４７ ｐＭＯＳトランジスタＲ
配線抵抗 Ｃ１、Ｃ２ 配線容量 ＶＲ１、ＶＲ２ リセット信号
Claims (4)
- 【請求項１】 信号配線（１）の一端から他端への信
号伝播を高速化する信号伝播高速化回路において、ゲー
トが該信号配線に接続され、一端が低電圧源供給線（Ｖ
ＳＳ）に接続されたエンハンスメント型ＭＯＳトランジ
スタ（２Ａ）と、該信号配線と高電圧源供給線（ＶＣＣ
）との間を導通／遮断するスイッチ手段（３Ａ）と、該
エンハンスメント型ＭＯＳトランジスタの他端と高電圧
源供給線との間に接続され、リセット信号（ＶＲ１）に
応答して該スイッチ手段をオフ状態にし、該エンハンス
メント型ＭＯＳトランジスタがオン状態になったときに
該スイッチ手段をオン状態にするスイッチ制御手段（４
Ａ）と、を有することを特徴とする信号伝播高速化回路
。 - 【請求項２】 前記スイッチ手段（３Ａ）はデプレッ
ション型ＭＯＳトランジスタ（２Ｂ）であり、前記スイ
ッチ制御手段（４Ａ）はＣＭＯＳインバータであり、該
ＣＭＯＳインバータの出力端が該デプレッション型ＭＯ
Ｓトランジスタのゲートに接続され、該ＣＭＯＳインバ
ータの入力端に前記リセット信号（ＶＲ１）が供給され
ることを特徴とする請求項１記載の回路。 - 【請求項３】 信号配線（１）の一端から他端への信
号伝播を高速化する信号伝播高速化回路において、ゲー
トが該信号配線に接続され、一端が高電圧源供給線（Ｖ
ＣＣ）に接続されたデプレッション型ＭＯＳトランジス
タ（２Ｂ）と、該信号配線と低電圧源供給線（ＶＳＳ）
との間を導通／遮断するスイッチ手段（３Ｂ）と、該デ
プレッション型ＭＯＳトランジスタの他端と低電圧源供
給線との間に接続され、リセット信号（ＶＲ２）に応答
して該スイッチ手段をオフ状態にし、該デプレッション
型ＭＯＳトランジスタがオン状態になったときに該スイ
ッチ手段をオン状態にするスイッチ制御手段（４Ｂ）と
、を有することを特徴とする信号伝播高速化回路。 - 【請求項４】 前記スイッチ手段（３Ｂ）はエンハン
スメント型ＭＯＳトランジスタ（２Ａ）であり、前記ス
イッチ制御手段（４Ｂ）はＣＭＯＳインバータであり、
該ＣＭＯＳインバータの出力端が該エンハンスメント型
ＭＯＳトランジスタのゲートに接続され、該ＣＭＯＳイ
ンバータの入力端に前記リセット信号（ＶＲ２）が供給
されることを特徴とする請求項３記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117397A JPH04345062A (ja) | 1991-05-22 | 1991-05-22 | 信号伝播高速化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117397A JPH04345062A (ja) | 1991-05-22 | 1991-05-22 | 信号伝播高速化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04345062A true JPH04345062A (ja) | 1992-12-01 |
Family
ID=14710643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117397A Withdrawn JPH04345062A (ja) | 1991-05-22 | 1991-05-22 | 信号伝播高速化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04345062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1035653A2 (en) * | 1999-03-09 | 2000-09-13 | Fujitsu Limited | Method and apparatus for high speed on-chip signal propagation |
-
1991
- 1991-05-22 JP JP3117397A patent/JPH04345062A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1035653A2 (en) * | 1999-03-09 | 2000-09-13 | Fujitsu Limited | Method and apparatus for high speed on-chip signal propagation |
| EP1035653A3 (en) * | 1999-03-09 | 2001-02-07 | Fujitsu Limited | Method and apparatus for high speed on-chip signal propagation |
| US6249147B1 (en) | 1999-03-09 | 2001-06-19 | Fujitsu, Ltd. | Method and apparatus for high speed on-chip signal propagation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |