JP2909382B2 - 集積回路 - Google Patents
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Description
するもので、特にECL(emitter coupledlogic :エ
ミッタ結合論理)回路に使用されるものである。
ポーラ集積回路ファミリーに関するものであるが、時に
はディジタルへの応用にも使用される。ECL回路は伝
播遅延時間が、典型的には1nsと短いという特徴を有
する。ECL回路のスイッチング速度はこの回路中の能
動素子をその飽和領域外に維持し、論理レベル間のスイ
ッチングに関連した電圧レベルの変化の大きさを制限す
ることにより達成される。電圧変化を小さい範囲に保つ
ことにより、負荷容量や寄生容量に関連した遅延が減少
する。ECL回路の簡潔な説明はHaznedar著
「ディジタルマイクロエレクトロニクス」266−9
1,1991年に見出される。
/NORゲートを示す回路図が図1に示される。このE
CL回路は(1)電流スイッチを含む差動論理段と、
(2)バッファ出力としての出力エミッタフォロワ段の
2段で構成される。
れた3つのNPNトランジスタQ1-1 、Q1-2 、Q1-3
よりなっている。これらが差動論理段の一方側の枝をな
している。それらの入力トランジスタのベースにはそれ
ぞれINA 、INB 、INCの入力信号が与えられる。
コレクタ共通接続点は負荷抵抗R1 を介して接地され、
エミッタ共通接続点には定電流源Icsが接続されてい
る。また、他方側の枝にはベースに基準電位VBB1 が与
えられるNPNトランジスタQ2 が設けられる。トラン
ジスタQ2 のコレクタ側は負荷抵抗R2 を介して接地さ
れ、エミッタ側は定電流源Icsに接続されている。この
ように、差動論理段の両側のトランジスタのエミッタは
接続されている。
A 、INB 、INC のうちの1つ以上が基準電位VBB1
より高くなると、関連する入力トランジスタはオンとな
り、負荷抵抗を差動論理段の左側の枝の負荷抵抗定R1
を電流が流れ始める。差動論理段の左側の枝の負荷抵抗
定R1 を電流が流れ始めるにしたがって、エミッタ共通
接続点の電圧はトランジスタQ2 がオフとなるまで上昇
する。この状態では、右側の枝の負荷抵抗R2 には電流
が流れない。左側の枝の少なくとも1つのトランジスタ
がオンとなり、トランジスタQ2 がオフとなるので、左
側の枝のコレクタの電位は“L”に、トランジスタQ2
のコレクタ電圧は“H”レベルまで上昇する。
ワ回路が差動論理段の2つの各枝に対して出力段として
接続されている。エミッタフォロワNPN接合のベース
は負荷回路(R1 またはR2 )とトランジスタのコレク
タ間の接続点に接続されている。
が流れるとき、エミッタフォロワ段の右側の出力Zは
“H”レベルに設定され、エミッタフォロワ段の左側の
出力/Zは“L”レベルに設定される。一方、3つの入
力の全てがVBB1 より低くなると、ICSは右側の枝に流
れ、出力Zは“L”レベルとなり、左側の枝の出力/Z
は“H”となる。こうして論理出力Zは3つの入力のO
RであるZ=A+B+Cとして得られる。
フとなり右側の枝の電圧が“L”レベルから“H”レベ
ルに増加するとき、出力Zはこれがエミッタフォロワト
ランジスタQ4 により駆動されるために、高速に切り替
わる。これに対し、トランジスタQ2 がオンとなり右側
のエミッタフォロワの出力電圧Zが“H”レベルから
“L”レベルに減少するときには、スイッチング動作は
遅いか高速スイッチングに対して電力を過剰に消費す
る。
最適点を維持しつつ高速動作を達成することは、従来の
ECL回路では困難であり、回路の最適化は高速と低い
消費電力間のトレード・オフを生ずる。これは、これ
は、等価抵抗RE (図示せず)を通って定電流源から流
れる電流IEFにより出力負荷が放電されるためである。
エミッタフォロワ段の出力Zを“H”レベルから“L”
レベルに高速に変化させるためには、大きな電流I
EF(或いは小さな抵抗RE )が必要になり、消費電力は
増大する。この電力は定常状態動作でも消費される。す
なわち、ECLゲートの出力が変化しないときにも定常
的に流れるので、大きな電力の損失になる。この電力の
損失を小さくするには、電流IEFを小さくするか、抵抗
RE を大きくしなければならない。しかしながら、この
ようにして電流を減少させると、スイッチング時間が許
容できないレベルまで増加してしまう。
類似する構成を有する図2に示すECL回路の出力がI
EF=235μAに設定した条件のもとに異なる出力負荷
(CL =0.04pF、0.5pF、1.0pF)を駆
動したときのシミュレーション結果を示す。図3は
“H”状態から“L”状態に変化するのに必要な時間は
負荷容量0.5pFでも比較的長いことを示している。
比較すると、Z出力が“L”レベルから“H”レベルに
切り替わるのに必要な時間は負荷抵抗の増加に比べて、
はるかに遅く増加する。この回路が電力消費において不
利であることは図3のシミュレーションに示されてお
り、図2のECL回路により必要とされる一定のプルダ
ウン電流IEFを示している。
るのに必要な時間はtpLHに比べて、“H”レベルか
ら“L”レベルに切り替わるのに必要な時間tpHLは
著しく遅いという事実はこの形式のECL回路を用いた
LSI回路の総合的性能を損なう。遅く、かつ非対称な
スイッチング時間は、信号のスキュー(ずれ)や、競合
関係にある信号のレベル変化の順位が逆転するレーシン
グによる回路の誤動作の原因ともなり得る。また、大き
な消費電力による発熱はLSIの信頼性を損う。
“H”レベルへの切り替わりと“H”レベルから“L”
レベルへの切り替わりがほぼ等しい対称性を有し、高速
動作が可能でかつECL回路の応用に適した低電力消費
の集積回路を提供することを目的とする。
は、それぞれエミッタ、ベース、コレクタを有する第1
及び第2のトランジスタであって、第1のトランジスタ
のエミッタと第2のトランジスタのエミッタが接続さ
れ、前記第1のトランジスタのベースが第1のノードを
なし、前記第2のトランジスタのベースが第2のノード
をなしており、エミッタ、ベース、コレクタを有し、ベ
ースが前記第1のトランジスタのコレクタに接続され、
エミッタが第3のノード電位を有する第3のノードをな
す第3のトランジスタと、前記第2のトランジスタのコ
レクタと前記第3のトランジスタのエミッタに接続され
た第1の抵抗性素子と、エミッタ、ベース、コレクタを
有し、コレクタが前記第3のトランジスタのエミッタに
接続され、ベースが前記第2のトランジスタのコレクタ
に接続された第4のトランジスタと、前記第3のトラン
ジスタのコレクタに接続された第1の基準電位と、前記
第1のトランジスタのコレクタおよび前記第1の基準電
位に接続された第2の抵抗性素子と、前記第4のトラン
ジスタのエミッタに接続され、前記第3のノード電位が
第1のレベルから第2のレベルに変化するのに必要な時
間が、前記第3のノードが前記第2のレベルから前記第
1のレベルに変化するのに必要な時間とほぼ同じである
ように制御された定電圧信号を発生する定電圧源と、を
備えた集積回路が提供される。
る基準電位発生回路と、第1および第2の入力端子を備
え、前記第2の基準電圧が前記第1の入力端子に与えら
れ、前記定電圧が前記第2の入力端子に与えられ、前記
第2の基準電圧および前記定電圧信号に応答して補正信
号を発生する演算増幅器と、前記演算増幅器に接続さ
れ、前記演算増幅器からの補正信号が与えられ、この補
正信号に応答して定電圧を調整する定電圧信号調整回路
とをさらに備えると良い。
され、環境温度の変化によるトランジスタ特性の変化を
補償する補償回路をさらに備えると良い。
なくとも2つの出力状態を有する出力枝を備えた第1の
差動論理回路と、前記第1の差動論理回路の出力枝に能
動回路素子を介して接続され、前記出力枝が第1の出力
状態から第2の出力状態に切り替わるのに必要な時間と
前記第2の出力状態から第1の出力状態に切り替わるの
に必要な時間がほぼ等しくなるように定電圧信号を前記
差動論理回路の出力枝に供給する定電圧源とを備えたこ
とを特徴とする回路が提供される。
ミッタ、ベース、コレクタを有する第1及び第2のトラ
ンジスタであって、第1のトランジスタのエミッタと第
2のトランジスタのエミッタが接続され、前記第1およ
び第2のトランジスタのベースがそれぞれ第1および第
2の入力端子をなしており、エミッタ、ベース、コレク
タを有し、ベースが前記第1のトランジスタのコレクタ
に接続され、エミッタが出力端子をなす第3のトランジ
スタと、前記第2のトランジスタのコレクタと前記第3
のトランジスタのエミッタに接続された第1の抵抗性素
子と、エミッタ、ベース、コレクタを有し、そのコレク
タが前記第3のトランジスタのエミッタに接続され、ベ
ースが前記第2のトランジスタのコレクタに接続された
第4のトランジスタと、第1の基準電位と、前記第1の
トランジスタのコレクタおよび前記第1の基準電位に接
続された第2の抵抗性素子と、定電圧信号を発生し、前
記第4のトランジスタのエミッタに接続され、前記第3
のトランジスタが導通状態から非導通状態に変化するの
に必要な時間が、前記第4のトランジスタが導通状態か
ら非導通状態に変化するのに必要な時間がほぼ等しくな
るように制御される定電圧源と、を備えた集積回路が提
供される。
ゲートのスイッチング時のみに大きな過渡充放電電流を
流し、スイッチング動作が終了すると小さな定常電流の
み流すので、負荷の大きさに応じて必要なだけ供給する
ことができ、負荷ごとに回路を最適化する必要がなくな
る。
ローに変化する時間をローからハイに変化する時間とほ
ぼ同じ時間にすることができ、消費電力および遅延時間
を改善することができる。
ているので、接続されるAPD回路の数、電源電圧の変
動、環境温度の変化に対しても基準電位は常に正しく設
定され、安定した動作を達成することができる。
ウンECL回路或いはAPD回路と称されるものであ
る。APD回路はスイッチング時には大きな過渡電流を
提供し、静止時には小さな定常電流を消費する出力段を
有することができる。この図4に示された実施例におい
ては、APD回路は差動論理段構成をする2つのNPN
トランジスタQ1 、Q2 よりなっている。NPNトラン
ジスタQ1 のベースに入力信号INが与えられ、抵抗R
1 がこのトランジスタQ1 のコレクタに通常接地電位で
ある基準電圧を結合している。この抵抗R1 とトランジ
スタQ1 のコレクタ間の接続ノードAは充電用バイポー
ラトランジスタQu のベースに接続されている。この充
電用バイポーラトランジスタQu のコレクタは接地さ
れ、エミッタは抵抗R2を介してベースに基準電位V
BB1 が与えられるトランジスタQ2のコレクタと接続さ
れている。トランジスタQu のエミッタと抵抗R2 の接
続ノードは放電用NPNバイポーラトランジスタQD の
コレクタと接続されるとともに出力端子OUTとなって
いる。トランジスタQD のベースは抵抗R2 とトランジ
スタQ2 のコレクタとの接続ノードBに接続され、トラ
ンジスタQD のエミッタには基準電位VREG が与えられ
ている。このVREG はVREG =“L”−VBE(約−2.
3V)である。
じて抵抗R1 およびトランジスタQu のコレクタは図6
に示されるように共通接続されて抵抗を介して接地する
ことができる。差動論理段の定電流源ICSは例えば、図
7のようにベースに所定電位Vcsが供給されて制御され
るバイポーラトランジスタと抵抗の直列接続回路であっ
てもよい。他の実施例では単に定電流源は電位Vcsによ
り制御されるバイポーラトランジスタであっても良い。
または、差動論理段に供給される定電流は図8に示され
るように抵抗RE を介して、あるいは図9に示されるよ
うに、ゲートに電圧Vcsが供給されるMOSトランジス
タを介しても良い。
として、“H”(高い論理レベル)は約−0.8V、
“L”(低い論理レベル)は約−1.5V、VBB1 (第
1の論理しきい値)は約−1.15V、VBB2 (第2の
論理しきい値)は約−1.95V、基準電位VREG は約
−2.3V、NPNバイポーラトランジスタがオンする
ために必要なベース・エミッタ間電圧VBEは約0.8V
を用いる。
“H”、OUT=“L”である初期条件から開始され
る。この状態では電流はトランジスタQ1 を流れる。入
力信号がローレベルに変化(IN=“L”)したとき、
作動論理段は信号OUT=“H”が発生するように変化
する。信号IN=“L”が与えられると、差動論理段の
トランジスタQ1 がOFFし、Q2 がONし、ICSは差
動論理段の右側の枝のトランジスタQ2 を流れる。その
結果、当初ICS×R1=“H”−“L”=0.7Vあっ
た抵抗R1 の両端の電位差は0となり、ノードAの電位
は−0.7Vからほぼ0Vにまで上昇する。ノードAの
電位上昇にともなって充電用トランジスタQu のベース
・エミッタ間電圧は0.8V以上になり、トランジスタ
Qu を大充電電流を流させ、出力信号OUTを“L”か
ら“H”に切り替える。
ードBでの電位はOUTでの電位と同じである。トラン
ジスタQu がオンになった後、このQu 充電電流のうち
のICSに相当する分は抵抗R2およびトランジスタQ2
を通って定電流源に流れる。その結果、ノードBは当初
ICSが流れていなかったのでOUTと同じ“L”であっ
たノードBの電位を“L”−(“H”−“L”)=−
2.2V押し下げ、トランジスタQD をOFFする。一
旦トランジスタQD がオフになると、Qu による電流は
従って大部分が出力OUTにつながる負荷に与えられ、
OUTの電位は急速に上昇する。OUTが“H”レベル
に近づくとQu のベース・エミッタ間電圧は0−“H”
=0.8Vに近づきQu は徐々にOFFする。
と、ノードBの電位は“H”−(“H”−“L”)=
“L”レベルに達し(R1,R2,ICSの値は、R1×
ICS=R2×ICS=“H”−“L”となるように設定さ
れている)、QD のベース・エミッタ間電圧は“L”−
VREG 〜0.8Vとなり、徐々にONしてくる。従って
OUTが“H”レベルになった時点では、Qu およびQ
D はわずかにONし、小さな電流ICOがGND→Qu →
QD →VREG の経路で流れる。
OUT=“H”である初期状態から始まり、出力信号O
UTを“L”に減少させるIN=“H”が入力される動
作を説明する。入力信号IN=“H”に応答して、差動
論理段のトランジスタQ1 はオンとなり、トランジスタ
Q2 はオフとなるので、電流ICSは差動論理段の左側を
流れる。その結果、抵抗R1 の両端の電位差はICS×R
1 =“H”−“L”=0.7V、ノードAの電位は約0
−(“H”−“L”)=−0.7Vとなってトランジス
タQu はオフとなる。トランジスタQ2 がオフすると抵
抗R2 の両端の電位差ICS×R2 =“H”−“L”は放
電用トランジスタQD のベース・エミッタ間電圧が
“L”−VREG =0.8Vより高くなり、トランジスタ
QD が強くオンとなるように、減少する。
に接続された負荷にトランジスタQD を通じてVREG 端
子に向かって流れ、OUT端子での電位を急激に引き下
げる。OUT端子での電位が“L”まで減少すると、ノ
ードBでの電位は“L”となり、トランジスタQD のベ
ース・エミッタ間電圧は“L”−VREG =0.8Vとな
り、トランジスタQD を再び徐々にオフさせる。同時
に、トランジスタQu の電圧は−(“H”−“L”)−
“L”=−“H”=0.8Vとなり、トランジスタQu
は徐々にオンする。したがって、OUT端子が“L”レ
ベルに達した時点では、Qu およびQD はわずかにON
し、小さな電流ICOがGND→Qu →QD→VREG の経
路で流れる。
は、定電流法である。この定電流法の一実施例において
は、図5に示すように、QD のエミッタを並列接続され
た定電流源ICOとキャパシタCとを介して供給電圧VEE
に接続する方法である。この特別の例の場合、電位V
REG の電位は、GND−Qu −QD −VREG を通って流
れる電流がICOとなる電位(典型的には約−2.3V)
に自動的に定まる。過渡的スイッチングに必要な大きな
負荷放電電流は、キャパシタCD を介して供給される。
あるいは、図5中に示されたキャパシタCD はコレクタ
とエミッタを共通接続したトランジスタで置き換えるこ
とができる(図10)。キャパシタCD はこの他にも、
二つの平行して置かれたメタル配線やポリシリコンを電
極とする構造でも容易に実現することができる。
タCD は、複数のAPD回路のVREG に共用するように
してもよい。例えば図11に示されたAPD回路の場合
には、図11はn個のAPD回路101 ー10n に対し
てそれぞれ定電流源を設け、キャパシタCD はこれらの
n個に共用されている。このAPD回路10は図4に示
されたものと同じ構成を有する。このVREG を与える定
電流法は高速スイッチング回路ではキャパシタCD が回
路により駆動される負荷にマッチするように選ばれるこ
とが要求されるという多少の不利益がある。
適化する周辺回路を取り入れることが望ましい。本発明
の好ましい実施例においては、制御された定電圧信号V
REGを発生する周辺回路が統合される。
ctive Pull-Down)回路が多くの回路で実施される。定電
圧APD回路に対しては、スイッチング動作のときのみ
大きな過渡的充電あるいは放電電流が流れるが、過渡的
充電あるいは放電電流は負荷の大きさによって供給され
るので、定電圧APD回路を異なる負荷に対して最適化
させる必要がある。さらに、本発明によれば出力段のス
イッチング時間を出力データにかかわらず一定にできる
ことから、電力消費と遅延時間を著しく改善することが
できる。さらに、適当な基準電圧が供給されることか
ら、APD回路がいくつ接続されているか、供給電圧V
EEにおける変動、温度Tj などに関係なくVREG 値をい
つでも適当に設定することができる。定電圧APD回路
を取り入れた回路はこのように安定な動作を実現するこ
とができる。
回路を複数個有する本発明の第1の実施例を示す回路図
である。ここで、参照番号101 ー10n は大きな回路
内で回路要素として機能するn個の異なるAPD回路を
示している。図12の回路は本発明による定電圧APD
回路を含む。
11は電圧VREG に対する相対レベルを調整するのに用
いられる目標電圧VR を発生する。この目標電圧VR は
演算増幅器12の非反転入力端子に与えられる。この演
算増幅器の反転入力端子には調整させるべき電圧VREG
信号が与えられ、このVREG 信号は演算増幅器12をV
REG 信号が所望の目標電圧VR に等しくなるようにその
ノードDにおける出力を調整するフィードバック入力と
して機能する。
明する。演算増幅器に対する非反転入力が反転入力にお
ける電圧よりも高い、すなわち、即ちVREG <VR であ
る場合、ノードDの電位は上昇する。ノードDはエミッ
タ共通接続された2つのNPNトランジスタQ12、Q13
よりなるカレントミラー回路に入力トランジスタQ11の
ベースを介して接続されている。したがって、演算増幅
器からの出力が増加するに伴って、抵抗R11およびトラ
ンジスタQ12を流れる電流i1 は増加する。
ラー回路を構成するので、これらのトランジスタを流れ
る電流間の比は一定である。したがって、演算増幅器1
2の出力が電流i1 を増加させるとき、電流i2 も比例
して増加する。トランジスタQ13のコレクタ側のノード
Fは抵抗R12、R13、コレクタおよびベースが共通に接
地されたトランジスタQ14を介して接地されている。ノ
ードFはトランジスタQ15のベースにも接続されてい
る。トランジスタQ15のエミッタは電源VEEに、コレク
タは抵抗R12およびR13の接続中点に接続されている。
電流I2 が増加すると、抵抗R12の両端に発生する電圧
は増大する。VREG はトランジスタQ15のベース・エミ
ッタ間電圧と抵抗R12での電圧降下との合計であるの
で、VREG レベルは上昇する。トランジスタQ15のベー
ス・エミッタ間電圧はほぼ一定でVBE=0.8Vである
ので、VREG の変化は抵抗R12の電圧降下における変化
と本質的に等しい。すなわち、δVREG はδI2 ×R12
とほぼ等しい。
ラー回路がVREG を低下させるように作用し、VREG は
VREG =VR となるように調整される。
示すように、図15に示されたAPD回路の実施例と同
様で良い。しかし、図14に示されるような概略等価な
回路を用いることもできる。図15は図12の演算増幅
器12の実施例を示す回路図である。この回路は作動増
幅器がトランジスタQ21、Q22により構成され、反転入
力端子と出力トランジスタQ23のベースとの間には位相
補償用のキャパシタC1 が接続されている。このキャパ
シタC1 は本発明の好適な実施例においては用いられて
いるが、本発明のすべての実施例については不必要な場
合もある。これらおよび後続の図面において、図4およ
び図5に示された回路要素と類似の機能を有する回路要
素については相互の機能的な関係や類似性の理解を容易
にするため、同じ参照番号を用いることとする。
り、演算増幅器によるフィードバック制御によって、基
準電位発生回路11で設定された貫通電流ICOと、V
REG に接続された各APD回路の貫通電流ICO1 〜I
COn がほぼ等しくなるように、VREG の電位が定まるこ
とになる。
れた各APD回路のスイッチング時の放電電流はVREG
から出力トランジスタQ15を介してVEEに流れることに
なる。ここで、VREG 線に大きな寄生抵抗が存在する
と、Q15から遠ざかる程VREGのレベルが下がる。抵抗
性のVREG ラインに対してはAPD回路のスイッチング
中にVREG 電圧を維持することが困難となる。
で、図12の変形例である。図12の回路における出力
トランジスタQ15のベースを延長した配線VREGBを設け
ている。このVREGB配線は、各APD回路においてトラ
ンジスタQ16-1〜Q16-nの各ベースと接続されており、
これらのトランジスタのコレクタが定電圧信号を各AP
D回路に供給する配線VREGCに接続されている。図16
に示された回路では第2の制御された電圧線が負荷の放
電過渡電流の少なくとも一部をトランジスタQ16-1〜Q
16-nを介して分散させる。トランジスタQ16-1〜Q16-n
はトランジスタQ15と同じく、切り替えられるAPD回
路の近傍で放電回路の少なくとも一部を放電させるもの
である。第2の制御された電圧線を追加することによ
り、VREGC線沿いの寄生抵抗によるVREGC電圧の変動を
減少させることができる。したがって、図16に示され
た回路は、VREG 線沿いの寄生抵抗が大きくなる、より
大きなチップで適用したり、スイッチング時の放電電流
が大きくなる、より多くのAPD回路を同時に動作させ
るような場合に使用すると好都合である。
の間にキャパシタを設けてトランジスタQ16-1〜Q16-n
の過渡応答を良くすることができるが、必ずしも常に必
要なわけではない。同様に、VREGCを接地しているキャ
パシタは、位相補償のためのものであるので、常に必要
なものではない。
ゲートにAPD回路を適用した例の一例であるが、以下
の図17〜図19の実施例に示すように、APD回路は
他の多くのECLゲートに適用することができる。
側に3つの並列接続されたトランジスタQ1-1 、
Q1-2 、Q1-3 を有する3入力NORゲートに図4に示
したAPD構成を適用した例である。また、図18に示
す実施例は、差動論理段を2段階構成とした2入力NA
NDゲートに図4に示したAPD構成を適用した例であ
る。さらに、図19は2入力NANDゲートを有する多
入力OR−NAND複合ゲートにAPD回路を用いたも
のである。すなわち、NANDゲートの各段はn個の並
列接続された入力トランジスタQ1-1 〜Q1-n によるO
R回路とm個の並列接続された入力トランジスタQ1-1
〜Q1-m によるOR回路としている。
を得るゲートへの適用について説明したが、本発明では
非反転出力を得るゲートへも適用できる。但しこの場合
は差動論理段の入力信号側のトランジスタが飽和しない
ように、レベルシフト回路を備えることが好ましい。
適用した回路であり、トランジスタQ2 のベースにエミ
ッタが共通接続されたコレクタ接地のn個の並列接続ト
ランジスタQ23-1〜Q23-nが設けられている。
Q2 のコレクタはノードBに接続され、ほぼ“L”レベ
ルに維持される。図20の回路の出力が“L”から
“H”に遷移する時、出力レベルは過渡的に“L”レベ
ルより最大“H”−“L”レベルだけ下がり、2×
“L”−“H”=−2.2Vとなる。一方、トランジス
タQ2のベースが直接入力信号を受け付けて“H”レベ
ルが入力された時、トランジスタQ2 のエミッタにおけ
る電圧は“H”−VBEレベルとなり、Q2 のコレクタ・
エミッタ電圧VCEはVCE=“L”−(“H”−VBE)で
約0.1V(過渡的には2“L”−“H”−(“H”−
VBE)は約−0.6V)となり、Q2 は飽和領域に入る
ことになる。
入らないように、入力信号をレベルシフトすることが望
ましい。レベルシフト回路を用いる場合、Q2 のエミッ
タ電位は、高いレベルの場合でも“H”−2VBEにな
り、VCE=“L”−(“H”−2VBE)=0.9V(過
渡的には2“L”−“H”−(“H”−2VBE)は約
0.2V)となり、Q2 は飽和しない。ここでトランジ
スタQ1 のベースに与えられるべき論理しきい値はV
BB1 ではなく、VBB1 よりVBEだけ低下したVBB2 にな
る。
に用いられるAPD回路の例を示す。図27の場合を除
き、レベルシフト回路を設けることが好ましい。
論理段を有している(Q1 およびQ2 並びにQ24および
Q25)。トランジスタQ2 のベースにはエミッタが共通
接続されたコレクタ接地のn個の並列接続された入力ト
ランジスタQ26-1〜Q26-nよりなるOR回路が設けられ
ており、トランジスタQ25のベースにはエミッタが共通
接続されたコレクタ接地のm個の並列接続トランジスタ
Q27-1〜Q27-nよりなる第2のOR回路がレベルシフト
トランジスタQ37を介して設けられている。したがっ
て、n個のORとm個のORのANDを得る多入力OR
−AND複合ゲートを構成している。
て機能し、非反転出力と反転出力を同時に与えるAPD
回路が示されている。この実施例の回路はエミッタ共通
接続された2つのトランジスタQ28とQ29からなる第1
の差動論理段と、エミッタ共通接続されたトランジスタ
Q30とQ31とからなる第2の差動論理段とを有してい
る。Q29とQ31のベースは共通接続されて入力トランジ
スタQ32のベースに接続されている。2段のトランジス
タQU およびQD は第1の差動論理段ではQ28側に設け
られて反転出力を取り出し、トランジスタQU'およびQ
D'は第2の差動論理段ではQ31側に設けられて非反転出
力を取り出すようになっている。
D回路を示している。図23は、2つの差動論理段をト
ランジスタQuのコレクタと抵抗R1を共通接続した上
で抵抗Rdを介して接地するようにしたものであり、片
差動入力、差動出力の回路を構成する。図24は差動入
力、相補出力を与えるAPD回路の実施例を示す。トラ
ンジスタQ28およびQ30のベースは第1の入力(反転)
トランジスタQ33のエミッタに共通接続され、トランジ
スタQ29およびQ31のベースは第2の入力(非反転)ト
ランジスタQ32のエミッタに共通接続されている。図2
5は、差動入力、差動出力のゲートを与える本発明を適
用した実施例を示すものである。図26および図27は
片差動入力、非反転出力をそれぞれ用いるAPD回路を
示す。
動作を説明する。差動信号は、非反転入力と同様に反転
入力も非反転入力と同じ振幅だけ逆相に変化する。した
がって、差動信号の振幅は片差動信号の半分に減らすこ
とができる。この場合、差動信号の2つの値は“H”レ
ベルと“L”レベルの間で選択することができる。すな
わち、一つは“H”レベルとVBB1 レベルの間のレベル
(=“H”+“L”/2)であり、他方はVBB1 レベル
と“L”レベルの間のレベルである。本発明によるAP
D回路の好ましい実施例においては、後者の値が用いら
れる。その理由は、次のとおりである。もし、前者のレ
ベルを採用すると、VREG レベルを“L”−VBEではな
く、VBB1 −VBEに設定する必要が生じ、差動信号と反
転差動信号の双方が必要な場合、異なる2つのVREG レ
ベルが1つのAPD回路に必要になり、不都合である。
これに対し、後者のVBB1 レベルと“L”レベルの間の
レベルを採用すると、VREG レベルは“L”−VBEで共
通になり好都合である。更に後者のレベルを採用する
と、高いレベルでもVBB1 レベルなので、図27に示す
ように非反転出力を得る回路でも入力信号のレベルシフ
トが不要になる。
用した実施例を示す。この回路では電圧VBB1 がトラン
ジスタQ34のベースに与えられ、トランジスタQ34のエ
ミッタは差動論理段のトランジスタQ1 のベースに接続
されている。定電流源がトランジスタQ34のエミッタに
接続されている。トランジスタQ35は接地されたコレク
タと入力パッド20に接続されたベースを有している。
トランジスタQ2 のベースはトランジスタQ35のベース
および定電流源に接続されている。さらに、このAPD
回路の出力ノードはチップ内部回路への接続点となって
いる。パッドがオープンになったときにもパッド電位が
安定化するように、パッドノードは電源電位にプルダウ
ンされている。ダイオードD1 およびD2 がパッドを電
源電圧と接地に接続し、入力バッファ回路を静電放電か
ら保護している。さらに、コレクタ接地され、ベースに
基準電位VBB1 が印加されるトランジスタQ36のエミッ
タはダイオードD3 を介してトランジスタQ2 のベース
に接続されている。
例を以下に説明する。図29は10KH標準(VEE=−
5.2V、出力レベルの電源電圧補償あり)に基づいた
ECL出力回路、図30は100K標準(VEE=−4.
5V、出力レベルの電源電圧補償及び温度補償あり)に
基づいたECL出力回路は従来知られたバッファ回路で
ある。10KH標準回路の場合には、定電流源に供給さ
れる電圧VCSはVCSとVBE間の電圧差が一定になるよう
に補償される。100K標準回路では、VCSは温度が変
化しても上述のように補償される。図30では差動論理
段をなすトランジスタQ1 とQ2 のコレクタ間に互いに
逆極性に並列接続された2個のダイオードD3 とD4 と
抵抗R10とが直列に接続されたものが接続されている。
ダイオードD3 とD4 と抵抗R10とは図30の回路の出
力レベルを補償するのに用いられる。
出力バッファ回路を示す。図32は本発明により変形さ
れた100K出力バッファ回路を示す。図32に示すよ
うに、100K標準の温度補償を行うには、トランジス
タQ1 のコレクタは抵抗R11とこれに直列に接続された
ダイオードD5 を介して接地され、またトランジスタQ
1 とQ2 のコレクタ間には抵抗R12およびダイオードD
6 およびD7 とが接続される。ここで、望ましくは抵抗
R11=R12=R1 =R2 である。
出力が“H”レベルであるとき、ノードAの電位は0
V、ノードBの電位は“L”=−1.5Vである。
R12、D6、D7 による補償回路が用いられないと、Q
u のVBEの温度係数はVOHに影響を与え、温度の上昇と
ともにVOHも電位が上昇する。ところが、R12、D6 、
D7による補償回路があると、Qu のVBEの温度係数に
応じて補償電流Ix が抵抗R1から補償回路R12、
D6 、D7 を介して流れ、ノードAの電位を押し下げ、
VOHを補償する。
は、ノードAの電位は−0.7V、ノードBの電位は
“L”=−1.5Vになり、R12、D6 、D7 による補
償回路には電流は流れない。一方、D5 およびR12によ
る補償回路がないと、定電流源およびQu のVBEの温度
依存性による温度上昇に従ってVOLは下降する。しか
し、D5 およびR12の補償回路があると、補償電位
Ix ′の上昇は抵抗R1 を通ってノードAに流れる電流
は減少し、ノードAの電位を押し上げ、VOLを補償す
る。
相補出力(あるいは差動出力)の出力バッファ回路を構
成する図30に示された100K標準の補償回路の変形
例を示すものである。図中、温度補償回路は差動論理段
の出力ノード間に接続される。この場合、図32に示し
た補償回路も使用することができるが、単純な温度補償
回路は図30に示される。2つのダイオードD3 および
D4 に直列に接続された抵抗R10により構成される図3
0の補償回路は差動段を構成する2つのトランジスタの
コレクタ間に接続される。
々の特性が改良される。例えば、図34は本発明のイン
バータゲートがスイッチング時に得られる過渡放電電流
を示す。図3で解析された回路と比較すると、スイッチ
ング動作時のみに大きな過渡放電電流が流れることが明
らかである。さらに、負荷の大きさにしたがって必要な
過渡放電電流のみが供給されることが明らかである。本
発明の他の利点も明らかである。従来の回路では、エミ
ッタフォロワ段が“H”レベルから“L”レベルに変化
する速さtPHL は逆のスイッチング動作に対するtPLH
よりも遅い。しかし、本発明によれば、図35および図
36に示されるように速さtPHL はtPLH とほぼ等しく
なるように減少させることができる。
明によれば、消費電力および遅延時間を著しく改善する
ことができる。ファンアウトF/O=3およびCL =1
pFに対して、ECL回路の遅延時間tPD=(tPHL +
tPLH )/2は従来の1.75nsから本発明の0.5
nsまで減少させることができる。すなわち、同じ消費
電力1.4mWに対して0.29倍にすることができ
る。換言すれば、遅延時間は3.5倍に改善される。さ
らに、ゲート遅延時間を1nsにする消費電力で比較す
ると、従来のECL回路に対してゲートあたり2.5m
Wが本発明の回路では0.35mWになって、消費電力
が7.1倍改善することができる。図37はF/O=3
およびCL =0.02pFに対して類似の比較結果を示
すもので、同様の顕著な改善効果が見られる。
のと同じ種類と数の素子を用いて実現できるので、本発
明を現存する半導体製造技術および現存するECLゲー
トアレイやASIC装置のような製品で直ちに実現する
ことができる。
ては適切なVREG を与えるようにしているので、演算増
幅器によるVREG に接続されたAPD回路の数が大きく
変化したり、電源電圧VEEや温度Tj が大きく変化して
もVREG は常に正しく設定され、安定した動作を達成す
ることができる。
した実施例におけるVREG 電圧供給の効果を示すグラフ
である。これらの図は、VREG 線の寄生抵抗が大きい
(例えば、20Ω、図39A参照)か、多くのAPD回
路が同時にスイッチング(例えば、最大10000回
路、図39B参照)してもVREG は所望の値に対してき
わめて精度良い範囲(例えば、0.15V以下)に制御
することができる。
L構成のエミッタフォロワ出力段がハイからローに変化
する時間とローからハイに変化する時間とがほぼ同じ時
間である対称性を有するように、スイッチング時のみに
大きな過渡充放電電流を流すよう定電圧源を制御してい
るので、低電力消費で高速動作が可能となる。
を与えることにより、接続されるAPD回路の数、電源
電圧の変動、環境温度の変化、寄生抵抗に対しても基準
電位を常に正しく設定し、安定した動作を達成すること
ができる。
図。
CLインバータの動作電圧と放電電流のシミュレーショ
ン結果を示すグラフ。
ンバータを示す回路図。
回路図。
ティブプルダウン(APD)回路と共通に使用される例
を示す回路図。
施例を示す回路図。
発生回路の構成例を示す回路図。
発生回路の他の構成例を示す回路図。
器の一例を示す回路図。
れ、複数のAPD回路のそれぞれの近傍に配置された例
を示す回路図。
明の実施例を示す3入力NORゲートの回路図。
明の実施例を示す2入力NANDゲートの回路図。
明の実施例を示す多入力OR−NAND複合ゲートの例
を示す回路図。
明の実施例を示す多入力ORゲートの例を示す回路図。
明の実施例を示す多入力OR−AND複合ゲートの一例
を示す回路図。
明の実施例を示す相補出力ゲートの一例を示す回路図。
明の実施例を示す片差動入力、差動出力ゲートの一例を
示す回路図。
明の実施例を示す差動入力、相補出力ゲートの一例を示
す回路図。
明の実施例を示す差動入力、差動出力ゲートの一例を示
す回路図。
明の実施例を示す差動入力、片差動反転出力ゲートの一
例を示す回路図。
明の実施例を示す差動入力、片差動正転出力ゲートの一
例を示す回路図。
明の実施例を示す入力バッファ回路の一例を示す回路
図。
図。
図。
明の実施例を示す10KHバッファの回路図。
明の実施例を示す100K出力バッファの回路図。
明の実施例を示す相補(或いは差動)出力の100Kバ
ッファ回路の回路図。
て形成されたのICS=235μAに設定されたインバー
タゲートの動作出力電位と負荷放電電流のシミュレーシ
ョン結果を示すグラフ。
からハイレベルへの切り替えを示す、本発明のインバー
タゲートと従来のECLインバータゲートの動作スピー
ドの負荷容量依存性を示すグラフ。
タECLゲートについて異なる負荷容量に対する、入力
電圧レベルの増加に伴ってハイレベルからローレベルへ
2スイッチングにおける動作速度特性を示すグラフ。
延時間と電力消費を示すグラフ。
37に示される異なる負荷条件における遅延時間と電力
消費の関係を示すグラフ。
荷としてのAPD回路の異なる数について基準電位(V
R )に対する実際のVREG のトラッキング誤差を示すグ
ラフ。
源電圧VEEの変動について基準電位(VR )に対する実
際のVREG のトラッキング誤差を示すグラフ。
合温度Tj の変化について基準電位(VR )に対する実
際のVREG のトラッキング誤差を示すグラフ。
Claims (36)
- 【請求項1】それぞれエミッタ、ベース、コレクタを有
する第1及び第2のトランジスタであって、第1のトラ
ンジスタのエミッタと第2のトランジスタのエミッタが
接続され、前記第1のトランジスタのベースが第1のノ
ードをなし、前記第2のトランジスタのベースが第2の
ノードをなしており、 エミッタ、ベース、コレクタを有し、ベースが前記第1
のトランジスタのコレクタに接続され、エミッタが第3
のノード電位を有する第3のノードをなす第3のトラン
ジスタと、 前記第2のトランジスタのコレクタと前記第3のトラン
ジスタのエミッタに接続された第1の抵抗性素子と、 エミッタ、ベース、コレクタを有し、コレクタが前記第
3のトランジスタのエミッタに接続され、ベースが前記
第2のトランジスタのコレクタに接続された第4のトラ
ンジスタと、 前記第3のトランジスタのコレクタに接続された第1の
基準電位と、 前記第1のトランジスタのコレクタおよび前記第1の基
準電位に接続された第2の抵抗性素子と、 前記第4のトランジスタのエミッタに接続され、前記第
3のノード電位が第1のレベルから第2のレベルに変化
するのに必要な時間が、前記第3のノードが前記第2の
レベルから前記第1のレベルに変化するのに必要な時間
とほぼ同じであるように制御された定電圧信号を発生す
る定電圧源と、を備えた集積回路。 - 【請求項2】前記第1のトランジスタのベースに接続さ
れた第2の基準電位をさらに備えた請求項1に記載の集
積回路。 - 【請求項3】前記第2のトランジスタのベースに接続さ
れた第2の基準電位をさらに備えた請求項1に記載の集
積回路。 - 【請求項4】前記第1及び第2のトランジスタのエミッ
タに接続された電流源をさらに備えた請求項1に記載の
集積回路。 - 【請求項5】第5のトランジスタをさらに有し、前記第
1及び第2のトランジスタのエミッタがこの第5のトラ
ンジスタを介して前記電流源に接続されたことを特徴と
する請求項4に記載の集積回路。 - 【請求項6】前記第1の基準電位が接地電位であること
を特徴とする請求項1に記載の集積回路。 - 【請求項7】第1及び第2の端子を有する第3の抵抗性
素子をさらに有し、前記第3の抵抗性素子の第1の端子
は前記第1の基準電位に接続され、前記第3のトランジ
スタのコレクタは前記第3の抵抗性素子の第2の端子に
接続され、前記第2の抵抗性素子は前記第3の抵抗性素
子の第2の端子に接続されることを特徴とする請求項1
に記載の集積回路。 - 【請求項8】前記定電圧源は、第2の基準電圧を発生す
る基準電位発生回路と、 第1および第2の入力端子を備え、前記第2の基準電圧
が前記第1の入力端子に与えられ、前記定電圧が前記第
2の入力端子に与えられ、前記第2の基準電圧および前
記定電圧信号に応答して補正信号を発生する演算増幅器
と、 前記演算増幅器に接続され、前記演算増幅器からの補正
信号が与えられ、この補正信号に応答して定電圧を調整
する定電圧信号調整回路とをさらに備えた請求項1に記
載の集積回路。 - 【請求項9】前記基準電圧発生回路は、 それぞれエミッタ、ベース、コレクタを有し、各エミッ
タが接続された第5および第6のトランジスタと、 エミッタ、ベース、コレクタを有し、そのベースが前記
第5のトランジスタのコレクタに接続され、そのコレク
タが前記第1の基準電位に接続された第7のトランジス
タと、 前記第6のトランジスタのコレクタと前記第7のトラン
ジスタのエミッタ間に接続された第3の抵抗性素子と、 第1および第2の端子を有し、この第1の端子は前記第
5のトランジスタのコレクタおよび前記第7のトランジ
スタのベースに、第2の端子は前記前記第1の基準電位
に接続された第4の抵抗性素子と、 電流源と、 エミッタ、ベース、コレクタを有し、そのエミッタが前
記電流源に接続されるとともに、そのエミッタが前記第
2の基準電圧を発生させる第8のトランジスタとをさら
に備えた請求項8に記載の集積回路。 - 【請求項10】前記基準電圧発生回路は、 第3の基準電位と、 エミッタ、ベース、コレクタを有し、ベースに前記第3
の基準電位が与えられる第5のトランジスタと、 エミッタ、ベース、コレクタを有し、そのベースが前記
第5のトランジスタのコレクタに接続され、そのコレク
タが前記第1の基準電位に接続された第6のトランジス
タと、 第1および第2の端子を有し、この第1の端子が前記第
6のトランジスタのエミッタと接続された第3の抵抗性
素子と、 第1および第2の端子を有し、この第1の端子は前記第
5のトランジスタのコレクタおよび前記第6のトランジ
スタのベースに、第2の端子は前記第1の基準電位に接
続された第4の抵抗性素子と、 電流源と、 エミッタ、ベース、コレクタを有し、そのベースが前記
第3の抵抗性素子の第2の端子と接続され、そのエミッ
タが前記電流源に接続されるとともに、そのエミッタが
前記第2の基準電圧を発生させる第7のトランジスタと
をさらに備えた請求項8に記載の集積回路。 - 【請求項11】前記定電圧信号調整回路は、 エミッタ、ベース、コレクタを有し、そのベースに前記
演算増幅器が補正信号を与えることによりエミッタ出力
信号を発生させる第5のトランジスタと、 前記第5のトランジスタのエミッタに接続されたカレン
トミラー回路と、 前記カレントミラー回路に接続され、このカレントミラ
ー回路により前記エミッタ出力信号に比例した電流が流
される第3の抵抗性素子と、 エミッタ、ベース、コレクタを有し、そのコレクタが前
記第3の抵抗性素子の一端に接続され、そのベースが前
記第3の抵抗性素子の他端に接続された第6のトランジ
スタとをさらに備え、前記第3の抵抗性素子の一端は前
記定電圧原に、他端は前記カレントミラー回路に接続さ
れたことを特徴とする請求項8に記載の集積回路。 - 【請求項12】前記カレントミラー回路は、 エミッタ、ベース、コレクタを有し、そのコレクタとベ
ースが接続された第7のトランジスタと、 エミッタ、ベース、コレクタを有し、そのベースが前記
第7のトランジスタのベースに接続され、そのコレクタ
が前記第6のトランジスタのベースに接続された第8の
トランジスタと、 前記第5のトランジスタのエミッタと前記第7のトラン
ジスタのコレクタ間に接続された第4の抵抗性素子とを
さらに備えた請求項11に記載の集積回路。 - 【請求項13】前記第6のトランジスタのコレクタが前
記キャパシタを介して接地されたことを特徴とする請求
項11に記載の集積回路。 - 【請求項14】エミッタ、ベース、コレクタを有し、そ
のコレクタとベースが接続され、そのコレクタが接地さ
れた第9のトランジスタと、 前記第6のトランジスタのコレクタに一端が、前記第9
のトランジスタのエミッタに他端が接続された第5の抵
抗性素子とをさらに備えた請求項11に記載の集積回
路。 - 【請求項15】前記第6のトランジスタのベースに接続
された定電圧信号線と、 エミッタ、ベース、コレクタを有し、そのコレクタが前
記第4のトランジスタのベースに接続され、そのベース
が前記定電圧信号線に接続された第7のトランジスタを
さらに備えた請求項11に記載の集積回路。 - 【請求項16】一端が前記第7のトランジスタのベース
に、他端が前記第7のトランジスタのコレクタにそれぞ
れ接続されたキャパシタをさらに備えた請求項11に記
載の集積回路。 - 【請求項17】前記第1のトランジスタのコレクタに接
続され、環境温度の変化によるトランジスタ特性の変化
を補償する補償回路をさらに備えた請求項1に記載の集
積回路。 - 【請求項18】前記補償回路は、 互いに逆極性に並列接続された第1および第2のダイオ
ードと、 この並列接続された第1および第2のダイオードと直列
に一端が接続された第3の抵抗性素子とを備えた請求項
17に記載の集積回路。 - 【請求項19】前記第3の抵抗性素子の他端が前記第1
のトランジスタのコレクタに接続され、第1および第2
のダイオードが前記第2のトランジスタのコレクタに接
続されたことを特徴とする請求項18に記載の集積回
路。 - 【請求項20】第1のダイオードと第6の抵抗性素子と
で構成され、接地と前記第1のトランジスタのコレクタ
間に接続された第1の温度補償回路と、 第3のダイオードと直列に接続された第2のダイオード
と直列に接続された第7の抵抗性素子を含む第2の温度
補償回路とをさらに備え、 前記第7の抵抗性素子は前記第1のトランジスタのコレ
クタに接続され、前記第3のダイオードは前記第2のト
ランジスタの前記コレクタに接続されたことを特徴とす
る請求項1に記載の集積回路。 - 【請求項21】エミッタ、ベース、コレクタを有し、そ
のコレクタが前記第1のトランジスタのコレクタに接続
された第5のトランジスタと、 前記第1のトランジスタのベースに接続された第1の論
理入力信号と、 前記第5のトランジスタのベースに接続された第2の論
理入力信号とをさらに備え、 前記第1および第2の論理入力信号は結合されて前記第
4のトランジスタのコレクタにおける論理出力信号を発
生し、この論理出力信号は前記第1の論理入力信号と前
記第2の論理入力信号間のNOR演算をあらわすもので
あることを特徴とする請求項1に記載の集積回路。 - 【請求項22】前記第1のトランジスタのベースに接続
された論理信号をさらに有し、この論理信号の前記第1
のトランジスタへの印加が前記第4のトランジスタのコ
レクタにおいて論理出力信号を発生させ、前記論理出力
信号は前記論理入力信号に対するNOT演算を表すもの
であることを特徴とする請求項1に記載の集積回路。 - 【請求項23】前記第1のトランジスタのベースに接続
された第2の基準電位と、 前記第2のトランジスタのベースに接続された論理入力
信号とをさらに備えた請求項1に記載の集積回路。 - 【請求項24】第2の電流源と、 エミッタ、ベース、コレクタを有し、そのコレクタが前
記第2のトランジスタのコレクタに接続され、そのエミ
ッタが前記第5のトランジスタのエミッタおよび前記電
流源に接続された第6のトランジスタと、 エミッタ、ベース、コレクタを有し、そのエミッタが前
記第2の電流源に接続された第7のトランジスタと、 第1のトランジスタのベースに接続された第1の論理入
力信号と、 前記第7のトランジスタのベースに接続された第2の論
理入力信号とをさらに備え、 前記第1の論理信号および前記第2の論理信号は結合さ
れて前記第4のトランジスタのコレクタにおいて論理出
力信号を発生させ、前記論理出力信号は前記第1の論理
入力信号と前記第2の論理入力信号間で論理NAND演
算を表すものであることを特徴とする請求項5に記載の
集積回路。 - 【請求項25】入力枝と少なくとも2つの出力状態を有
する出力枝を備えた第1の差動論理回路と、 前記第1の差動論理回路の出力枝に能動回路素子を介し
て接続され、前記出力枝が第1の出力状態から第2の出
力状態に切り替わるのに必要な時間と前記第2の出力状
態から第1の出力状態に切り替わるのに必要な時間がほ
ぼ等しくなるように定電圧信号を前記差動論理回路の出
力枝に供給する定電圧源とを備えたことを特徴とする回
路。 - 【請求項26】前記定電圧源は、 基準電位信号を発生する基準電位発生回路と、 前記基準電位信号と前記定電圧信号を比較して前記定電
圧信号を調整するための補正信号を発生する差動増幅器
とを備えたことを特徴とする請求項25に記載の回路。 - 【請求項27】前記差動増幅器が演算増幅器であること
を特徴とする請求項26に記載の回路。 - 【請求項28】前記基準電位発生器がエミッタ結合論理
回路であることを特徴とする請求項26に記載の回路。 - 【請求項29】前記出力回路がエミッタ・フォロワ回路
であることを特徴とする請求項25に記載の回路。 - 【請求項30】前記エミッタ・フォロワ回路を接地させ
る第2の能動回路をさらに備えた請求項29に記載の回
路。 - 【請求項31】前記入力枝は入力能動回路素子を含み、
前記出力枝は出力枝能動回路素子を含み、前記入力能動
回路素子は前記出力枝能動回路素子に接続されているこ
とを特徴とする請求項25に記載の回路。 - 【請求項32】前記入力能動回路素子は第1のバイポー
ラトランジスタを有し、前記出力枝能動回路素子は第2
のバイポーラトランジスタを有していることを特徴とす
る請求項31に記載の回路。 - 【請求項33】前記各バイポーラトランジスタはエミッ
タを有し、前記第1のバイポーラトランジスタのエミッ
タが前記第2のバイポーラトランジスタのエミッタと接
続されたことを特徴とする請求項32に記載の回路。 - 【請求項34】入力枝と出力枝とを有する第2の差動論
理回路をさらに備え、前記第2の差動論理回路は前記定
電圧源に接続されたことを特徴とする請求項33に記載
の回路。 - 【請求項35】前記第2の差動論理回路の前記入力枝は
前記第1の差動論理回路の入力枝に接続されたことを特
徴とする請求項34に記載の回路。 - 【請求項36】それぞれエミッタ、ベース、コレクタを
有する第1及び第2のトランジスタであって、第1のト
ランジスタのエミッタと第2のトランジスタのエミッタ
が接続され、前記第1および第2のトランジスタのベー
スがそれぞれ第1および第2の入力端子をなしており、 エミッタ、ベース、コレクタを有し、ベースが前記第1
のトランジスタのコレクタに接続され、エミッタが出力
端子をなす第3のトランジスタと、 前記第2のトランジスタのコレクタと前記第3のトラン
ジスタのエミッタに接続された第1の抵抗性素子と、 エミッタ、ベース、コレクタを有し、そのコレクタが前
記第3のトランジスタのエミッタに接続され、ベースが
前記第2のトランジスタのコレクタに接続された第4の
トランジスタと、 第1の基準電位と、 前記第1のトランジスタのコレクタおよび前記第1の基
準電位に接続された第2の抵抗性素子と、 前記第4のトランジスタのエミッタに接続され、前記第
3のトランジスタが導通状態から非導通状態に変化する
のに必要な時間が、前記第4のトランジスタが導通状態
から非導通状態に変化するのに必要な時間とほぼ等しく
なるように制御された定電圧信号を発生する定電圧源
と、を備えた集積回路。
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