JP3464851B2 - エミッタ結合論理回路 - Google Patents
エミッタ結合論理回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、縦積みのＥＣＬ
ゲートに適用され、特に超高速低消費電力バイポーラ回
路に使用されるエミッタ結合論理回路に関する。
ゲートに適用され、特に超高速低消費電力バイポーラ回
路に使用されるエミッタ結合論理回路に関する。
【０００２】
【従来の技術】差動対の動作制御電流路が次の差動対の
一方の差動電流路となる形態を縦積み構成と呼んでい
る。図１０に縦積みＥＣＬゲートの典型的な使用例とし
て、相補出力のＤ−ラッチ回路を示す。高電位側電源は
ＧＮＤ（グランド）、低電位側電源はＶEE（負電源：矢
印で示す）である。
一方の差動電流路となる形態を縦積み構成と呼んでい
る。図１０に縦積みＥＣＬゲートの典型的な使用例とし
て、相補出力のＤ−ラッチ回路を示す。高電位側電源は
ＧＮＤ（グランド）、低電位側電源はＶEE（負電源：矢
印で示す）である。
【０００３】差動対Ａ11の各コレクタ出力（ノードＮ1
1，Ｎ12）は差動対Ａ12の各入力となる。差動対Ａ11、
差動対Ａ12のエミッタ動作電流それぞれは差動対Ａ13の
各入力となる。ノードＮ11はトランジスタＱ109 ，Ｑ11
1 の共通ベースに接続され、ノードＮ12はトランジスタ
Ｑ108 ，Ｑ110 の共通ベースに接続されている。トラン
ジスタＱ110 ，Ｑ111 のそれぞれのエミッタは相補な信
号の出力端Ｑ，ＱＮに接続されている。トランジスタＱ
108 ，Ｑ109 のエミッタはそれぞれの抵抗Ｒ103，Ｒ104
を介して差動対Ａ12の各トランジスタＱ103 ，Ｑ104
の各ベースに接続される。定電圧ＶＣＳが共通ベースと
して印加されるトランジスタＱ112 〜Ｑ117 、及びＲ10
5 〜Ｑ110 はそれぞれＶEEへ引かれる定電流源を構成す
る。
1，Ｎ12）は差動対Ａ12の各入力となる。差動対Ａ11、
差動対Ａ12のエミッタ動作電流それぞれは差動対Ａ13の
各入力となる。ノードＮ11はトランジスタＱ109 ，Ｑ11
1 の共通ベースに接続され、ノードＮ12はトランジスタ
Ｑ108 ，Ｑ110 の共通ベースに接続されている。トラン
ジスタＱ110 ，Ｑ111 のそれぞれのエミッタは相補な信
号の出力端Ｑ，ＱＮに接続されている。トランジスタＱ
108 ，Ｑ109 のエミッタはそれぞれの抵抗Ｒ103，Ｒ104
を介して差動対Ａ12の各トランジスタＱ103 ，Ｑ104
の各ベースに接続される。定電圧ＶＣＳが共通ベースと
して印加されるトランジスタＱ112 〜Ｑ117 、及びＲ10
5 〜Ｑ110 はそれぞれＶEEへ引かれる定電流源を構成す
る。
【０００４】差動対Ａ11において、トランジスタＱ101
のベースはデータが供給される入力端Ｄであり、トラン
ジスタＱ102 のベースには所定電位Ｖbb1 が供給され
る。差動対Ａ13において、トランジスタＱ106 のベース
にはクロックＣＫに応じてオン／オフするトランジスタ
Ｑ105 のエミッタが接続され、トランジスタＱ107 のベ
ースには所定電位Ｖbb2 が供給される。
のベースはデータが供給される入力端Ｄであり、トラン
ジスタＱ102 のベースには所定電位Ｖbb1 が供給され
る。差動対Ａ13において、トランジスタＱ106 のベース
にはクロックＣＫに応じてオン／オフするトランジスタ
Ｑ105 のエミッタが接続され、トランジスタＱ107 のベ
ースには所定電位Ｖbb2 が供給される。
【０００５】上記構成の回路では、クロックＣＫがハイ
レベルである場合、差動対Ａ13のトランジスタＱ106 が
オンになり、差動対Ａ11が動作する。例えば、入力端Ｄ
がハイレベルの時、トランジスタＱ101 がオンになり、
Ｒ101 に電流が流れ、ノードＮ11の電位Ｖ1 が下がる。
一方ノードＮ12の電位Ｖ2 はグランドのままである。こ
のＶ1 、Ｖ2 がトランジスタＱ111 、Ｑ110 のエミッタ
ホロワを介することにより出力端ＱＮにローレベル、Ｑ
にハイレベルの出力を得る。
レベルである場合、差動対Ａ13のトランジスタＱ106 が
オンになり、差動対Ａ11が動作する。例えば、入力端Ｄ
がハイレベルの時、トランジスタＱ101 がオンになり、
Ｒ101 に電流が流れ、ノードＮ11の電位Ｖ1 が下がる。
一方ノードＮ12の電位Ｖ2 はグランドのままである。こ
のＶ1 、Ｖ2 がトランジスタＱ111 、Ｑ110 のエミッタ
ホロワを介することにより出力端ＱＮにローレベル、Ｑ
にハイレベルの出力を得る。
【０００６】次にＣＫがローレベルになると、今度は差
動対Ａ13のトランジスタＱ107 がオンになり差動対Ａ12
が動作する。よって、上記した今までの電位Ｖ1 、Ｖ2
に対応するデータが差動対Ａ12に取り込まれる。これに
より、出力端Ｑ，ＱＮは、クロックＣＫがローレベルの
間は入力端Ｄに次のデータが供給されてもこれに関係な
く、差動対Ａ12によって一つ前の状態（今ままでの状
態）を保持する。
動対Ａ13のトランジスタＱ107 がオンになり差動対Ａ12
が動作する。よって、上記した今までの電位Ｖ1 、Ｖ2
に対応するデータが差動対Ａ12に取り込まれる。これに
より、出力端Ｑ，ＱＮは、クロックＣＫがローレベルの
間は入力端Ｄに次のデータが供給されてもこれに関係な
く、差動対Ａ12によって一つ前の状態（今ままでの状
態）を保持する。
【０００７】上記構成の回路の動作速度は差動対Ａ13の
エミッタ動作電流であるスイッチング電流（ＩSW）、出
力端Ｑ，ＱＮが接続されるエミッタホロワ出力電流（Ｉ
OEF）に大きく依存している。すなわち、これらの電流
を大きくすることにより、高速動作が実現できる。しか
しながら、消費電力の増大を伴う。
エミッタ動作電流であるスイッチング電流（ＩSW）、出
力端Ｑ，ＱＮが接続されるエミッタホロワ出力電流（Ｉ
OEF）に大きく依存している。すなわち、これらの電流
を大きくすることにより、高速動作が実現できる。しか
しながら、消費電力の増大を伴う。
【０００８】例えば、出力端Ｑ、ＱＮにつながる負荷容
量が大きい場合、ここに蓄積した多量の電荷を引き抜く
時（立ち下がり時）に、立ち上がり時よりも多くの時間
を必要とするという問題がある。しかしながら、ＩOEF
は常時一定電流であり、立ち下がり時を改善するために
はＩOEF を大きな値にする必要があり、これは全体の消
費電力の増大を生んでいた。
量が大きい場合、ここに蓄積した多量の電荷を引き抜く
時（立ち下がり時）に、立ち上がり時よりも多くの時間
を必要とするという問題がある。しかしながら、ＩOEF
は常時一定電流であり、立ち下がり時を改善するために
はＩOEF を大きな値にする必要があり、これは全体の消
費電力の増大を生んでいた。
【０００９】上記問題点を解決する一手法としてアクテ
ィブプルダウン（ＡＰＤと略す）回路が下記の文献に提
案されている。 文献 ：T.Kuroda,et al.,"Capacitor-free level-sens
itive activepull-down ECL Circuit with self-adjust
ing driving capability",in Symp.VLSI Circuits Dig.
Tech.papers,May1993,pp.29-30. 上記文献中で述べられている回路は低消費電力化、高速
化（立上がり遅延時間と立ち下がり遅延時間の一致）に
有効である。しかし、このＡＰＤ回路を図１０の縦積み
ＥＣＬゲートに直接導入することはできない。それはＡ
ＰＤ回路の出力を１つ得るには希望の出力のノードと、
それに相補なノードの２つが必要だからである。このよ
うな構成は、相補出力を用いることが多いＥＣＬゲート
には不都合である。
ィブプルダウン（ＡＰＤと略す）回路が下記の文献に提
案されている。 文献 ：T.Kuroda,et al.,"Capacitor-free level-sens
itive activepull-down ECL Circuit with self-adjust
ing driving capability",in Symp.VLSI Circuits Dig.
Tech.papers,May1993,pp.29-30. 上記文献中で述べられている回路は低消費電力化、高速
化（立上がり遅延時間と立ち下がり遅延時間の一致）に
有効である。しかし、このＡＰＤ回路を図１０の縦積み
ＥＣＬゲートに直接導入することはできない。それはＡ
ＰＤ回路の出力を１つ得るには希望の出力のノードと、
それに相補なノードの２つが必要だからである。このよ
うな構成は、相補出力を用いることが多いＥＣＬゲート
には不都合である。
【００１０】参考のために図１０の出力段をＡＰＤ化し
た回路を図１１に示す。出力端Ｑが接続されるトランジ
スタＱ110 のエミッタと差動対Ａ11のトランジスタＱ10
1 のコレクタとは抵抗Ｒ111 により接続されており、ト
ランジスタＱ101 のコレクタ出力が出力端Ｑのプルダウ
ン用トランジスタＱ111 のベースに接続されている。ト
ランジスタＱ111 のエミッタは調整された所定電位Ｖre
g に接続されている。トランジスタＱ119 〜Ｑ122 はレ
ベルシフト用のトランジスタである。
た回路を図１１に示す。出力端Ｑが接続されるトランジ
スタＱ110 のエミッタと差動対Ａ11のトランジスタＱ10
1 のコレクタとは抵抗Ｒ111 により接続されており、ト
ランジスタＱ101 のコレクタ出力が出力端Ｑのプルダウ
ン用トランジスタＱ111 のベースに接続されている。ト
ランジスタＱ111 のエミッタは調整された所定電位Ｖre
g に接続されている。トランジスタＱ119 〜Ｑ122 はレ
ベルシフト用のトランジスタである。
【００１１】上記回路動作は次のようである。ここで出
力端Ｑはハイレベルとする。クロックＣＫがハイレベル
である場合、差動対Ａ13のトランジスタＱ106 がオンに
なり、差動対Ａ11が動作する。例えば、入力端Ｄがハイ
からローレベルになった時、トランジスタＱ101 がオ
フ、トランジスタＱ102 がオンする。すると、初期では
抵抗Ｒ111 の電圧降下が大きくなりトランジスタＱ111
がオンする。これにより、出力端Ｑのハイレベルを電位
Ｖreg に強制的に引き抜き出力端Ｑをローレベルにす
る。やがてＲ111 に対する電位が下がり、トランジスタ
Ｑ111 はオフする。
力端Ｑはハイレベルとする。クロックＣＫがハイレベル
である場合、差動対Ａ13のトランジスタＱ106 がオンに
なり、差動対Ａ11が動作する。例えば、入力端Ｄがハイ
からローレベルになった時、トランジスタＱ101 がオ
フ、トランジスタＱ102 がオンする。すると、初期では
抵抗Ｒ111 の電圧降下が大きくなりトランジスタＱ111
がオンする。これにより、出力端Ｑのハイレベルを電位
Ｖreg に強制的に引き抜き出力端Ｑをローレベルにす
る。やがてＲ111 に対する電位が下がり、トランジスタ
Ｑ111 はオフする。
【００１２】このように、出力端Ｑの立下がり時だけ動
作するトランジスタＱ111 を設ける等してＥＣＬゲート
のＡＰＤ化が実現するが、上述したように、出力端Ｑを
得るために、その相補な出力を利用しているため、図１
１の構成は、図１０のように、相補な出力端ＱＮを出力
端Ｑと揃えて導出することができない構成となってしま
い、相補出力を用いることが多いＥＣＬ回路には不適切
な構成となってしまう。
作するトランジスタＱ111 を設ける等してＥＣＬゲート
のＡＰＤ化が実現するが、上述したように、出力端Ｑを
得るために、その相補な出力を利用しているため、図１
１の構成は、図１０のように、相補な出力端ＱＮを出力
端Ｑと揃えて導出することができない構成となってしま
い、相補出力を用いることが多いＥＣＬ回路には不適切
な構成となってしまう。
【００１３】
【発明が解決しようとする課題】従来、出力端につなが
る負荷容量が大きい場合、蓄積した多量の電荷を引き抜
く時（立ち下がり時）に、立ち上がり時よりも多くの時
間を必要とするが、エミッタホロワ出力電流（ＩOEF ）
を大きくすることにより、より高速動作をさせることが
できる。しかし、消費電力が増大する問題があり、これ
を回避しようとして、ＰＬＤ回路化を図ると相補的に出
力が導出できず、ＥＣＬ回路として不適当な構成となっ
てしまう欠点がある。
る負荷容量が大きい場合、蓄積した多量の電荷を引き抜
く時（立ち下がり時）に、立ち上がり時よりも多くの時
間を必要とするが、エミッタホロワ出力電流（ＩOEF ）
を大きくすることにより、より高速動作をさせることが
できる。しかし、消費電力が増大する問題があり、これ
を回避しようとして、ＰＬＤ回路化を図ると相補的に出
力が導出できず、ＥＣＬ回路として不適当な構成となっ
てしまう欠点がある。
【００１４】この発明は上記事情を考慮してなされたも
ので、その目的は、低消費電力で、相補な出力信号が得
られると共に、立ち上がり遅延時間と立ち下がり遅延時
間を揃え、高速な動作を達成するエミッタ結合論理回路
を提供することにある。
ので、その目的は、低消費電力で、相補な出力信号が得
られると共に、立ち上がり遅延時間と立ち下がり遅延時
間を揃え、高速な動作を達成するエミッタ結合論理回路
を提供することにある。
【００１５】
【課題を解決するための手段】この発明のエミッタ結合
論理回路は、第１の制御信号により活性化され、第１の
差動電流路を構成する第１、第２電流路と、第２の制御
信号により活性化され、第２の差動電流路を構成する第
３、第４電流路とを有し、前記第１電流路と第３電流路
とを用いて構成された第１差動対と、前記第２電流路と
第４電流路とを用いて構成された第２差動対とからなる
二重化された第１の差動対回路と、前記第１の差動対回
路に応じた第１信号を得る第１出力端及び前記第１信号
に相補的な第２信号を得る第２出力端と、前記第１、第
２の制御信号に応じて前記第１出力端の電位を降下させ
る第１プルダウン用回路と、前記第１、第２の制御信号
に応じて前記第２出力端の電位を降下させる第２プルダ
ウン用回路と、前記第１、第２、第３、第４電流路のう
ち少なくともいずれか二つの電流路に差動電流路がそれ
ぞれ接続される第２差動対回路と、前記第１の差動対回
路及び第２の差動対回路を相互に切り換え動作させる制
御回路とを具備している。
論理回路は、第１の制御信号により活性化され、第１の
差動電流路を構成する第１、第２電流路と、第２の制御
信号により活性化され、第２の差動電流路を構成する第
３、第４電流路とを有し、前記第１電流路と第３電流路
とを用いて構成された第１差動対と、前記第２電流路と
第４電流路とを用いて構成された第２差動対とからなる
二重化された第１の差動対回路と、前記第１の差動対回
路に応じた第１信号を得る第１出力端及び前記第１信号
に相補的な第２信号を得る第２出力端と、前記第１、第
２の制御信号に応じて前記第１出力端の電位を降下させ
る第１プルダウン用回路と、前記第１、第２の制御信号
に応じて前記第２出力端の電位を降下させる第２プルダ
ウン用回路と、前記第１、第２、第３、第４電流路のう
ち少なくともいずれか二つの電流路に差動電流路がそれ
ぞれ接続される第２差動対回路と、前記第１の差動対回
路及び第２の差動対回路を相互に切り換え動作させる制
御回路とを具備している。
【００１６】また、この発明のエミッタ結合論理回路
は、第１の制御信号により活性化され、第１の差動電流
路を構成する第１、第２電流路と、第２の制御信号によ
り活性化され、第２の差動電流路を構成する第３、第４
電流路とを有し、前記第１電流路と第３電流路を用いて
構成された第１差動対と、前記第２電流路と第４電流路
を用いて構成された第２差動対とからなる二重化された
第１の差動対回路と、前記第１の差動対回路に応じた第
１信号を得る第１出力端及び前記第１信号に相補的な第
２信号を得る第２出力端と、前記第１、第２の制御信号
に応じて前記第１出力端の電位を降下させる第１プルダ
ウン用回路と、前記第１、第２の制御信号に応じて前記
第２出力端の電位を降下させる第２プルダウン用回路
と、前記第１、第２、第３、第４電流路に各々対応する
第５、第６、第７、第８電流路を有するとともに、前記
第１の差動対回路に並列接続され、前記第５電流路と第
７電流路とを用いて構成された第３差動対と、前記第６
電流路と第８電流路とを用いて構成された第４差動対と
からなる二重化された第２の差動対回路と、前記第１の
差動対回路及び第２の差動対回路を相互に切り換え動作
させる制御回路とを具備し、前記第２の差動対回路の差
動対各々に電位が与えられ、前記制御回路により、前記
第１の差動対回路に代って前記第２の差動対回路を動作
させ、前記第１の差動対回路より得た前記第１、第２信
号を、前記第１、第２の制御信号に関わらずに保持され
ている。
は、第１の制御信号により活性化され、第１の差動電流
路を構成する第１、第２電流路と、第２の制御信号によ
り活性化され、第２の差動電流路を構成する第３、第４
電流路とを有し、前記第１電流路と第３電流路を用いて
構成された第１差動対と、前記第２電流路と第４電流路
を用いて構成された第２差動対とからなる二重化された
第１の差動対回路と、前記第１の差動対回路に応じた第
１信号を得る第１出力端及び前記第１信号に相補的な第
２信号を得る第２出力端と、前記第１、第２の制御信号
に応じて前記第１出力端の電位を降下させる第１プルダ
ウン用回路と、前記第１、第２の制御信号に応じて前記
第２出力端の電位を降下させる第２プルダウン用回路
と、前記第１、第２、第３、第４電流路に各々対応する
第５、第６、第７、第８電流路を有するとともに、前記
第１の差動対回路に並列接続され、前記第５電流路と第
７電流路とを用いて構成された第３差動対と、前記第６
電流路と第８電流路とを用いて構成された第４差動対と
からなる二重化された第２の差動対回路と、前記第１の
差動対回路及び第２の差動対回路を相互に切り換え動作
させる制御回路とを具備し、前記第２の差動対回路の差
動対各々に電位が与えられ、前記制御回路により、前記
第１の差動対回路に代って前記第２の差動対回路を動作
させ、前記第１の差動対回路より得た前記第１、第２信
号を、前記第１、第２の制御信号に関わらずに保持され
ている。
【００１７】
【発明の実施の形態】図１はこの発明の第１実施形態に
係る要部の構成を示す回路図である。それぞれアクティ
ブプルダウン（ＡＰＤ）回路ＡＰＤ1 ，2 を備えつつ、
相補な出力端Ｑ，ＱＮを得るために、二重化された差動
対回路Ａ1 が設けられている。この差動対回路Ａ1 は、
一方の差動電流路において制御信号Ｓ1 で駆動するＮＰ
ＮトランジスタＱ1 ，Ｑ2 の各コレクタ電流路が設けら
れ、他方の差動電流路において制御信号Ｓ2 で駆動する
ＮＰＮトランジスタＱ3 ，Ｑ4 の各コレクタ電流路が設
けられている。これらトランジスタＱ1 〜Ｑ4 の各コレ
クタ電流路は高電位側電源ＧＮＤ（グランド電位）方向
に繋がり、各エミッタ電流路は差動対回路Ａ1 の動作制
御電流路として定電流源Ｉを介してＶEE（負電源：矢印
で示す）方向に繋がる。
係る要部の構成を示す回路図である。それぞれアクティ
ブプルダウン（ＡＰＤ）回路ＡＰＤ1 ，2 を備えつつ、
相補な出力端Ｑ，ＱＮを得るために、二重化された差動
対回路Ａ1 が設けられている。この差動対回路Ａ1 は、
一方の差動電流路において制御信号Ｓ1 で駆動するＮＰ
ＮトランジスタＱ1 ，Ｑ2 の各コレクタ電流路が設けら
れ、他方の差動電流路において制御信号Ｓ2 で駆動する
ＮＰＮトランジスタＱ3 ，Ｑ4 の各コレクタ電流路が設
けられている。これらトランジスタＱ1 〜Ｑ4 の各コレ
クタ電流路は高電位側電源ＧＮＤ（グランド電位）方向
に繋がり、各エミッタ電流路は差動対回路Ａ1 の動作制
御電流路として定電流源Ｉを介してＶEE（負電源：矢印
で示す）方向に繋がる。
【００１８】トランジスタＱ1 のコレクタとＧＮＤとの
間には抵抗Ｒ1 が形成されている。また、トランジスタ
Ｑ3 のコレクタとＧＮＤとの間に抵抗Ｒ3 及びＮＰＮト
ランジスタＱ5 の電流通路が直列に形成されている。ト
ランジスタＱ5 のベースは上記抵抗Ｒ1 とトランジスタ
Ｑ1 のコレクタとの接続ノードＮ1 に接続される。トラ
ンジスタＱ5 のエミッタと抵抗Ｒ3 の一端との接続点に
上記出力端ＱＮが設けられる。この出力端ＱＮと所定電
位Ｖreg との間にＮＰＮトランジスタＱ7 の電流通路が
形成されている。トランジスタＱ7 のベースは抵抗Ｒ3
の他端とトランジスタＱ3 のコレクタとの接続ノードＮ
3 に接続される。これら抵抗Ｒ3 とトランジスタＱ7 に
より、ＡＰＤ回路1 が構成されている。以上のような構
成により第１電流スイッチ回路ＳＷ1 が構成される。
間には抵抗Ｒ1 が形成されている。また、トランジスタ
Ｑ3 のコレクタとＧＮＤとの間に抵抗Ｒ3 及びＮＰＮト
ランジスタＱ5 の電流通路が直列に形成されている。ト
ランジスタＱ5 のベースは上記抵抗Ｒ1 とトランジスタ
Ｑ1 のコレクタとの接続ノードＮ1 に接続される。トラ
ンジスタＱ5 のエミッタと抵抗Ｒ3 の一端との接続点に
上記出力端ＱＮが設けられる。この出力端ＱＮと所定電
位Ｖreg との間にＮＰＮトランジスタＱ7 の電流通路が
形成されている。トランジスタＱ7 のベースは抵抗Ｒ3
の他端とトランジスタＱ3 のコレクタとの接続ノードＮ
3 に接続される。これら抵抗Ｒ3 とトランジスタＱ7 に
より、ＡＰＤ回路1 が構成されている。以上のような構
成により第１電流スイッチ回路ＳＷ1 が構成される。
【００１９】トランジスタＱ4 のコレクタとＧＮＤとの
間には抵抗Ｒ2 が形成されている。また、トランジスタ
Ｑ2 のコレクタとＧＮＤとの間に抵抗Ｒ4 及びＮＰＮト
ランジスタＱ6 の電流通路が直列に形成されている。ト
ランジスタＱ6 のベースは上記抵抗Ｒ2 とトランジスタ
Ｑ4 のコレクタとの接続ノードＮ2 に接続される。トラ
ンジスタＱ6 のエミッタと抵抗Ｒ4 の一端との接続点に
上記出力端Ｑが設けられる。この出力端Ｑと所定電位Ｖ
reg との間にＮＰＮトランジスタＱ8 の電流通路が形成
されている。トランジスタＱ8 のベースは抵抗Ｒ4 の他
端とトランジスタＱ2 のコレクタとの接続ノードＮ4 に
接続される。これら抵抗Ｒ4 とトランジスタＱ8 によ
り、ＡＰＤ回路2 が構成されている。以上のような構成
により第２電流スイッチ回路ＳＷ2 が構成される。
間には抵抗Ｒ2 が形成されている。また、トランジスタ
Ｑ2 のコレクタとＧＮＤとの間に抵抗Ｒ4 及びＮＰＮト
ランジスタＱ6 の電流通路が直列に形成されている。ト
ランジスタＱ6 のベースは上記抵抗Ｒ2 とトランジスタ
Ｑ4 のコレクタとの接続ノードＮ2 に接続される。トラ
ンジスタＱ6 のエミッタと抵抗Ｒ4 の一端との接続点に
上記出力端Ｑが設けられる。この出力端Ｑと所定電位Ｖ
reg との間にＮＰＮトランジスタＱ8 の電流通路が形成
されている。トランジスタＱ8 のベースは抵抗Ｒ4 の他
端とトランジスタＱ2 のコレクタとの接続ノードＮ4 に
接続される。これら抵抗Ｒ4 とトランジスタＱ8 によ
り、ＡＰＤ回路2 が構成されている。以上のような構成
により第２電流スイッチ回路ＳＷ2 が構成される。
【００２０】図１の回路動作について説明する。まず、
出力端Ｑはローレベル、出力端ＱＮはハイレベルとす
る。このとき、制御信号Ｓ1 、Ｓ2 のうちＳ2 の方が高
電位のレベルにより、トランジスタＱ1 ，Ｑ2 がオフ状
態、トランジスタＱ3 ，Ｑ4 がオン状態になっており、
トランジスタＱ5 はオン状態、トランジスタＱ6 はオフ
状態である。
出力端Ｑはローレベル、出力端ＱＮはハイレベルとす
る。このとき、制御信号Ｓ1 、Ｓ2 のうちＳ2 の方が高
電位のレベルにより、トランジスタＱ1 ，Ｑ2 がオフ状
態、トランジスタＱ3 ，Ｑ4 がオン状態になっており、
トランジスタＱ5 はオン状態、トランジスタＱ6 はオフ
状態である。
【００２１】上記状態から、制御信号Ｓ1 、Ｓ2 のうち
Ｓ1 の方が高電位のレベルになって、トランジスタＱ1
，Ｑ2 がオン状態、トランジスタＱ3 ，Ｑ4 がオフ状
態に切替わったとする。すると、抵抗Ｒ1 とＲ4 に電流
が流れ、ノードＮ1 ，Ｎ4 の電位が下がる。一方、初期
に抵抗Ｒ3 にかかる電圧は大きくなりノードＮ3 は出力
端ＱＮと同じになる。よって、トランジスタＱ7 がオン
し、出力端ＱＮのハイレベルを電位Ｖreg に強制的に引
き抜き出力端ＱＮをローレベルにする。やがて、ノード
Ｎ3 の電位は下がり、トランジスタＱ7 はオフする。ま
た、出力端Ｑは、ノードＮ2 がＧＮＤの電位でありトラ
ンジスタＱ6 がオンするのでハイレベルになる。
Ｓ1 の方が高電位のレベルになって、トランジスタＱ1
，Ｑ2 がオン状態、トランジスタＱ3 ，Ｑ4 がオフ状
態に切替わったとする。すると、抵抗Ｒ1 とＲ4 に電流
が流れ、ノードＮ1 ，Ｎ4 の電位が下がる。一方、初期
に抵抗Ｒ3 にかかる電圧は大きくなりノードＮ3 は出力
端ＱＮと同じになる。よって、トランジスタＱ7 がオン
し、出力端ＱＮのハイレベルを電位Ｖreg に強制的に引
き抜き出力端ＱＮをローレベルにする。やがて、ノード
Ｎ3 の電位は下がり、トランジスタＱ7 はオフする。ま
た、出力端Ｑは、ノードＮ2 がＧＮＤの電位でありトラ
ンジスタＱ6 がオンするのでハイレベルになる。
【００２２】次に、制御信号Ｓ1 、Ｓ2 のうちＳ2 の方
が高電位のレベルになり、トランジスタＱ1 ，Ｑ2 がオ
フ状態、トランジスタＱ3 ，Ｑ4 がオン状態に切替わっ
たとする。すると、抵抗Ｒ2 とＲ3 に電流が流れ、ノー
ドＮ2 ，Ｎ3 の電位が下がる。一方、初期に抵抗Ｒ4 に
かかる電圧は大きくなりノードＮ4 は出力端Ｑと同じに
なる。よって、トランジスタＱ8 がオンし、出力端Ｑの
ハイレベルを電位Ｖreg に強制的に引き抜き出力端Ｑを
ローレベルにする。やがて、ノードＮ4 の電位は下が
り、トランジスタＱ8 はオフする。また、出力端ＱＮ
は、ノードＮ1 がＧＮＤの電位でありトランジスタＱ5
がオンするのでハイレベルになる。
が高電位のレベルになり、トランジスタＱ1 ，Ｑ2 がオ
フ状態、トランジスタＱ3 ，Ｑ4 がオン状態に切替わっ
たとする。すると、抵抗Ｒ2 とＲ3 に電流が流れ、ノー
ドＮ2 ，Ｎ3 の電位が下がる。一方、初期に抵抗Ｒ4 に
かかる電圧は大きくなりノードＮ4 は出力端Ｑと同じに
なる。よって、トランジスタＱ8 がオンし、出力端Ｑの
ハイレベルを電位Ｖreg に強制的に引き抜き出力端Ｑを
ローレベルにする。やがて、ノードＮ4 の電位は下が
り、トランジスタＱ8 はオフする。また、出力端ＱＮ
は、ノードＮ1 がＧＮＤの電位でありトランジスタＱ5
がオンするのでハイレベルになる。
【００２３】上記構成によれば、差動対回路Ａ1 は二重
化された構成であるので、両電流スイッチ回路ＳＷ1 と
ＳＷ2 は常時活性化し、両電流スイッチ回路の差動電流
路で相補的に電流が発生する。これにより、それぞれの
ＡＰＤ回路1 ，2 を有効に使える相補出力が達成され
る。すなわち、低消費電力で、立ち上がり遅延時間と立
ち下がり遅延時間を揃え、高速な動作を達成する相補出
力信号の得られるエミッタ結合論理回路が実現できる。
従って、相補出力を用いることが多いＥＣＬ回路に最適
な構成が提供できる。
化された構成であるので、両電流スイッチ回路ＳＷ1 と
ＳＷ2 は常時活性化し、両電流スイッチ回路の差動電流
路で相補的に電流が発生する。これにより、それぞれの
ＡＰＤ回路1 ，2 を有効に使える相補出力が達成され
る。すなわち、低消費電力で、立ち上がり遅延時間と立
ち下がり遅延時間を揃え、高速な動作を達成する相補出
力信号の得られるエミッタ結合論理回路が実現できる。
従って、相補出力を用いることが多いＥＣＬ回路に最適
な構成が提供できる。
【００２４】図２はこの発明の第２実施形態に係る要部
の構成を示す回路図である。上記二重化された差動対回
路Ａ1 に並列に各対応する電流路を接続した差動対回路
Ａ2が設けられている。差動対回路Ａ2 の制御信号Ｓ3
，Ｓ4 は例えば、差動対回路Ａ1 の動作に適合するよ
うな所定の同一電位が与えられる。差動対回路Ａ1 、Ａ
2 は相互に切り換え動作されるように、各差動対回路の
エミッタ電流を流す動作制御電流路を導通制御する制御
回路3 を備えている。制御回路3 は定電流源２Ｉを介し
てＶEEに繋がる。
の構成を示す回路図である。上記二重化された差動対回
路Ａ1 に並列に各対応する電流路を接続した差動対回路
Ａ2が設けられている。差動対回路Ａ2 の制御信号Ｓ3
，Ｓ4 は例えば、差動対回路Ａ1 の動作に適合するよ
うな所定の同一電位が与えられる。差動対回路Ａ1 、Ａ
2 は相互に切り換え動作されるように、各差動対回路の
エミッタ電流を流す動作制御電流路を導通制御する制御
回路3 を備えている。制御回路3 は定電流源２Ｉを介し
てＶEEに繋がる。
【００２５】図２の回路動作について説明する。図１で
説明したように出力端Ｑ，ＱＮが、ある相補なレベルを
確定しているとき、制御回路3 が差動対回路Ａ1 に代っ
て差動対回路Ａ2 を動作させたとき、出力端Ｑ，ＱＮの
出力レベルはこの差動対回路Ａ2 によって維持される。
このとき、差動対回路Ａ1 に、現在の制御信号Ｓ1 ，Ｓ
2 の信号レベルの関係を変化させるような次の制御信号
Ｓ1 ，Ｓ2 の信号レベルの関係が供給されたとしても、
制御回路3 によって差動対回路Ａ1 の動作は止められて
いるため、出力端Ｑ，ＱＮの出力レベルは変わらず、差
動対回路Ａ2 によって前のデータを保持することにな
る。このような構成によれば、図１の説明で記載したう
ような利点を保ちながら、ラッチ動作を伴う回路を構成
することができる。
説明したように出力端Ｑ，ＱＮが、ある相補なレベルを
確定しているとき、制御回路3 が差動対回路Ａ1 に代っ
て差動対回路Ａ2 を動作させたとき、出力端Ｑ，ＱＮの
出力レベルはこの差動対回路Ａ2 によって維持される。
このとき、差動対回路Ａ1 に、現在の制御信号Ｓ1 ，Ｓ
2 の信号レベルの関係を変化させるような次の制御信号
Ｓ1 ，Ｓ2 の信号レベルの関係が供給されたとしても、
制御回路3 によって差動対回路Ａ1 の動作は止められて
いるため、出力端Ｑ，ＱＮの出力レベルは変わらず、差
動対回路Ａ2 によって前のデータを保持することにな
る。このような構成によれば、図１の説明で記載したう
ような利点を保ちながら、ラッチ動作を伴う回路を構成
することができる。
【００２６】図３はこの発明の第３実施形態としてＤ−
ラッチ回路の構成を示す回路図である。図２の構成にお
ける制御回路3 を差動対回路Ａ3 とし、差動対回路Ａ3
において一方の差動電流路が差動対回路Ａ1 の動作制御
電流路（エミッタ電流路）と接続され、他方の差動電流
路が差動対回路Ａ2 の動作制御電流路と接続される構成
となっている。この差動対回路Ａ3 のエミッタ電流路で
ある動作制御電流路は定電流源Ｉ4 を介してＶEEに接続
されている。
ラッチ回路の構成を示す回路図である。図２の構成にお
ける制御回路3 を差動対回路Ａ3 とし、差動対回路Ａ3
において一方の差動電流路が差動対回路Ａ1 の動作制御
電流路（エミッタ電流路）と接続され、他方の差動電流
路が差動対回路Ａ2 の動作制御電流路と接続される構成
となっている。この差動対回路Ａ3 のエミッタ電流路で
ある動作制御電流路は定電流源Ｉ4 を介してＶEEに接続
されている。
【００２７】差動対回路Ａ1 において、トランジスタＱ
1 ，Ｑ2 の共通ベースへの制御信号としてデータ信号に
対応する信号が供給され、トランジスタＱ3 ，Ｑ4 の共
通ベースへの制御信号として定電圧Ｖbb2 が供給され
る。上記データ信号入力端ＤはＮＰＮトランジスタＱ21
のベースに供給される。トランジスタＱ21のコレクタは
ＧＮＤに接続され、エミッタはトランジスタＱ1 のベー
スに接続されると共に定電流源Ｉ1 を介してＶEEに接続
されている。
1 ，Ｑ2 の共通ベースへの制御信号としてデータ信号に
対応する信号が供給され、トランジスタＱ3 ，Ｑ4 の共
通ベースへの制御信号として定電圧Ｖbb2 が供給され
る。上記データ信号入力端ＤはＮＰＮトランジスタＱ21
のベースに供給される。トランジスタＱ21のコレクタは
ＧＮＤに接続され、エミッタはトランジスタＱ1 のベー
スに接続されると共に定電流源Ｉ1 を介してＶEEに接続
されている。
【００２８】差動対回路Ａ2 において、トランジスタＱ
11，Ｑ12の共通ベースへの制御信号、トランジスタＱ1
3，Ｑ14の共通ベースへの制御信号としてそれぞれ同じ
定電圧が供給されるようになっている。すなわち、トラ
ンジスタＱ11，Ｑ12の共通ベースとＧＮＤとの間にＮＰ
ＮトランジスタＱ20，Ｑ18の電流通路が直列に形成さ
れ、トランジスタＱ11，Ｑ12の共通ベースとＶEEとの間
には定電流源Ｉ6 が形成されている。トランジスタＱ20
のベースとコレクタは接続されている。トランジスタＱ
18のベースは抵抗Ｒ2 の一端のノードＮ2 に接続されて
いる。また、トランジスタＱ13，Ｑ14の共通ベースとＧ
ＮＤとの間にＮＰＮトランジスタＱ19，Ｑ17の電流通路
が直列に形成され、トランジスタＱ13，Ｑ14の共通ベー
スとＶEEとの間には定電流源Ｉ2 が形成されている。ト
ランジスタＱ19のベースとコレクタは接続されている。
トランジスタＱ17のベースは抵抗Ｒ1 の一端のノードＮ
1 に接続されている。
11，Ｑ12の共通ベースへの制御信号、トランジスタＱ1
3，Ｑ14の共通ベースへの制御信号としてそれぞれ同じ
定電圧が供給されるようになっている。すなわち、トラ
ンジスタＱ11，Ｑ12の共通ベースとＧＮＤとの間にＮＰ
ＮトランジスタＱ20，Ｑ18の電流通路が直列に形成さ
れ、トランジスタＱ11，Ｑ12の共通ベースとＶEEとの間
には定電流源Ｉ6 が形成されている。トランジスタＱ20
のベースとコレクタは接続されている。トランジスタＱ
18のベースは抵抗Ｒ2 の一端のノードＮ2 に接続されて
いる。また、トランジスタＱ13，Ｑ14の共通ベースとＧ
ＮＤとの間にＮＰＮトランジスタＱ19，Ｑ17の電流通路
が直列に形成され、トランジスタＱ13，Ｑ14の共通ベー
スとＶEEとの間には定電流源Ｉ2 が形成されている。ト
ランジスタＱ19のベースとコレクタは接続されている。
トランジスタＱ17のベースは抵抗Ｒ1 の一端のノードＮ
1 に接続されている。
【００２９】差動対回路Ａ3 において、差動対回路Ａ1
側の制御に関わるＮＰＮトランジスタＱ15のベースには
クロック信号に対応する信号が供給される。クロック信
号入力端ＣＫはＮＰＮトランジスタＱ22のベースに供給
される。トランジスタＱ22のコレクタはＧＮＤに接続さ
れ、エミッタはトランジスタＱ23のベース及びコレクタ
に接続されている。トランジスタＱ23のエミッタが上記
トランジスタＱ15のベースに接続されると共に定電流源
Ｉ3 を介してＶEEに接続されている。また、差動対回路
Ａ2 側の制御に関わるＮＰＮトランジスタＱ16のベース
には上記定電圧Ｖbb2 に応じた電位が供給される。すな
わち、ＮＰＮトランジスタＱ19のベースに定電圧Ｖbb2
が供給される。トランジスタＱ19のコレクタはＧＮＤに
接続され、エミッタは上記トランジスタＱ16のベースに
接続されると共に、定電流源Ｉ5を介してＶEEに接続さ
れている。この差動対回路Ａ3 のエミッタ電流路である
動作制御電流路は定電流源Ｉ4 を介してＶEEに繋がる。
側の制御に関わるＮＰＮトランジスタＱ15のベースには
クロック信号に対応する信号が供給される。クロック信
号入力端ＣＫはＮＰＮトランジスタＱ22のベースに供給
される。トランジスタＱ22のコレクタはＧＮＤに接続さ
れ、エミッタはトランジスタＱ23のベース及びコレクタ
に接続されている。トランジスタＱ23のエミッタが上記
トランジスタＱ15のベースに接続されると共に定電流源
Ｉ3 を介してＶEEに接続されている。また、差動対回路
Ａ2 側の制御に関わるＮＰＮトランジスタＱ16のベース
には上記定電圧Ｖbb2 に応じた電位が供給される。すな
わち、ＮＰＮトランジスタＱ19のベースに定電圧Ｖbb2
が供給される。トランジスタＱ19のコレクタはＧＮＤに
接続され、エミッタは上記トランジスタＱ16のベースに
接続されると共に、定電流源Ｉ5を介してＶEEに接続さ
れている。この差動対回路Ａ3 のエミッタ電流路である
動作制御電流路は定電流源Ｉ4 を介してＶEEに繋がる。
【００３０】上記構成におけるトランジスタＱ19〜Ｑ24
は、レベルシフト用の素子である。各電流源Ｉ1 〜Ｉ6
はベースに一定電圧ＶCSが印加されるＮＰＮトランジス
タと抵抗の直列回路で構成される。電流源Ｉ1 （Ｑ25，
Ｒ5 ）、Ｉ2 （Ｑ26，Ｒ6 ）、Ｉ3 （Ｑ27，Ｒ7 ）、Ｉ
5 （Ｑ29，Ｒ9 ）、Ｉ6 （Ｑ30，Ｒ10）は７０μＡを流
すものとする。電流源Ｉ4 において、トランジスタＱ28
は他の電流源を構成するトランジスタの２倍体（×２を
図示）であり、抵抗Ｒ8 は各抵抗Ｒ1 〜Ｒ4 に対して１
／４の抵抗である。トランジスタＱ28，抵抗Ｒ8 からな
る定電流源Ｉ4の電流（ＩSW）は、それぞれ出力端Ｑ、
ＱＮに付く負荷容量の大きさ、必要な動作速度により変
更するが、ここでは、ＩSW＝４７０μＡとする。
は、レベルシフト用の素子である。各電流源Ｉ1 〜Ｉ6
はベースに一定電圧ＶCSが印加されるＮＰＮトランジス
タと抵抗の直列回路で構成される。電流源Ｉ1 （Ｑ25，
Ｒ5 ）、Ｉ2 （Ｑ26，Ｒ6 ）、Ｉ3 （Ｑ27，Ｒ7 ）、Ｉ
5 （Ｑ29，Ｒ9 ）、Ｉ6 （Ｑ30，Ｒ10）は７０μＡを流
すものとする。電流源Ｉ4 において、トランジスタＱ28
は他の電流源を構成するトランジスタの２倍体（×２を
図示）であり、抵抗Ｒ8 は各抵抗Ｒ1 〜Ｒ4 に対して１
／４の抵抗である。トランジスタＱ28，抵抗Ｒ8 からな
る定電流源Ｉ4の電流（ＩSW）は、それぞれ出力端Ｑ、
ＱＮに付く負荷容量の大きさ、必要な動作速度により変
更するが、ここでは、ＩSW＝４７０μＡとする。
【００３１】図３の基本的な回路動作は図１や図２と同
様である。まず、出力端ＱＮがハイレベル、出力端Ｑが
ローレベルを出力しているものとする。クロック信号入
力端ＣＫがハイレベルの時、差動対回路Ａ3 のトランジ
スタＱ15がオン状態になり、差動対回路Ａ1 が動作す
る。このとき、データの入力端Ｄがハイレベルであれ
ば、トランジスタＱ1 ，Ｑ2 がオン状態になり、抵抗Ｒ
1 とＲ4 に電流が流れ、ノードＮ1 ，Ｎ4 の電位が下が
る。一方、ノードＮ2 の電位はＧＮＤ、ノードＮ3の電
位は出力端ＱＮと同じになり、ＡＰＤ回路1 が作用し、
結果として出力端ＱＮにローレベル、出力端Ｑにハイレ
ベルが得られる。また、このときノードＮ3とノードＮ4
はほぼ同電位になっていて、これを基準にトランジス
タＱ7 ，Ｑ8に電流が流れないように所定電位Ｖreg が
設定されている。
様である。まず、出力端ＱＮがハイレベル、出力端Ｑが
ローレベルを出力しているものとする。クロック信号入
力端ＣＫがハイレベルの時、差動対回路Ａ3 のトランジ
スタＱ15がオン状態になり、差動対回路Ａ1 が動作す
る。このとき、データの入力端Ｄがハイレベルであれ
ば、トランジスタＱ1 ，Ｑ2 がオン状態になり、抵抗Ｒ
1 とＲ4 に電流が流れ、ノードＮ1 ，Ｎ4 の電位が下が
る。一方、ノードＮ2 の電位はＧＮＤ、ノードＮ3の電
位は出力端ＱＮと同じになり、ＡＰＤ回路1 が作用し、
結果として出力端ＱＮにローレベル、出力端Ｑにハイレ
ベルが得られる。また、このときノードＮ3とノードＮ4
はほぼ同電位になっていて、これを基準にトランジス
タＱ7 ，Ｑ8に電流が流れないように所定電位Ｖreg が
設定されている。
【００３２】この後、クロック信号入力端ＣＫがローレ
ベルになると、差動対回路Ａ3 のトランジスタＱ16がオ
ン状態になり、差動対回路Ａ1 に代って差動対回路Ａ2
が動作し、上述の出力端Ｑ、ＱＮの状態を保持し続け
る。すなわち、差動対回路Ａ1に次のデータが供給され
ても、差動対回路Ａ3 によって差動対回路Ａ1 の動作は
止められているため、出力端Ｑ，ＱＮの出力レベルは変
わらず、差動対回路Ａ2によって一つ前のデータ（今ま
でのデータ）を保持することになる。
ベルになると、差動対回路Ａ3 のトランジスタＱ16がオ
ン状態になり、差動対回路Ａ1 に代って差動対回路Ａ2
が動作し、上述の出力端Ｑ、ＱＮの状態を保持し続け
る。すなわち、差動対回路Ａ1に次のデータが供給され
ても、差動対回路Ａ3 によって差動対回路Ａ1 の動作は
止められているため、出力端Ｑ，ＱＮの出力レベルは変
わらず、差動対回路Ａ2によって一つ前のデータ（今ま
でのデータ）を保持することになる。
【００３３】上記回路構成によれば、前記図１０のよう
に、立ち下がり速度を改善するためにエミッタフォロワ
電流ＩOEF を大きくする必要もなく、また、前記図１１
と異なり、ＡＰＤ回路を付加したとしても相補出力を得
ることができる。よって、低消費電力で、立ち上がり遅
延時間と立ち下がり遅延時間を揃え、高速な動作を達成
するＤ−フリップフロップ回路が実現できる。
に、立ち下がり速度を改善するためにエミッタフォロワ
電流ＩOEF を大きくする必要もなく、また、前記図１１
と異なり、ＡＰＤ回路を付加したとしても相補出力を得
ることができる。よって、低消費電力で、立ち上がり遅
延時間と立ち下がり遅延時間を揃え、高速な動作を達成
するＤ−フリップフロップ回路が実現できる。
【００３４】図４はこの発明の第４実施形態として図３
のＤ−ラッチ回路の変形構成を示す回路図である。差動
対回路の差動電流路における各トランジスタのベース，
エミッタ間電圧Ｖbe等のプロセス上のバラツキに対して
差動電流の偏りの影響をなくした構造になっている。よ
って、この差動対回路Ａ31のエミッタ電流路である動作
制御電流路は２本に分けてある。
のＤ−ラッチ回路の変形構成を示す回路図である。差動
対回路の差動電流路における各トランジスタのベース，
エミッタ間電圧Ｖbe等のプロセス上のバラツキに対して
差動電流の偏りの影響をなくした構造になっている。よ
って、この差動対回路Ａ31のエミッタ電流路である動作
制御電流路は２本に分けてある。
【００３５】差動対回路Ａ1 のトランジスタＱ1 とＱ3
の差動対のエミッタ電流路は差動対回路Ａ31のトランジ
スタＱ151 のコレクタに接続されている。差動対回路Ａ
1 のトランジスタＱ2 とＱ4 の差動対のエミッタ電流路
は差動対回路Ａ31のトランジスタＱ152 のコレクタに接
続されている。差動対回路Ａ2 のトランジスタＱ12とＱ
14の差動対のエミッタ電流路は差動対回路Ａ31のトラン
ジスタＱ161 のコレクタに接続されている。差動対回路
Ａ2 のトランジスタＱ11とＱ13の差動対のエミッタ電流
路は差動対回路Ａ31のトランジスタＱ162 のコレクタに
接続されている。差動対回路Ａ31のトランジスタＱ151
とＱ161 の差動対のエミッタ電流路は定電流源Ｉ41を介
してＶEEに繋がる。差動対回路Ａ31のトランジスタＱ15
2 とＱ162 の差動対のエミッタ電流路は定電流源Ｉ42を
介してＶEEに繋がる。
の差動対のエミッタ電流路は差動対回路Ａ31のトランジ
スタＱ151 のコレクタに接続されている。差動対回路Ａ
1 のトランジスタＱ2 とＱ4 の差動対のエミッタ電流路
は差動対回路Ａ31のトランジスタＱ152 のコレクタに接
続されている。差動対回路Ａ2 のトランジスタＱ12とＱ
14の差動対のエミッタ電流路は差動対回路Ａ31のトラン
ジスタＱ161 のコレクタに接続されている。差動対回路
Ａ2 のトランジスタＱ11とＱ13の差動対のエミッタ電流
路は差動対回路Ａ31のトランジスタＱ162 のコレクタに
接続されている。差動対回路Ａ31のトランジスタＱ151
とＱ161 の差動対のエミッタ電流路は定電流源Ｉ41を介
してＶEEに繋がる。差動対回路Ａ31のトランジスタＱ15
2 とＱ162 の差動対のエミッタ電流路は定電流源Ｉ42を
介してＶEEに繋がる。
【００３６】図４の構成は図３と比べてＩSWを定電流源
Ｉ41（ＩSW1 ）をＩ42（ＩSW1 ）とに分けているので、
抵抗Ｒ1 〜Ｒ4 は抵抗Ｒ81，Ｒ82の２倍に変更してい
る。また、ＩSW1 ＝ＩSW1 ＝２４０μＡを流すものとす
る。この構成の回路動作は図３と同様であるため説明は
省略する。
Ｉ41（ＩSW1 ）をＩ42（ＩSW1 ）とに分けているので、
抵抗Ｒ1 〜Ｒ4 は抵抗Ｒ81，Ｒ82の２倍に変更してい
る。また、ＩSW1 ＝ＩSW1 ＝２４０μＡを流すものとす
る。この構成の回路動作は図３と同様であるため説明は
省略する。
【００３７】図５はこの発明の第５実施形態として２入
力相補出力マルチプレクス回路の構成を示す回路図であ
る。図４の構成に比べて異なる箇所は差動対回路Ａ2 の
各ベースの電位印加形態を差動対回路Ａ1 のそれに合わ
せるように構成しているところである。差動対回路Ａ1
において、トランジスタＱ1 ，Ｑ2 の共通ベースへの制
御信号としてＤ1 信号入力に対応する信号が供給され
る。このＤ1 信号入力端はＮＰＮトランジスタＱ21のベ
ースに供給される。トランジスタＱ21のコレクタはＧＮ
Ｄに接続され、エミッタはトランジスタＱ1 のベースに
接続されると共に定電流源Ｉ1 を介してＶEEに接続され
ている。トランジスタＱ3 ，Ｑ4 の共通ベースへの制御
信号として定電圧Ｖbb2 が供給される。
力相補出力マルチプレクス回路の構成を示す回路図であ
る。図４の構成に比べて異なる箇所は差動対回路Ａ2 の
各ベースの電位印加形態を差動対回路Ａ1 のそれに合わ
せるように構成しているところである。差動対回路Ａ1
において、トランジスタＱ1 ，Ｑ2 の共通ベースへの制
御信号としてＤ1 信号入力に対応する信号が供給され
る。このＤ1 信号入力端はＮＰＮトランジスタＱ21のベ
ースに供給される。トランジスタＱ21のコレクタはＧＮ
Ｄに接続され、エミッタはトランジスタＱ1 のベースに
接続されると共に定電流源Ｉ1 を介してＶEEに接続され
ている。トランジスタＱ3 ，Ｑ4 の共通ベースへの制御
信号として定電圧Ｖbb2 が供給される。
【００３８】差動対回路Ａ2 において、トランジスタＱ
11，Ｑ12の共通ベースへの制御信号としてＤ0 信号入力
に対応する信号が供給される。上記Ｄ0 信号入力端はＮ
ＰＮトランジスタＱ31のベースに供給される。トランジ
スタＱ31のコレクタはＧＮＤに接続され、エミッタはト
ランジスタＱ11のベースに接続されると共に定電流源Ｉ
2 を介してＶEEに接続されている。トランジスタＱ13，
Ｑ14の共通ベースへの制御信号として定電圧Ｖbb2 が供
給される。また、図４の構成ではクロック信号入力端Ｃ
Ｋであったが、この図５ではセレクト信号入力端Ｓとし
た。
11，Ｑ12の共通ベースへの制御信号としてＤ0 信号入力
に対応する信号が供給される。上記Ｄ0 信号入力端はＮ
ＰＮトランジスタＱ31のベースに供給される。トランジ
スタＱ31のコレクタはＧＮＤに接続され、エミッタはト
ランジスタＱ11のベースに接続されると共に定電流源Ｉ
2 を介してＶEEに接続されている。トランジスタＱ13，
Ｑ14の共通ベースへの制御信号として定電圧Ｖbb2 が供
給される。また、図４の構成ではクロック信号入力端Ｃ
Ｋであったが、この図５ではセレクト信号入力端Ｓとし
た。
【００３９】図５の回路の基本的動作は図４と同様であ
る。すなわち、各データ信号入力端より、差動対回路Ａ
1 にはＤ1 信号入力、差動対回路Ａ2 にはＤ0 信号入力
がなされるが、セレクト信号入力端Ｓによって差動対回
路Ａ1 ，Ａ2 のいずれかが選ばれ、実際のＤ1 信号ある
いはＤ0 信号に対応する相補出力が実現される。
る。すなわち、各データ信号入力端より、差動対回路Ａ
1 にはＤ1 信号入力、差動対回路Ａ2 にはＤ0 信号入力
がなされるが、セレクト信号入力端Ｓによって差動対回
路Ａ1 ，Ａ2 のいずれかが選ばれ、実際のＤ1 信号ある
いはＤ0 信号に対応する相補出力が実現される。
【００４０】図６はこの発明の第６実施形態として２入
力相補出力ＡＮＤ回路の構成を示す回路図である。図５
の構成に比べて異なる箇所として、差動対回路Ａ2 にお
いて、図５でいうＤ0 信号入力端に関係する回路を取り
除いたこと、各共通ベース、及び各差動電流路における
差動対回路Ａ1 の接続関係をＡＮＤロジックが組まれる
ような接続関係にしたことである。
力相補出力ＡＮＤ回路の構成を示す回路図である。図５
の構成に比べて異なる箇所として、差動対回路Ａ2 にお
いて、図５でいうＤ0 信号入力端に関係する回路を取り
除いたこと、各共通ベース、及び各差動電流路における
差動対回路Ａ1 の接続関係をＡＮＤロジックが組まれる
ような接続関係にしたことである。
【００４１】トランジスタＱ11，Ｑ12の共通ベースへの
制御信号として、差動対回路Ａ1 のトランジスタＱ3 ，
Ｑ4 の共通ベースと同じ定電圧Ｖbb2 が供給される。ト
ランジスタＱ13，Ｑ14の共通ベースは差動対回路Ａ1 の
トランジスタＱ1 ，Ｑ2 の共通ベースに接続される。差
動対回路Ａ2 において、差動対Ｑ11，Ｑ14の両コレクタ
電流路は共に差動対回路Ａ1 のトランジスタＱ3 のコレ
クタに接続されている。差動対Ｑ12，Ｑ13の両コレクタ
は共に差動対回路Ａ1 のトランジスタＱ4 のコレクタに
接続されている。トランジスタＱ13のコレクタは抵抗Ｒ
2 を介してＧＮＤに接続されている。
制御信号として、差動対回路Ａ1 のトランジスタＱ3 ，
Ｑ4 の共通ベースと同じ定電圧Ｖbb2 が供給される。ト
ランジスタＱ13，Ｑ14の共通ベースは差動対回路Ａ1 の
トランジスタＱ1 ，Ｑ2 の共通ベースに接続される。差
動対回路Ａ2 において、差動対Ｑ11，Ｑ14の両コレクタ
電流路は共に差動対回路Ａ1 のトランジスタＱ3 のコレ
クタに接続されている。差動対Ｑ12，Ｑ13の両コレクタ
は共に差動対回路Ａ1 のトランジスタＱ4 のコレクタに
接続されている。トランジスタＱ13のコレクタは抵抗Ｒ
2 を介してＧＮＤに接続されている。
【００４２】トランジスタＱ21のベース、トランジスタ
Ｑ22のベースがそれぞれ、このＡＮＤ回路の信号Ｂ1 入
力端，信号Ｂ2 入力端となり、ＡＮＤ回路の相補出力を
出力端ＱＮ，Ｑに得る。電流スイッチ回路ＳＷ1 ，ＳＷ
2 各々の電流路に61〜64の番号を付して動作を説明す
る。スイッチング電流路それぞれに信号Ｂ1 ，Ｂ2 が共
に“Ｈ”レベルのとき、差動対回路Ａ1 のトランジスタ
Ｑ1 ，Ｑ2 がオンし、これに対応する電流路61，63が活
性化し、これに対応する相補な論理出力が得られる。信
号Ｂ1 ，Ｂ2 のその他の入力の組み合わせでは全て電流
路62，64が活性化し、これに対応する相補な論理出力が
得られる。このような回路構成によれば、ＡＮＤ論理の
相補出力が実現される。
Ｑ22のベースがそれぞれ、このＡＮＤ回路の信号Ｂ1 入
力端，信号Ｂ2 入力端となり、ＡＮＤ回路の相補出力を
出力端ＱＮ，Ｑに得る。電流スイッチ回路ＳＷ1 ，ＳＷ
2 各々の電流路に61〜64の番号を付して動作を説明す
る。スイッチング電流路それぞれに信号Ｂ1 ，Ｂ2 が共
に“Ｈ”レベルのとき、差動対回路Ａ1 のトランジスタ
Ｑ1 ，Ｑ2 がオンし、これに対応する電流路61，63が活
性化し、これに対応する相補な論理出力が得られる。信
号Ｂ1 ，Ｂ2 のその他の入力の組み合わせでは全て電流
路62，64が活性化し、これに対応する相補な論理出力が
得られる。このような回路構成によれば、ＡＮＤ論理の
相補出力が実現される。
【００４３】図７はこの発明の第７実施形態としてＤ−
フリップフロップ回路の構成を示す回路図である。この
Ｄ−フリップフロップ回路はＤ−ラッチ回路を２個用
い、データ入力側をマスター（ＭＡＳ）、データ出力側
をスレーブ（ＳＬＶ）とした構成になっている。マスタ
ー側の回路は前述の図１０と同様であり、スレーブ側の
回路は図４の回路構成と同様である。抵抗Ｒ81やＲ82の
持つ抵抗値に対して、抵抗Ｒ21，Ｒ22，Ｒ1 ，Ｒ2 ，Ｒ
3 ，Ｒ4 は各々２倍の抵抗値を有する。
フリップフロップ回路の構成を示す回路図である。この
Ｄ−フリップフロップ回路はＤ−ラッチ回路を２個用
い、データ入力側をマスター（ＭＡＳ）、データ出力側
をスレーブ（ＳＬＶ）とした構成になっている。マスタ
ー側の回路は前述の図１０と同様であり、スレーブ側の
回路は図４の回路構成と同様である。抵抗Ｒ81やＲ82の
持つ抵抗値に対して、抵抗Ｒ21，Ｒ22，Ｒ1 ，Ｒ2 ，Ｒ
3 ，Ｒ4 は各々２倍の抵抗値を有する。
【００４４】上記構成の回路では、まず、クロックＣＫ
がローレベルとすると、マスター側では差動対回路Ａ4
が動作し、データ信号Ｄを受け付ける。このとき、スレ
ーブ側ではクロックＣＫのローレベルにより差動対回路
Ａ1 は非動作状態で、差動対回路Ａ2 が動作状態となっ
ている。従って、たとえデータ信号Ｄの変化に応じて伝
送線ＭＯ，ＢＭＯに別のデータが伝送されても、差動対
回路Ａ2 により前データが保持され出力端Ｑ，ＱＮから
出力され続ける。
がローレベルとすると、マスター側では差動対回路Ａ4
が動作し、データ信号Ｄを受け付ける。このとき、スレ
ーブ側ではクロックＣＫのローレベルにより差動対回路
Ａ1 は非動作状態で、差動対回路Ａ2 が動作状態となっ
ている。従って、たとえデータ信号Ｄの変化に応じて伝
送線ＭＯ，ＢＭＯに別のデータが伝送されても、差動対
回路Ａ2 により前データが保持され出力端Ｑ，ＱＮから
出力され続ける。
【００４５】クロックＣＫがハイレベルになると、マス
ター側では差動対回路Ａ4 に代って差動対回路Ａ5 が動
作状態となるから、このときのデータ信号Ｄがラッチさ
れる。さらにこのとき、スレーブ側ではクロックＣＫの
ハイレベルにより、差動対回路Ａ2 が非動作状態にな
り、差動対回路Ａ1 が動作状態になるから、マスター側
の差動対回路Ａ5 でラッチされたデータは伝送線ＭＯ，
ＢＭＯを介してスレーブ側に受け入れられ、出力端Ｑ，
ＱＮにデータ信号Ｄに応じた相補出力が得られる。
ター側では差動対回路Ａ4 に代って差動対回路Ａ5 が動
作状態となるから、このときのデータ信号Ｄがラッチさ
れる。さらにこのとき、スレーブ側ではクロックＣＫの
ハイレベルにより、差動対回路Ａ2 が非動作状態にな
り、差動対回路Ａ1 が動作状態になるから、マスター側
の差動対回路Ａ5 でラッチされたデータは伝送線ＭＯ，
ＢＭＯを介してスレーブ側に受け入れられ、出力端Ｑ，
ＱＮにデータ信号Ｄに応じた相補出力が得られる。
【００４６】クロックＣＫが再びローレベルになると、
マスター側では差動対回路Ａ4 が動作し、データ信号Ｄ
を受け付けるが、スレーブ側では差動対回路Ａ1 は非動
作状態、差動対回路Ａ2 が動作状態となる。従って、た
とえデータ信号Ｄの変化に応じて伝送線ＭＯ，ＢＭＯに
別のデータが伝送されても、クロックＣＫがハイレベル
にならない限り、差動対回路Ａ2 により前データが保持
され出力端Ｑ，ＱＮに出力され続けることになる。
マスター側では差動対回路Ａ4 が動作し、データ信号Ｄ
を受け付けるが、スレーブ側では差動対回路Ａ1 は非動
作状態、差動対回路Ａ2 が動作状態となる。従って、た
とえデータ信号Ｄの変化に応じて伝送線ＭＯ，ＢＭＯに
別のデータが伝送されても、クロックＣＫがハイレベル
にならない限り、差動対回路Ａ2 により前データが保持
され出力端Ｑ，ＱＮに出力され続けることになる。
【００４７】図８はこの発明を適用した構成において従
来例との比較を示す第１のグラフである。この発明が適
用された図３のＤ−ラッチ回路と従来の図１０のＤ−ラ
ッチ回路との比較をしている。横軸は回路を構成したと
きの配線長（ｍｍ）、縦軸はこれに対する回路動作の遅
延時間Ｔｐｄ（ｐｓ）を示している。Ｆ３-1、Ｆ３-2は
それぞれ図３の回路動作のデータの遅れ、クロックの遅
れを示す。Ｆ１０-1、Ｆ１０-2はそれぞれ図１０の回路
動作のデータの遅れ、クロックの遅れを示す。動作条件
として、ＶEEは−５．２Ｖとし、消費電力は図３の回路
で４．３ｍＷ、図１０の回路で８．２ｍＷとしている。
配線はアルミニウム配線、ジャンクション温度Ｔｊ＝８
０℃である。平均配線長２ｍｍ（配線負荷容量：０．２
５２ｐＦ／ｍｍ）において従来回路と同様のＴｐｄを得
るために必要な電力は約５０％にまで抑えることができ
る。
来例との比較を示す第１のグラフである。この発明が適
用された図３のＤ−ラッチ回路と従来の図１０のＤ−ラ
ッチ回路との比較をしている。横軸は回路を構成したと
きの配線長（ｍｍ）、縦軸はこれに対する回路動作の遅
延時間Ｔｐｄ（ｐｓ）を示している。Ｆ３-1、Ｆ３-2は
それぞれ図３の回路動作のデータの遅れ、クロックの遅
れを示す。Ｆ１０-1、Ｆ１０-2はそれぞれ図１０の回路
動作のデータの遅れ、クロックの遅れを示す。動作条件
として、ＶEEは−５．２Ｖとし、消費電力は図３の回路
で４．３ｍＷ、図１０の回路で８．２ｍＷとしている。
配線はアルミニウム配線、ジャンクション温度Ｔｊ＝８
０℃である。平均配線長２ｍｍ（配線負荷容量：０．２
５２ｐＦ／ｍｍ）において従来回路と同様のＴｐｄを得
るために必要な電力は約５０％にまで抑えることができ
る。
【００４８】図９はこの発明を適用した構成において従
来例との比較を示す第２のグラフである。この発明が適
用された図３のＤ−ラッチ回路（Ｆ３）と、従来の図１
０のＤ−ラッチ回路（Ｆ１０）との比較である。横軸は
電力（ｍＷ）、縦軸は回路動作の遅延時間Ｔｐｄ（ｐ
ｓ）を示している。動作条件として、ＶEEは−５．２
Ｖ、回路配線はアルミニウム配線長２ｍｍ、ジャンクシ
ョン温度Ｔｊ＝８０℃である。破線Ｐ1 に示すように、
ほぼ同じ消費電力において約２．４倍の高速化を達成で
きる。Ｔｐｄに注目すると、同じＴｐｄを得るのにかな
り消費電力を抑えることができ、破線Ｐ2 では従来の１
／１．９に抑えられる。これを参考にすると、例えば配
線長４ｍｍ程度で同様のＴｐｄを得たいならば消費電力
は従来の約４０％にまで抑えることが可能となる。
来例との比較を示す第２のグラフである。この発明が適
用された図３のＤ−ラッチ回路（Ｆ３）と、従来の図１
０のＤ−ラッチ回路（Ｆ１０）との比較である。横軸は
電力（ｍＷ）、縦軸は回路動作の遅延時間Ｔｐｄ（ｐ
ｓ）を示している。動作条件として、ＶEEは−５．２
Ｖ、回路配線はアルミニウム配線長２ｍｍ、ジャンクシ
ョン温度Ｔｊ＝８０℃である。破線Ｐ1 に示すように、
ほぼ同じ消費電力において約２．４倍の高速化を達成で
きる。Ｔｐｄに注目すると、同じＴｐｄを得るのにかな
り消費電力を抑えることができ、破線Ｐ2 では従来の１
／１．９に抑えられる。これを参考にすると、例えば配
線長４ｍｍ程度で同様のＴｐｄを得たいならば消費電力
は従来の約４０％にまで抑えることが可能となる。
【００４９】以上、各実施例によれば、ＡＰＤ化が困難
と思われていた相補出力の縦積み回路においてＡＰＤ化
を達成することができた。すなわち、常時交互に通電す
る２つの電流スイッチ回路（ＳＷ1 ，ＳＷ2 ）を持つよ
うに差動対を二重化した構成により、ＡＰＤ回路を有し
た相補出力の縦積みＥＣＬ回路が構成できる。従って、
従来のように、立ち下がり速度を改善するためにエミッ
タフォロワ電流を大きくする必要もなく、低消費電力
で、立ち上がり遅延時間と立ち下がり遅延時間を揃え
た、高速な動作が達成される。
と思われていた相補出力の縦積み回路においてＡＰＤ化
を達成することができた。すなわち、常時交互に通電す
る２つの電流スイッチ回路（ＳＷ1 ，ＳＷ2 ）を持つよ
うに差動対を二重化した構成により、ＡＰＤ回路を有し
た相補出力の縦積みＥＣＬ回路が構成できる。従って、
従来のように、立ち下がり速度を改善するためにエミッ
タフォロワ電流を大きくする必要もなく、低消費電力
で、立ち上がり遅延時間と立ち下がり遅延時間を揃え
た、高速な動作が達成される。
【００５０】
【発明の効果】以上説明したように、この発明によれ
ば、差動対を二重化して電流スイッチを構成し、これに
ＡＰＤ回路を設けたので、相補出力で低消費電力、高速
動作が達成できるエミッタ結合論理回路が提供できる。
ば、差動対を二重化して電流スイッチを構成し、これに
ＡＰＤ回路を設けたので、相補出力で低消費電力、高速
動作が達成できるエミッタ結合論理回路が提供できる。
【図１】この発明の第１実施形態に係る要部の構成を示
す回路図。
す回路図。
【図２】この発明の第２実施形態に係る要部の構成を示
す回路図。
す回路図。
【図３】この発明の第３実施形態としてＤ−ラッチ回路
の構成を示す回路図。
の構成を示す回路図。
【図４】この発明の第４実施形態として図３の変形構成
を示す回路図。
を示す回路図。
【図５】この発明の第５実施形態として２入力相補出力
マルチプレクス回路の構成を示す回路図。
マルチプレクス回路の構成を示す回路図。
【図６】この発明の第６実施形態として２入力相補出力
ＡＮＤ回路の構成を示す回路図。
ＡＮＤ回路の構成を示す回路図。
【図７】この発明の第７実施形態としてＤ−フリップフ
ロップ回路の構成を示す回路図。
ロップ回路の構成を示す回路図。
【図８】この発明を適用した構成において従来例との比
較を示す第１のグラフ。
較を示す第１のグラフ。
【図９】この発明を適用した構成において従来例との比
較を示す第２のグラフ。
較を示す第２のグラフ。
【図１０】従来の相補出力のＤ−ラッチ回路を示す回路
図。
図。
【図１１】図１０の出力段をＡＰＤ化した回路図。
Ａ1 …差動対回路、Ｉ…定電流源、Ｑ1 〜Ｑ8 …ＮＰＮ
トランジスタ、Ｒ1 〜Ｒ4 …抵抗、Ｎ1 ，Ｎ2 …ノー
ド、Ｑ，ＱＮ…相補出力端。
トランジスタ、Ｒ1 〜Ｒ4 …抵抗、Ｎ1 ，Ｎ2 …ノー
ド、Ｑ，ＱＮ…相補出力端。
フロントページの続き
(56)参考文献 特開 平７−142991（ＪＰ，Ａ)
特開 平７−307662（ＪＰ，Ａ)
特開 平４−227324（ＪＰ，Ａ)
特開 平５−243966（ＪＰ，Ａ)
特開 平６−69784（ＪＰ，Ａ)
Ｋｕｒｏｄａ Ｔ． ｅｔ ａｌ．,
Ｃａｐａｃｉｔｏｒ−ｆｒｅｅ ｌｅｖ
ｅｌ−ｓｅｎｓｉｔｉｖｅ ａｃｔｉｖ
ｅ ｐｕｌｌ−ｄｏｗｎ ＥＣＬ Ｃｉ
ｒｃｕｉｔ ｗｉｔｈ ｓｅｌｆ−ａｄ
ｊｕｓｔｉｎｇ ｄｒｉｖｉｎｇ ｃａ
ｐａｂｉｌｉｔｙ，ＶＬＳＩ Ｃｉｒｃ
ｕｉｔｓ， 1993． Ｄｉｇｅｓｔ ｏ
ｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ． 1993 Ｓｙｍｐｏｓｉｕｍ ｏ
ｎ，米国，1993年，ｐａｇｅｓ 29−30
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/086
H03K 19/00
H03K 19/013
Claims (4)
- 【請求項１】 第１の制御信号により活性化され、第１
の差動電流路を構成する第１、第２電流路と、第２の制
御信号により活性化され、第２の差動電流路を構成する
第３、第４電流路とを有し、前記第１電流路と第３電流
路とを用いて構成された第１差動対と、前記第２電流路
と第４電流路とを用いて構成された第２差動対とからな
る二重化された第１の差動対回路と、 前記第１の差動対回路に応じた第１信号を得る第１出力
端及び前記第１信号に相補的な第２信号を得る第２出力
端と、前記第１、第２の制御信号に応じて 前記第１出力端の電
位を降下させる第１プルダウン用回路と、前記第１、第２の制御信号に応じて 前記第２出力端の電
位を降下させる第２プルダウン用回路と、 前記第１、第２、第３、第４電流路のうち少なくともい
ずれか二つの電流路に差動電流路がそれぞれ接続される
第２差動対回路と、 前記第１の差動対回路及び第２の差動対回路を相互に切
り換え動作させる制御回路と を具備したことを特徴とす
るエミッタ結合論理回路。 - 【請求項２】 第１の制御信号により活性化され、第１
の差動電流路を構成する第１、第２電流路と、第２の制
御信号により活性化され、第２の差動電流路を構成する
第３、第４電流路とを有し、前記第１電流路と第３電流
路を用いて構成された第１差動対と、前記第２電流路と
第４電流路を用いて構成された第２差動対とからなる二
重化された第１の差動対回路と、 前記第１の差動対回路に応じた第１信号を得る第１出力
端及び前記第１信号に相補的な第２信号を得る第２出力
端と、 前記第１、第２の制御信号に応じて前記第１出力端の電
位を降下させる第１プルダウン用回路と、 前記第１、第２の制御信号に応じて前記第２出力端の電
位を降下させる第２プルダウン用回路と、 前記第１、第２、第３、第４電流路に各々対応する第
５、第６、第７、第８電 流路を有するとともに、前記第
１の差動対回路に並列接続され、前記第５電流路と第７
電流路とを用いて構成された第３差動対と、前記第６電
流路と第８電流路とを用いて構成された第４差動対とか
らなる二重化された第２の差動対回路と、 前記第１の差動対回路及び第２の差動対回路を相互に切
り換え動作させる制御回路とを具備し、 前記第２の差動対回路の差動対各々に電位が与えられ、
前記制御回路により、前記第１の差動対回路に代って前
記第２の差動対回路を動作させ、前記第１の差動対回路
より得た前記第１、第２信号を、前記第１、第２の制御
信号に関わらずに保持することを特徴とするエミッタ結
合論理回路。 - 【請求項３】 前記制御回路は一方の差動電流路が前記
第１の差動対回路の動作制御電流路と接続され、他方の
差動電流路が前記第２の差動対回路の動作制御電流路と
接続された第３の差動対回路であり、この第３の差動対
回路は少なくとも第３の制御信号によって前記第１、第
２の差動対回路それぞれの動作を切り換え制御すること
を特徴とする請求項２記載のエミッタ結合論理回路。 - 【請求項４】 前記制御回路は、第３の制御信号により
活性化される一方の差動電流路に第９、第１０電流路が
設けられ、第４の制御信号により活性化される他方の差
動電流路に第１１、第１２電流路が設けられ、前記第９
電流路と第１２電流路とを用いて構成される第５差動対
と、前記第１０電流路と第１１電流路とを用いて構成さ
れる第６差動対とからなる二重化された第３の差動対回
路であり、 前記第９電流路は前記第１の差動対回路における前記第
１差動対の動作制御電流路に接続され、前記第１０電流
路は前記第１の差動対回路における前記第２差動対の動
作制御電流路に接続され、前記第１１電流路は前記第２
の差動対回路における前記第３差動対の動作制御電流路
に接続され、前記第１２電流路は前記第２の差動対回路
における前記第４差動対の動作制御電流路に接続され、 前記第３の差動対回路は少なくとも第３の制御信号によ
って前記第１、第２の差動対回路それぞれの動作を切り
換え制御することを特徴とする請求項２記載のエミッタ
結合論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17602895A JP3464851B2 (ja) | 1995-07-12 | 1995-07-12 | エミッタ結合論理回路 |
| US08/678,780 US5781035A (en) | 1995-07-12 | 1996-07-11 | Dual-differential-pair emitter-coupled logic complementary-output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17602895A JP3464851B2 (ja) | 1995-07-12 | 1995-07-12 | エミッタ結合論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927744A JPH0927744A (ja) | 1997-01-28 |
| JP3464851B2 true JP3464851B2 (ja) | 2003-11-10 |
Family
ID=16006471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17602895A Expired - Fee Related JP3464851B2 (ja) | 1995-07-12 | 1995-07-12 | エミッタ結合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5781035A (ja) |
| JP (1) | JP3464851B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| IT1298817B1 (it) * | 1998-03-27 | 2000-02-02 | Sgs Thomson Microelectronics | Circuito di scarica a massa di un nodo a potenziale negativo,con controllo della corrente di scarica |
| US6628220B2 (en) | 2002-01-31 | 2003-09-30 | Raytheon Company | Circuit for canceling thermal hysteresis in a current switch |
| US8891681B2 (en) | 2012-03-20 | 2014-11-18 | Intel Mobile Communications GmbH | Transmitters and methods |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4347446A (en) * | 1979-12-10 | 1982-08-31 | Amdahl Corporation | Emitter coupled logic circuit with active pull-down |
| US5381057A (en) * | 1993-05-03 | 1995-01-10 | Kabushiki Kaisha Toshiba | ECL gate having active pull-down transistor |
| DE4321482C1 (de) * | 1993-06-28 | 1994-12-08 | Siemens Ag | Digitale Schaltstufe mit Stromschalter |
| JP2561003B2 (ja) * | 1993-10-20 | 1996-12-04 | 日本電気株式会社 | アクティブプルダウン型ｅｃｌ回路 |
-
1995
- 1995-07-12 JP JP17602895A patent/JP3464851B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-11 US US08/678,780 patent/US5781035A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｋｕｒｏｄａ Ｔ． ｅｔ ａｌ．，Ｃａｐａｃｉｔｏｒ−ｆｒｅｅ ｌｅｖｅｌ−ｓｅｎｓｉｔｉｖｅ ａｃｔｉｖｅ ｐｕｌｌ−ｄｏｗｎ ＥＣＬ Ｃｉｒｃｕｉｔ ｗｉｔｈ ｓｅｌｆ−ａｄｊｕｓｔｉｎｇ ｄｒｉｖｉｎｇ ｃａｐａｂｉｌｉｔｙ，ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， １９９３． Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ． １９９３ Ｓｙｍｐｏｓｉｕｍ ｏｎ，米国，１９９３年，ｐａｇｅｓ ２９−３０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0927744A (ja) | 1997-01-28 |
| US5781035A (en) | 1998-07-14 |
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