JP2004186710A - フリップフロップ回路およびクロック信号によってデータを保持し同期させる方法 - Google Patents
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Abstract
【課題】簡単な構成でより小さい回路規模の、より低い消費電力かつより高速に動作するフリップフロップ回路を提供する。
【解決手段】トランジスタＢ１〜Ｂ４およびＢ５〜Ｂ８で構成される２つのラッチホールド回路とトランジスタＢ９〜Ｂ１２で構成されるクロック用差動回路をもつフリップフロップ回路において、クロック入力ＣＰがＨｉレベルかつＣＮがＬｏレベルの時、トランジスタＢ９、Ｂ１０がオン状態になり、定電流源Ｉ２の電流によりトランジスタＢ２、Ｂ３がオフ状態になり、第１のラッチホールド回路はトランスペアレント状態となり、同様にトランジスタＢ５、Ｂ８もオフ状態になるため、第２のラッチホールド回路は、ホールド状態となる。クロック入力ＣＰがＬレベルかつＣＮがＨレベルの時は、第１と第２のラッチホールド回路の状態は、入れ替わり、フリップフロップ動作を行う。
【選択図】 図１
【解決手段】トランジスタＢ１〜Ｂ４およびＢ５〜Ｂ８で構成される２つのラッチホールド回路とトランジスタＢ９〜Ｂ１２で構成されるクロック用差動回路をもつフリップフロップ回路において、クロック入力ＣＰがＨｉレベルかつＣＮがＬｏレベルの時、トランジスタＢ９、Ｂ１０がオン状態になり、定電流源Ｉ２の電流によりトランジスタＢ２、Ｂ３がオフ状態になり、第１のラッチホールド回路はトランスペアレント状態となり、同様にトランジスタＢ５、Ｂ８もオフ状態になるため、第２のラッチホールド回路は、ホールド状態となる。クロック入力ＣＰがＬレベルかつＣＮがＨレベルの時は、第１と第２のラッチホールド回路の状態は、入れ替わり、フリップフロップ動作を行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスに関し、特に、バイポーラトランジスタを用いたＥＣＬ型低電圧かつ低消費電力フリップフロップ回路に関する。
【０００２】
【従来の技術】
フリップフロップ回路は、半導体デバイスなどの電子デバイスにおいてますます重要となってきており、低電圧動作、低電力動作、高速動作、簡易構造、少ない構成要素であることなどが望まれている。従来の低電圧で動作するＥＣＬ型フリップフロップ回路には、特開平２−２１７１７の技術に係る回路（図５）および特開平１０−５１２７８の技術に係る回路（図６）等がある。
【０００３】
図５のフリップフロップ回路は、マスタ回路とスレーブ回路を構成する２つのラッチホールド回路とクロック回路からなる。いずれのトランジスタもエミッタは負側電源ＶＥＥとの間に電流源が接続され、コレクタは、正側電源ＶＣＣまたは、正側電源ＶＣＣとの間に抵抗が接続されるという構成になっており、低電圧動作に向いた回路となっているが、電流源の数が５つと多く、低電流動作には向いていなかった。またトランジスタは１４個と多い。
【０００４】
図６のフリップフロップ回路は、２つのデータバッファ回路と２つのラッチホールド回路とクロック回路とから構成されており、各トランジスタは正側電源と負側電源の間に、抵抗と電流源を介して接続されており、低電圧動作に適しており、電流源の数も４つと図５の回路に比べ少なくなっている。しかし、各ラッチホールド回路の前に接続されたバッファ回路の分だけ、データの伝達時間がかかり、高速動作にとっては、不利であり、また、さらに低電圧な動作が望まれる。またトランジスタは同様に１４個と多い。
【０００５】
【発明が解決しようとする課題】
したがって、従来のフリップフロップ回路においては、低電圧動作、低電力動作、高速動作、簡易構造、少ない構成要素であることなどが望まれている。本発明はこのようなフリップフロップ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のフリップフロップ回路は、（Ａ）第１のラッチホールド回路と、（Ｂ）前記ラッチホールド回路に縦続接続される第２のラッチホールド回路と、（Ｃ）前記２つのラッチホールド回路に制御信号を与える、クロック回路を有する。前記各ラッチホールド回路は、入出力間の電位差によりトランスペアレント状態とホールド状態の２つの状態をとる。クロック回路は、各ラッチホールド回路の２つの状態を与える制御をする。各実施例の詳細は下で詳細に説明する。
【０００７】
前記ラッチホールド回路は、各エミッタが共通の定電流源に接続されたトランジスタＢ１〜Ｂ４を用い、トランジスタＢ１およびＢ４の各ベースを正側および負側の一対の入力とし、互いに接続されたトランジスタＢ１およびＢ２のコレクタとＢ３のベースとを負側出力とし、互いに接続されたトランジスタＢ３およびＢ４のコレクタとＢ２のベースとを正側出力とする。
【０００８】
各入力が各出力よりも電位が低い場合は、トランジスタＢ１およびＢ４がオフとなり、正帰還となるトランジスタＢ２およびＢ３がオンとなり、ホールド状態を維持し、電位差が逆の場合は、各トランジスタのオン・オフの状態が逆転するので、トランスペアレント状態となる。
【０００９】
クロック回路は、各エミッタが共通の定電流源Ｉ２に接続されたトランジスタＢ９〜Ｂ１２で構成され、トランジスタＢ９およびＢ１０のベースは共に負側クロック入力となる。トランジスタＢ１１およびＢ１２のベースは共に正側クロック入力となる。トランジスタＢ９およびＢ１０の各コレクタはそれぞれマスタ側ラッチホールド回路１１の負側および正側出力に接続され、トランジスタＢ１１およびＢ１２の各コレクタは、それぞれスレーブ側ラッチホールド回路１２の正側および負側出力に接続される。
【００１０】
マスタ側ラッチホールド回路１１の入力は、前段の同様なフリップフロップの出力に接続されるか、あるいは、クロック入力がＨｉレベルとＬｏレベルとの時のフリップフロップ回路出力の中間値のバイアス電圧が与えられる。
【００１１】
クロック入力がＬレベルの時、マスタ側ラッチホールド回路１１の出力はその入力に比べ低電位となり、マスタ側ラッチホールド回路１１はトランスペアレント状態になり、同時にスレーブ側ラッチホールド回路１２の入力をその出力に比べ低電位にして、スレーブ側ラッチホールド回路１２をホールド状態にする。クロック入力がＨレベルの時は逆に、マスタ側ラッチホールド回路１１は、ホールド状態になり、スレーブ側ラッチホールド回路１２はトランスペアレント状態となる。
【００１２】
【発明の実施の形態】
図１において、マスタ側ラッチホールド回路１１にはデータ信号１５、およびクロック回路１３が生成するクロック信号２０が入力される。マスタ側ラッチホールド回路１１は、それらデータ信号１５およびクロック信号２０のレベルに応じてトランスペアレント状態とホールド状態の２つの状態をとり、それら状態、データ信号１５および１８のレベルが反映されたデータ／クロック信号１６を出力する。このデータ／クロック信号１６はデータ信号成分とクロック信号成分の両方を含んでいる。
【００１３】
スレーブ側ラッチホールド回路１２には、マスタ側ラッチホールド回路１１からデータ／クロック信号１６がデータ／クロック信号路を介して供給され、またクロック回路１３からクロック信号２１が供給される。スレーブ側ラッチホールド回路１２はマスタ側ラッチホールド回路１１と同様にデータ／クロック信号１６とクロック信号２１のレベルに応じてトランスペアレント状態とホールド状態の２つの状態をとり、それら状態、データ／クロック信号１６およびクロック信号２１のレベルが反映されたフリップフロップ出力１９を出力する。なお、この図においては、図の簡明さのため各信号路を１つの線路のみで示したが、実際には各信号路は１もしくは２以上の線路からなる。後に説明する図２および図４の実施例においては各信号路を２ないし４の線路からなるようにしてある。
【００１４】
図２の実施例の構成について説明する。このフリップフロップ回路は、大きく分けるとマスタ側ラッチホールド回路１１、スレーブ側ラッチホールド回路１２、クロック回路１３からなる。マスタ側ラッチホールド回路１１は、トランジスタＢ１〜Ｂ４、抵抗Ｒ１およびＲ２、定電流源Ｉ１から構成されており、トランジスタＢ１〜Ｂ４の各エミッタと定電流源Ｉ１のシンク側が接続され、トランジスタＢ１、Ｂ２の各コレクタとＢ３のベースと抵抗Ｒ１の一方の端子とが接続され、マスタ回路の負側出力Ｏ１Ｎとなる。トランジスタＢ３およびＢ４の各コレクタとＢ２のベースと抵抗Ｒ２の一方の端子が接続され、マスタ回路の正側出力Ｏ１Ｐとなる。抵抗Ｒ１およびＲ２の他方の各端子は、正側電源ＶＣＣに接続される。
【００１５】
スレーブ側ラッチホールド回路１２は、マスタ側ラッチホールド回路１１と同様の構成であり、トランジスタＢ５〜Ｂ８、抵抗Ｒ３およびＲ４、定電流源Ｉ３から構成されており、トランジスタＢ５〜Ｂ８の各エミッタと定電流源Ｉ３のシンク側が接続され、トランジスタＢ５、Ｂ６の各コレクタとＢ７のベースと抵抗Ｒ３の一方の端子とが接続され、フリップフロップ出力の負側出力ＱＮとなる。トランジスタＢ７およびＢ８の各コレクタとＢ６のベースと抵抗Ｒ４の一方の端子が接続され、マスタ回路の正側出力Ｏ１Ｐとなる。抵抗Ｒ３およびＲ４の他方の各端子は、正側電源ＶＣＣに接続される。
【００１６】
クロック回路１３は、トランジスタＢ９〜Ｂ１２、定電流源Ｉ２で構成され、負側クロック入力ＣＮは、トランジスタＢ９およびＢ１０の各ベースに接続され、正側クロック入力ＣＰは、トランジスタＢ１１およびＢ１２の各ベースに接続される。トランジスタＢ９〜Ｂ１２の各エミッタは、定電流源Ｉ２のシンク側に接続される。トランジスタＢ９のコレクタは、マスタ側ラッチホールド回路１１の正側出力Ｏ１Ｐに、トランジスタＢ１０のコレクタは、マスタ側ラッチホールド回路１１の負側出力Ｏ１Ｎに、トランジスタＢ１１のコレクタは、スレーブ側ラッチホールド回路１２の正側出力ＱＰに、トランジスタＢ１２のコレクタは、スレーブ側ラッチホールド回路１２の負側出力ＱＮにそれぞれ接続される。定電流源Ｉ２のソース側は負側電源ＶＥＥに接続されている。
【００１７】
いずれのトランジスタＢ１〜１２も正側電源と負側電源の間に電流源と抵抗のみを介して接続されているので、従来回路と同様に低電源電圧動作が可能である。また図６の従来の回路のように、ラッチホールド回路の前にバッファ回路を必要としないためデータ信号を直にラッチホールド回路につなぐことができ遅延が発生せず高速動作に適している。また従来の回路よりも構成要素数がかなり減っている。例えば、トランジスタは図６の実施例と比べて１６個から１２個へと減っている。またマスタ側ラッチホールド回路１１とスレーブ側ラッチホールド回路１２、クロック回路１３内の対称性が良いため雑音、動作安定性、製造容易性などが良くなっている。
【００１８】
図３を参照して図２のフリップフロップ回路の動作を説明する。Ｂ９、Ｂ１０のベースに印加されるクロック信号ＣＮがハイレベル（Ｈｉ）でＣＰがローレベル（Ｌｏ）ある場合（図３の波形（Ａ）がＬｏである場合）、Ｂ９、Ｂ１０はオン状態となり、各コレクタに電流が流れ、Ｒ１、Ｒ２にもＩ１が引き込む電流が流れる。Ｂ２とＢ１のベース部の電位を比べるとＢ２のベース部のほうが電位が低くなりＢ１がオン、Ｂ２がオフになり、同様にＢ４がオン、Ｂ３がオフになる。
【００１９】
ここで、ＤＰがＨｉのとき、Ｂ１がオンになりさらにＯ１Ｎの電圧が下がり、このときＤＮはＬｏなのでＢ４はオフであり、Ｏ１ＰはＨｉとなりＯ１ＮはＬｏとなる。この状態はトランスペアレントモードであり、波形Ｂはラッチされず波形Ｃにそのまま表れる。
【００２０】
波形ＡがＬｏの場合、Ｂ９、Ｂ１０はオフとなり、Ｂ２、Ｂ３のベースの電位よりもＢ１、Ｂ４のベースの電位の方が低くなるように設定しておくと、Ｂ１、Ｂ４がオフとなる。波形ＡがＬｏになる直前に、Ｂ２とＢ３のいずれがオンになっているかどうかで、マスタ側ラッチホールド回路１１の２つの状態、波形Ｃがどうなるかが決まる。
【００２１】
このようにＯ１Ｐ、Ｏ１Ｎ（波形Ｃ）がスレーブ側ラッチホールド回路１２に供給されるが、この信号にはデータ信号成分とクロック信号成分とが含まれている。これは従来技術にはない本発明の特徴である。本発明はこのように２つのラッチホールド回路１１、スレーブ側ラッチホールド回路１２を接続する信号路にデータ信号成分とクロック信号成分の両方の成分を含む信号を供給することにより、回路全体の構成を大幅に単純化することができた。
【００２２】
図３には、各位置における波形の変化を示しており、フリップフロップ回路の動作を理解している者であれば、上述の説明、図２の構成、波形Ａ、Ｂを参照すれば、波形Ｃ、Ｄが得られることを理解できるであろう。図３に示すように、マスタ側ラッチホールド回路１１の出力である波形Ｃは、時間（２）〜（３）、（６）〜（９）、（１３）〜（１６）にてＨｉであり、それ以外の時間ではＬｏである。フリップフロップ出力である波形Ｄは、時間（７）〜（１０）、（１４）〜（１７）にてＨｉであり、それ以外の時間ではＬｏとなっている。波形Ａ、Ｂからフリップフロップ出力として適切な波形Ｄが得られる。波形ＣのＯ１Ｎ、Ｏ１Ｐの波形の右側には、実際に図２の回路が動作する電圧を示した。本発明は０．８Ｖの低電位差であっても動作させることができる。
【００２３】
図４の第２の実施形態の構成を説明する。図２の構成と比べ、各ラッチホールド回路１１、スレーブ側ラッチホールド回路１２の正側電源ＶＣＣに接続された２つの抵抗と正側電源ＶＣＣとの間に、別の抵抗Ｒ５およびＲ６が接続されるという構成を採っている。これにより第１の実施形態に比べ、より少ない電流で、各ラッチホールド回路の入出力間の所要の電位差を作ることができる。いずれのトランジスタＢ１〜１２も正側電源と負側電源の間に電流源と抵抗のみを介して接続されているので、従来回路と同様な低電源電圧動作が可能である。
【００２４】
【発明の効果】
上述のように、本発明のフリップフロップ回路は、トランジスタＢ１〜Ｂ４およびＢ５〜Ｂ８で構成される２つのラッチホールド回路とトランジスタＢ９〜Ｂ１２で構成されるクロック用差動回路をもつフリップフロップ回路において、クロック入力ＣＰがＨｉレベルかつＣＮがＬｏレベルの時、トランジスタＢ９、Ｂ１０がオン状態になり、定電流源Ｉ２の電流によりトランジスタＢ２、Ｂ３がオフ状態になり、第１のラッチホールド回路はトランスペアレント状態となり、同様にトランジスタＢ５、Ｂ８もオフ状態になるため、第２のラッチホールド回路は、ホールド状態となる。クロック入力ＣＰがＬレベルかつＣＮがＨレベルの時は、第１と第２のラッチホールド回路の状態は、入れ替わり、フリップフロップ動作を行う。このように構成されているため、より簡単な構成でより小さい回路規模となり、低電圧動作、低電力動作、高速動作、少ない構成要素とすることが可能となった。
【図面の簡単な説明】
【図１】本発明の実施形態の例を示した概略ブロック図である。
【図２】本発明の第１の実施形態を示す回路図である。
【図３】図２の各位置における波形の例を示した波形図である。
【図４】本発明の第２の実施形態を示す回路図である。
【図５】従来のフリップフロップ回路の一例を示した回路図である。
【図６】従来のフリップフロップ回路の他の例を示した回路図である。
【符号の説明】
１１ マスタ側ラッチホールド回路
１２ スレーブ側ラッチホールド回路
１３ クロック回路
Ｂ１〜Ｂ１２ トランジスタ
Ｒ１〜Ｒ６ 抵抗
Ｉ１〜Ｉ３ 定電流源
ＶＣＣ 正側電源の端子
ＶＥＥ 負側電源の端子
ＤＰ 正側データ入力
ＤＮ 負側データ入力
ＣＰ 正側クロック入力
ＣＮ 負側クロック入力
ＱＰ 正側出力
ＱＮ 負側出力
【発明の属する技術分野】
本発明は、電子デバイスに関し、特に、バイポーラトランジスタを用いたＥＣＬ型低電圧かつ低消費電力フリップフロップ回路に関する。
【０００２】
【従来の技術】
フリップフロップ回路は、半導体デバイスなどの電子デバイスにおいてますます重要となってきており、低電圧動作、低電力動作、高速動作、簡易構造、少ない構成要素であることなどが望まれている。従来の低電圧で動作するＥＣＬ型フリップフロップ回路には、特開平２−２１７１７の技術に係る回路（図５）および特開平１０−５１２７８の技術に係る回路（図６）等がある。
【０００３】
図５のフリップフロップ回路は、マスタ回路とスレーブ回路を構成する２つのラッチホールド回路とクロック回路からなる。いずれのトランジスタもエミッタは負側電源ＶＥＥとの間に電流源が接続され、コレクタは、正側電源ＶＣＣまたは、正側電源ＶＣＣとの間に抵抗が接続されるという構成になっており、低電圧動作に向いた回路となっているが、電流源の数が５つと多く、低電流動作には向いていなかった。またトランジスタは１４個と多い。
【０００４】
図６のフリップフロップ回路は、２つのデータバッファ回路と２つのラッチホールド回路とクロック回路とから構成されており、各トランジスタは正側電源と負側電源の間に、抵抗と電流源を介して接続されており、低電圧動作に適しており、電流源の数も４つと図５の回路に比べ少なくなっている。しかし、各ラッチホールド回路の前に接続されたバッファ回路の分だけ、データの伝達時間がかかり、高速動作にとっては、不利であり、また、さらに低電圧な動作が望まれる。またトランジスタは同様に１４個と多い。
【０００５】
【発明が解決しようとする課題】
したがって、従来のフリップフロップ回路においては、低電圧動作、低電力動作、高速動作、簡易構造、少ない構成要素であることなどが望まれている。本発明はこのようなフリップフロップ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のフリップフロップ回路は、（Ａ）第１のラッチホールド回路と、（Ｂ）前記ラッチホールド回路に縦続接続される第２のラッチホールド回路と、（Ｃ）前記２つのラッチホールド回路に制御信号を与える、クロック回路を有する。前記各ラッチホールド回路は、入出力間の電位差によりトランスペアレント状態とホールド状態の２つの状態をとる。クロック回路は、各ラッチホールド回路の２つの状態を与える制御をする。各実施例の詳細は下で詳細に説明する。
【０００７】
前記ラッチホールド回路は、各エミッタが共通の定電流源に接続されたトランジスタＢ１〜Ｂ４を用い、トランジスタＢ１およびＢ４の各ベースを正側および負側の一対の入力とし、互いに接続されたトランジスタＢ１およびＢ２のコレクタとＢ３のベースとを負側出力とし、互いに接続されたトランジスタＢ３およびＢ４のコレクタとＢ２のベースとを正側出力とする。
【０００８】
各入力が各出力よりも電位が低い場合は、トランジスタＢ１およびＢ４がオフとなり、正帰還となるトランジスタＢ２およびＢ３がオンとなり、ホールド状態を維持し、電位差が逆の場合は、各トランジスタのオン・オフの状態が逆転するので、トランスペアレント状態となる。
【０００９】
クロック回路は、各エミッタが共通の定電流源Ｉ２に接続されたトランジスタＢ９〜Ｂ１２で構成され、トランジスタＢ９およびＢ１０のベースは共に負側クロック入力となる。トランジスタＢ１１およびＢ１２のベースは共に正側クロック入力となる。トランジスタＢ９およびＢ１０の各コレクタはそれぞれマスタ側ラッチホールド回路１１の負側および正側出力に接続され、トランジスタＢ１１およびＢ１２の各コレクタは、それぞれスレーブ側ラッチホールド回路１２の正側および負側出力に接続される。
【００１０】
マスタ側ラッチホールド回路１１の入力は、前段の同様なフリップフロップの出力に接続されるか、あるいは、クロック入力がＨｉレベルとＬｏレベルとの時のフリップフロップ回路出力の中間値のバイアス電圧が与えられる。
【００１１】
クロック入力がＬレベルの時、マスタ側ラッチホールド回路１１の出力はその入力に比べ低電位となり、マスタ側ラッチホールド回路１１はトランスペアレント状態になり、同時にスレーブ側ラッチホールド回路１２の入力をその出力に比べ低電位にして、スレーブ側ラッチホールド回路１２をホールド状態にする。クロック入力がＨレベルの時は逆に、マスタ側ラッチホールド回路１１は、ホールド状態になり、スレーブ側ラッチホールド回路１２はトランスペアレント状態となる。
【００１２】
【発明の実施の形態】
図１において、マスタ側ラッチホールド回路１１にはデータ信号１５、およびクロック回路１３が生成するクロック信号２０が入力される。マスタ側ラッチホールド回路１１は、それらデータ信号１５およびクロック信号２０のレベルに応じてトランスペアレント状態とホールド状態の２つの状態をとり、それら状態、データ信号１５および１８のレベルが反映されたデータ／クロック信号１６を出力する。このデータ／クロック信号１６はデータ信号成分とクロック信号成分の両方を含んでいる。
【００１３】
スレーブ側ラッチホールド回路１２には、マスタ側ラッチホールド回路１１からデータ／クロック信号１６がデータ／クロック信号路を介して供給され、またクロック回路１３からクロック信号２１が供給される。スレーブ側ラッチホールド回路１２はマスタ側ラッチホールド回路１１と同様にデータ／クロック信号１６とクロック信号２１のレベルに応じてトランスペアレント状態とホールド状態の２つの状態をとり、それら状態、データ／クロック信号１６およびクロック信号２１のレベルが反映されたフリップフロップ出力１９を出力する。なお、この図においては、図の簡明さのため各信号路を１つの線路のみで示したが、実際には各信号路は１もしくは２以上の線路からなる。後に説明する図２および図４の実施例においては各信号路を２ないし４の線路からなるようにしてある。
【００１４】
図２の実施例の構成について説明する。このフリップフロップ回路は、大きく分けるとマスタ側ラッチホールド回路１１、スレーブ側ラッチホールド回路１２、クロック回路１３からなる。マスタ側ラッチホールド回路１１は、トランジスタＢ１〜Ｂ４、抵抗Ｒ１およびＲ２、定電流源Ｉ１から構成されており、トランジスタＢ１〜Ｂ４の各エミッタと定電流源Ｉ１のシンク側が接続され、トランジスタＢ１、Ｂ２の各コレクタとＢ３のベースと抵抗Ｒ１の一方の端子とが接続され、マスタ回路の負側出力Ｏ１Ｎとなる。トランジスタＢ３およびＢ４の各コレクタとＢ２のベースと抵抗Ｒ２の一方の端子が接続され、マスタ回路の正側出力Ｏ１Ｐとなる。抵抗Ｒ１およびＲ２の他方の各端子は、正側電源ＶＣＣに接続される。
【００１５】
スレーブ側ラッチホールド回路１２は、マスタ側ラッチホールド回路１１と同様の構成であり、トランジスタＢ５〜Ｂ８、抵抗Ｒ３およびＲ４、定電流源Ｉ３から構成されており、トランジスタＢ５〜Ｂ８の各エミッタと定電流源Ｉ３のシンク側が接続され、トランジスタＢ５、Ｂ６の各コレクタとＢ７のベースと抵抗Ｒ３の一方の端子とが接続され、フリップフロップ出力の負側出力ＱＮとなる。トランジスタＢ７およびＢ８の各コレクタとＢ６のベースと抵抗Ｒ４の一方の端子が接続され、マスタ回路の正側出力Ｏ１Ｐとなる。抵抗Ｒ３およびＲ４の他方の各端子は、正側電源ＶＣＣに接続される。
【００１６】
クロック回路１３は、トランジスタＢ９〜Ｂ１２、定電流源Ｉ２で構成され、負側クロック入力ＣＮは、トランジスタＢ９およびＢ１０の各ベースに接続され、正側クロック入力ＣＰは、トランジスタＢ１１およびＢ１２の各ベースに接続される。トランジスタＢ９〜Ｂ１２の各エミッタは、定電流源Ｉ２のシンク側に接続される。トランジスタＢ９のコレクタは、マスタ側ラッチホールド回路１１の正側出力Ｏ１Ｐに、トランジスタＢ１０のコレクタは、マスタ側ラッチホールド回路１１の負側出力Ｏ１Ｎに、トランジスタＢ１１のコレクタは、スレーブ側ラッチホールド回路１２の正側出力ＱＰに、トランジスタＢ１２のコレクタは、スレーブ側ラッチホールド回路１２の負側出力ＱＮにそれぞれ接続される。定電流源Ｉ２のソース側は負側電源ＶＥＥに接続されている。
【００１７】
いずれのトランジスタＢ１〜１２も正側電源と負側電源の間に電流源と抵抗のみを介して接続されているので、従来回路と同様に低電源電圧動作が可能である。また図６の従来の回路のように、ラッチホールド回路の前にバッファ回路を必要としないためデータ信号を直にラッチホールド回路につなぐことができ遅延が発生せず高速動作に適している。また従来の回路よりも構成要素数がかなり減っている。例えば、トランジスタは図６の実施例と比べて１６個から１２個へと減っている。またマスタ側ラッチホールド回路１１とスレーブ側ラッチホールド回路１２、クロック回路１３内の対称性が良いため雑音、動作安定性、製造容易性などが良くなっている。
【００１８】
図３を参照して図２のフリップフロップ回路の動作を説明する。Ｂ９、Ｂ１０のベースに印加されるクロック信号ＣＮがハイレベル（Ｈｉ）でＣＰがローレベル（Ｌｏ）ある場合（図３の波形（Ａ）がＬｏである場合）、Ｂ９、Ｂ１０はオン状態となり、各コレクタに電流が流れ、Ｒ１、Ｒ２にもＩ１が引き込む電流が流れる。Ｂ２とＢ１のベース部の電位を比べるとＢ２のベース部のほうが電位が低くなりＢ１がオン、Ｂ２がオフになり、同様にＢ４がオン、Ｂ３がオフになる。
【００１９】
ここで、ＤＰがＨｉのとき、Ｂ１がオンになりさらにＯ１Ｎの電圧が下がり、このときＤＮはＬｏなのでＢ４はオフであり、Ｏ１ＰはＨｉとなりＯ１ＮはＬｏとなる。この状態はトランスペアレントモードであり、波形Ｂはラッチされず波形Ｃにそのまま表れる。
【００２０】
波形ＡがＬｏの場合、Ｂ９、Ｂ１０はオフとなり、Ｂ２、Ｂ３のベースの電位よりもＢ１、Ｂ４のベースの電位の方が低くなるように設定しておくと、Ｂ１、Ｂ４がオフとなる。波形ＡがＬｏになる直前に、Ｂ２とＢ３のいずれがオンになっているかどうかで、マスタ側ラッチホールド回路１１の２つの状態、波形Ｃがどうなるかが決まる。
【００２１】
このようにＯ１Ｐ、Ｏ１Ｎ（波形Ｃ）がスレーブ側ラッチホールド回路１２に供給されるが、この信号にはデータ信号成分とクロック信号成分とが含まれている。これは従来技術にはない本発明の特徴である。本発明はこのように２つのラッチホールド回路１１、スレーブ側ラッチホールド回路１２を接続する信号路にデータ信号成分とクロック信号成分の両方の成分を含む信号を供給することにより、回路全体の構成を大幅に単純化することができた。
【００２２】
図３には、各位置における波形の変化を示しており、フリップフロップ回路の動作を理解している者であれば、上述の説明、図２の構成、波形Ａ、Ｂを参照すれば、波形Ｃ、Ｄが得られることを理解できるであろう。図３に示すように、マスタ側ラッチホールド回路１１の出力である波形Ｃは、時間（２）〜（３）、（６）〜（９）、（１３）〜（１６）にてＨｉであり、それ以外の時間ではＬｏである。フリップフロップ出力である波形Ｄは、時間（７）〜（１０）、（１４）〜（１７）にてＨｉであり、それ以外の時間ではＬｏとなっている。波形Ａ、Ｂからフリップフロップ出力として適切な波形Ｄが得られる。波形ＣのＯ１Ｎ、Ｏ１Ｐの波形の右側には、実際に図２の回路が動作する電圧を示した。本発明は０．８Ｖの低電位差であっても動作させることができる。
【００２３】
図４の第２の実施形態の構成を説明する。図２の構成と比べ、各ラッチホールド回路１１、スレーブ側ラッチホールド回路１２の正側電源ＶＣＣに接続された２つの抵抗と正側電源ＶＣＣとの間に、別の抵抗Ｒ５およびＲ６が接続されるという構成を採っている。これにより第１の実施形態に比べ、より少ない電流で、各ラッチホールド回路の入出力間の所要の電位差を作ることができる。いずれのトランジスタＢ１〜１２も正側電源と負側電源の間に電流源と抵抗のみを介して接続されているので、従来回路と同様な低電源電圧動作が可能である。
【００２４】
【発明の効果】
上述のように、本発明のフリップフロップ回路は、トランジスタＢ１〜Ｂ４およびＢ５〜Ｂ８で構成される２つのラッチホールド回路とトランジスタＢ９〜Ｂ１２で構成されるクロック用差動回路をもつフリップフロップ回路において、クロック入力ＣＰがＨｉレベルかつＣＮがＬｏレベルの時、トランジスタＢ９、Ｂ１０がオン状態になり、定電流源Ｉ２の電流によりトランジスタＢ２、Ｂ３がオフ状態になり、第１のラッチホールド回路はトランスペアレント状態となり、同様にトランジスタＢ５、Ｂ８もオフ状態になるため、第２のラッチホールド回路は、ホールド状態となる。クロック入力ＣＰがＬレベルかつＣＮがＨレベルの時は、第１と第２のラッチホールド回路の状態は、入れ替わり、フリップフロップ動作を行う。このように構成されているため、より簡単な構成でより小さい回路規模となり、低電圧動作、低電力動作、高速動作、少ない構成要素とすることが可能となった。
【図面の簡単な説明】
【図１】本発明の実施形態の例を示した概略ブロック図である。
【図２】本発明の第１の実施形態を示す回路図である。
【図３】図２の各位置における波形の例を示した波形図である。
【図４】本発明の第２の実施形態を示す回路図である。
【図５】従来のフリップフロップ回路の一例を示した回路図である。
【図６】従来のフリップフロップ回路の他の例を示した回路図である。
【符号の説明】
１１ マスタ側ラッチホールド回路
１２ スレーブ側ラッチホールド回路
１３ クロック回路
Ｂ１〜Ｂ１２ トランジスタ
Ｒ１〜Ｒ６ 抵抗
Ｉ１〜Ｉ３ 定電流源
ＶＣＣ 正側電源の端子
ＶＥＥ 負側電源の端子
ＤＰ 正側データ入力
ＤＮ 負側データ入力
ＣＰ 正側クロック入力
ＣＮ 負側クロック入力
ＱＰ 正側出力
ＱＮ 負側出力
Claims (4)
- （Ａ）データ信号およびクロック信号が直接入力される第１のラッチホールド回路と、
（Ｂ）第１のラッチホールド回路に縦続接続され、第１のラッチホールド回路の出力が供給され、当該フリップフロップ回路のフリップフロップ出力を出力する第２のラッチホールド回路と、
（Ｃ）第１および第２のラッチホールド回路にクロック信号を直接与えるクロック回路とを有するフリップフロップ回路であって、
第１のラッチホールド回路の前記出力にはデータ信号成分とクロック信号成分が含まれる
ことを特徴とするフリップフロップ回路。 - 第１のラッチホールド回路は、第１、第２、第３、第４のトランジスタからなり、第１および第４のトランジスタのベースはそれぞれ、前記データ信号が入力される２つの線路の一方につながれ、第２および第３のトランジスタのベースはそれぞれ、第１のラッチホールド回路の前記出力となる２つの線路の一方につながれ、
第２のラッチホールド回路は、第５、第６、第７、第８のトランジスタからなり、第５および第８のトランジスタのベースはそれぞれ、第１のラッチホールド回路の前記出力の２つの線路の一方がつながれ、第６および第７のトランジスタのベースはそれぞれ、前記フリップフロップ出力の２つの線路の一方へとつながれる
ことを特徴とする請求項１記載のフリップフロップ回路。 - （Ａ）第１のラッチホールド回路と、
（Ｂ）第１のラッチホールド回路に縦続接続される第２のラッチホールド回路と、
（Ｃ）第１および第２のラッチホールド回路に制御用クロック信号を直接与えるクロック回路とを有するフリップフロップ回路であって、
第１および第２のラッチホールド回路は、入力と出力の間の電位差に応じてトランスペアレント状態とホールド状態の２つの状態をとり、
前記クロック回路は、第１および第２のラッチホールド回路のトランスペアレント状態とホールド状態の２つの状態を与える制御をし、
前記クロック回路の出力を直接第１および第２のラッチホールド回路の出力に接続することにより、第１および第２のラッチホールド回路のトランスペアレント状態とホールド状態の２つの状態を制御する
ことを特徴とするフリップフロップ回路。 - 第１のトランジスタ群からなるマスタ回路と第２のトランジスタ群からなるスレーブ回路とを用いてクロック信号によってデータを保持し同期させる方法であって、
（Ａ）データ信号をマスタ回路に直接入力するステップと、
（Ｂ）第１のクロック信号をマスタ回路に直接入力するステップと、
（Ｃ）第１のクロック信号を用いて第１のトランジスタ群の一部のトランジスタのオン状態とオフ状態を切り替えるステップと、
（Ｄ）前記データ信号を用いて第１のトランジスタ群の一部のトランジスタのオン状態とオフ状態を切り替えるステップと、
（Ｅ）前記データ信号と第１のクロック信号から第１のトランジスタ群を用いて演算してデータ／クロック信号を生成し、スレーブ回路へと出力するステップと、
（Ｆ）第２のクロック信号をスレーブ回路に直接入力するステップと、
（Ｇ）第２のクロック信号を用いて第２のトランジスタ群の一部のトランジスタのオン状態とオフ状態を切り替えるステップと、
（Ｈ）前記データ／クロック信号を用いて第２のトランジスタ群の一部のトランジスタのオン状態とオフ状態を切り替えるステップと、
（Ｉ）前記データ／クロック信号と第２のクロック信号から第２のトランジスタ群を用いて演算してスレーブ回路の出力を出力するステップと
を有することを特徴とするクロック信号によってデータを保持し同期させる方法。
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