KR100808121B1 - 플립-플롭 회로 조립체 - Google Patents

플립-플롭 회로 조립체 Download PDF

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Abstract

D 플립-플롭을 생성하기 위해서 서로 연결되어 있는 총 4개의 차동 증폭기들(1, 2, 3, 4)을 갖는 플립-플롭 회로 조립체가 제공된다. 제안된 원리에 따르면, 차동 증폭기들(1, 2, 3, 4)의 2개의 공유 에미터 노드들(E1, E2)은, 스위치 쌍(S1, S2)을 통해 공급 전위에 연결되고, 제어 입력(CN, CP)에서 차동 입력 클록 신호에 의해 활성화된다. 본 플립-플롭 회로는 상당히 낮은 공급 전압(VCC)을 이용하여 작동될 수 있으며, 바람직하게는 주파수 분배기들 또는 시프트 레지스터들을 구성하는데 적합하다.

Description

플립-플롭 회로 조립체{FLIP-FLOP CIRCUIT ASSEMBLY}
본 발명은 플립-플롭 회로 조립체(flip-flop circuit arrangement)에 관한 것이다.
집적 회로 기술로 구성된 플립-플롭 회로들은, 집적 회로 기술의 기본 회로 블록들(basic circuit blocks) 중에 있으며 다양한 응용 분야들을 가진다.
예를 들어, 플립-플롭 회로들은 ECL(emitter coupled logic) 회로 기술에서의 에미터-결합 트랜지스터들(emitter-coupled transistors)을 이용하여 구성될 수 있다.
신속한 신호 처리를 위한 이러한 타입의 플립-플롭 회로들은, 통상적으로 대칭으로 구성되며, 처리 차동 신호들(processing differential signals)에 대해 설계된다.
ECL 기술에서의 기존의 플립-플롭 회로들은, 그들의 구성으로 인해, 2이상의 베이스-에미터 전압들이 2개의 공급 전위들간에서 항상 강하(drop)되기 때문에, 비교적 큰 작동 전압들을 요구한다는 문제점을 가진다. 하지만, 특히 현대 통신 전자공학(modern communication electronics)에서는, 더욱 더 작은 공급 전압들로 플립-플롭 회로들을 작동시킬 수 있는 것이 바람직하다.
본 발명의 목적은, ECL 회로 기술로 구성될 수 있고 보다 낮은 공급 전압을 이용하여 작동될 수 있는 플립-플롭 회로 조립체를 제공하는 것이다.
본 발명에 따르면, 상기 목적은 플립-플롭 회로 조립체에 의해 달성되며, 상기 플립-플롭 조립체는,
- 차동 입력 클록 신호(differential input clock signal)를 공급하기 위해 설계된 입력 단자들의 쌍,
- 차동 출력 신호를 탭핑(tapping)하기 위해 설계된 출력 단자들의 쌍,
- 4개의 차동 증폭기들을 포함하여 이루어지고, 그 각각은 2개의 트랜지스터들을 가지며, 그 제어된 섹션들(controlled sections)은 레지스터를 갖는 직렬 회로로 각각 위치되고, 상기 직렬 회로는 공급 전위 단자와 제 1 및/또는 제 2 공유 에미터 노드(first and/or second shared node) 사이에 위치되며, 그 제어 단자들은 D 플립-플롭 구조체를 형성하기 위해서 서로 결합되고, 상기 출력 단자들의 쌍은 1이상의 차동 증폭기의 출력에 형성되며,
- 상기 제 1 공유 에미터 노드를 기준 전위 단자(reference potential terminal)에 연결시키는 제 1 전류원,
- 제 2 공유 에미터 노드를 상기 기준 전위 단자에 연결시키는 제 2 전류원,
- 제어된 섹션이 공급 전위 단자와 제 1 에미터 노드 사이에 연결되는 제 1 스위치, 및
- 제어된 섹션이 공급 전위 단자와 제 2 에미터 노드 사이에 연결되는 제 2 스위치를 포함하며,
- 상기 입력 단자들의 쌍을 형성하는 상기 제 1 및 제 2 스위치는 각각 제어 단자를 가진다.
제안된 플립-플롭 회로 조립체는 대칭으로 구성되며 차동 신호들을 안내하기 위해 설계되었다.
상기 회로는 ECL 회로 기술로 구현되는 것이 바람직하다.
제안된 원리에 따르면, 차동 클록 신호를 이용하여 활성화(activate)되는 2개의 스위치들은, 2개의 에미터 노드들로부터 전위를 공급하기 위해서 직접적으로 관련된다.
따라서, 차동 증폭기 트랜지스터들 및 스위치들이 바이폴라 기술로 구현되는 경우, 하나의 베이스-에미터 전압(UBE)만이 공급 전위 단자와 기준 전위 단자 사이에서 강하된다는 장점을 가지며, 따라서 상당히 낮은 전압을 이용하여 회로가 작동될 수 있어 유익하다.
또한, 2개의 공유 에미터 노드들의 각각을 기준 전위에 결합하는 2개의 전류원만이 요구된다는 제안된 원리에도 상응한다. 따라서, 모든 차동 증폭기들에 대한 전류원들은 전류원 쌍으로 조합된다.
제안된 원리의 또 다른 장점은, 보다 적은 수의 전류원들을 요구하기 때문에, 회로에 요구되는 전류가 감소된다는 것에 있다.
또한, 회로에 요구되는 전류의 추가 감소는, 에미터 시퀀서들(emitter sequencers)처럼 작동하는 트랜지스터들로서, 차동 클록 신호에 의해 활성화되는 제 1 및 제 2 스위치들의 바람직한 구현을 통해 얻어진다. 그러므로, 플립-플롭 회로의 출력에서의 에미터 시퀀서들은 제공되지 않는 것이 유익할 수 있다.
그럼에도 불구하고, 제안된 회로를 이용하여, 제안된 바와 같이 구현된 플립-플롭의 출력을, 그 데이터 입력에, 또는 또 다른 동일한 플립-플롭에 직접 연결시키는 것이 바람직할 수도 있다. 따라서, 주파수 분배기 회로들(frequency divider circuits) 및/또는 시프트 레지스터들(shift registers)은, 제안된 플립-플롭의 이용으로 인한 여러가지 문제점 없이 구성될 수 있으며, 그럼에도 불구하고 출력에서의 에미터 시퀀서들은 생략될 수 있다.
제안된 플립-플롭 회로 조립체의 바람직한 개선예(preferred refinement)에 따르면,
- 제 1 에미터 노드에서 에미터-결합 트랜지스터들의 제 1 쌍을 포함하는 제 1 차동 증폭기가 제공되고, 그 콜렉터 단자들은 제 1 회로 노드 및 제 2 회로 노드를 형성하며, 그 베이스 단자들은 그들의 콜렉터 단자들에 교차 연결(cross connect)되고,
- 제 2 에미터 노드에서 에미터-결합 트랜지스터들의 제 2 쌍을 포함하는 제 2 차동 증폭기가 제공되고, 그 콜렉터 단자들은 제 1 회로 노드 및/또는 제 2 회로 노드에 연결되며, 그 베이스 단자들은 제 3 회로 노드 및 제 4 회로 노드를 형성하고,
- 제 2 에미터 노드에서 에미터-결합 트랜지스터들의 제 3 쌍을 포함하는 제 3 차동 증폭기가 제공되고, 그 콜렉터 단자들은 제 3 회로 노드 및/또는 제 4 회로 노드에 연결되며, 그 베이스 단자들은 그들의 콜렉터 단자들에 교차 연결되고 ,
- 제 1 에미터 노드에서 에미터-결합 트랜지스터들의 제 4 쌍을 포함하는 제 4 차동 증폭기가 제공되고, 그 콜렉터 단자들은 제 3 회로 노드 및/또는 제 4 회로 노드에 연결되고, 그 베이스 단자들은 제 2 회로 노드 및/또는 제 1 회로 노드에 연결되도록, 4개의 차동 증폭기들이 구현된다.
제안된 원리의 또 다른 바람직한 실시예에 따르면, 차동 증폭기들의 트랜지스터들의 특정 콜렉터 단자들에 형성된 제 1 회로 노드, 제 2 회로 노드, 제 3 회로 노드 및 제 4 회로 노드 각각은 레지스터를 통해 공급 전위 단자에 연결된다.
레지스터들은 전류원들로서 구현될 수 있다. 전류원들은 이러한 목적에 적합한 와이어드 트랜지스터들(wired transistors)로서 구현될 수 있다. 이러한 경우, 전류원 트랜지스터들은 전계 효과 트랜지스터(field effect transistor)로서 구현되는 것이 바람직하다.
차동 클록 신호를 이용하여 활성화되는 2개의 스위치들 및 차동 증폭기들은 바이폴라 회로 기술로 구현되는 것이 바람직하다. 스위치 트랜지스터들 및 차동 증폭기 트랜지스터들은 npn 트랜지스터들로서 구현되는 것이 바람직하다.
2개의 공유 에미터 노드들을 플립-플롭 회로의 기준 전위 단자에 연결하는 제 1 및 제 2 전류원들은 MOS 회로 기술로 구현되는 것이 바람직하며, 그 각각은 트랜지스터를 포함한다. 전류원 트랜지스터들은 자기-제어형(self-controlling type)의 n-채널 트랜지스터들로서 구현되는 것이 바람직하다. 제 1 및 제 2 전류원들을 형성하는 트랜지스터들의 제어 단자들은 서로 연결되고 일정한 기준 전위로 인가되는 것이 바람직하다. 이러한 경우, 전류원 트랜지스터들은 전류 밸런서(current balancer)의 각각의 출력 트랜지스터들인 것이 바람직하다. 대안적으로, 제 1 및 제 2 전류원들은 레지스터들 또는 바이폴라 트랜지스터들로서 구현될 수도 있다.
제안된 원리의 추가 세부사항들 및 유익한 실시예들은 종속항에 기술되어 있다.
이하, 단일 도면에 기초하여, 본 발명의 예시적인 실시예를 보다 상세히 설명한다.
도 1은 회로도에 기초하여, ECL 회로 기술로 구성되는 본 플립-플롭 회로 조립체의 예시적인 실시예를 도시한다.
상기 도면은 대칭으로 구성되며 처리 차동 신호들에 대해 설계된 플립-플롭 회로 조립체를 도시한다. 본 플립-플롭 회로 조립체는 에미터-결합 로직(ECL) 회로 기술로 구성되며 집적 회로로서 구현되는 것이 바람직하다.
플립-플롭 회로 조립체는 차동 클록 신호가 공급될 수 있는 입력 단자들(CP, CN)의 쌍을 포함한다. 입력 단자들(CN, CP)의 쌍은 각각 할당된 트랜지스터(S1, S2)의 각각의 베이스 단자상에 형성된다. 스위치들로서 작동하는 npn 트랜지스터들(S1, S2)은 공급 전위 단자(VCC)에 직접 연결된 그들의 2개의 콜렉터 단자들을 가 진다. 제 1 스위치(S1)의 에미터 단자는 제 1 공유 에미터 노드(E1)에 연결된다. 제 2 스위치(S2)의 에미터 단자는 제 2 공유 에미터 노드에 연결된다. 제 1 및 제 2 에미터 노드들(E1, E2)은 하나의 일정한 전류원(Q1, Q2) 각각을 통해 기준 전위 단자(VEE)에 연결된다. 일정한 전류원들(Q1, Q2)은 본 경우에서 n-채널 타입의 MOS 전계 효과 트랜지스터들로서 구현된다. 전류원 트랜지스터들(Q1, Q2)의 게이트 단자들은 서로 연결되며, 기준 레벨을 공급하기 위한 단자(VNB)를 형성한다. 전류원은 트랜지스터들(Q1, Q2) 각각이 전류 밸런서의 출력-측 트랜지스터(output-side transistor)를 형성하도록 트랜지스터 다이오드를 통해 상기 단자에 연결되는 것이 바람직하다.
플립-플롭 회로 조립체의 실제 코어(core)는 총 4개의 차동 증폭기들(1, 2, 3, 4)에 의해 형성되며, 그 입력들 및 출력들은 이후에 설명되는 바와 같이 2개의 합산 노드들(summation nodes)(E1, E2)에 연결된다. 이러한 경우, 차동 증폭기들(1 내지 4)의 트랜지스터들은 바이폴라 회로 기술에서의 npn 트랜지스터들로서 구현되며, ECL 회로 기술로 스위칭된다.
제 1 차동 증폭기(1)는 2개의 에미터-결합 트랜지스터들(5, 6)을 포함하며, 그 에미터 단자들은 서로 직접 연결되고 제 1 에미터 노드(E1)에 연결된다. 제 1 차동 증폭기(1)의 제 1 트랜지스터(5)의 콜렉터 단자는 제 1 회로 노드(ON1)를 형성하고, 제 1 차동 증폭기(1)의 제 2 트랜지스터(6)의 콜렉터 단자는 제 2 회로 노드(OP1)를 형성한다. 제 1 트랜지스터(5)의 베이스 단자는 제 2 트랜지스터(6)의 콜렉터 단자에 연결되고, 제 2 트랜지스터의 베이스 단자는 제 1 트랜지스터의 콜 렉터 단자에 연결된다. 제 1 회로 노드(ON1)는 제 1 레지스터(R1)를 통해 공급 전위 단자(VCC)에 연결된다. 제 2 회로 노드(OP1)는 제 2 레지스터(R2)를 통해 공급 전위 단자(VCC)에 연결된다.
제 2 차동 증폭기(2)는 제 1 트랜지스터(7) 및 제 2 트랜지스터(8)를 포함하며, 그 에미터 단자들은 서로 연결되고 제 2 공유 에미터 노드(E2)에 연결된다. 제 2 차동 증폭기(2)의 제 1 트랜지스터(7)의 콜렉터 단자는 제 1 회로 노드(ON1)에 연결되고, 제 2 차동 증폭기(2)의 제 2 트랜지스터(8)의 콜렉터 단자는 제 2 회로 노드(OP1)에 연결된다. 제 1 트랜지스터(7)의 베이스 단자는 제 3 회로 노드(ON2)에 연결되고, 제 2 트랜지스터(8)의 베이스 단자는 제 4 회로 노드(OP2)에 연결된다.
제 3 차동 증폭기(3)는 제 1 트랜지스터(9) 및 제 2 트랜지스터(10)를 포함하고, 그 에미터 단자들은 서로 연결되고 상기 회로의 제 2 공유 에미터 노드(E2)에 연결된다. 제 3 차동 증폭기(3)의 트랜지스터들(9, 10)의 콜렉터 및 베이스 단자들은 제 1 차동 증폭기(1)내의 트랜지스터들(5, 6)과 마찬가지로 서로 교차 연결된다. 제 3 차동 증폭기(3)의 제 1 트랜지스터(9)의 콜렉터 단자는 제 3 회로 노드(ON2)에 연결되고, 제 3 차동 증폭기(3)의 제 2 트랜지스터(10)는 제 4 회로 노드(OP2)에 연결된다.
제 4 차동 증폭기(4)는 2개의 에미터-결합 트랜지스터들(11, 12)을 포함하고, 그 공유 에미터 단자는 제 1 합산 노드 및/또는 공유 에미터 노드(E1)에 연결된다. 제 1 트랜지스터(11)의 콜렉터 단자는 제 3 회로 노드(ON2)에 연결되고, 제 4 차동 증폭기(4)의 제 2 트랜지스터(12)의 콜렉터 단자는 제 4 회로 노드(OP2)에 연결된다. 제 1 트랜지스터(11)의 베이스 단자는 제 2 회로 노드(OP1)에 연결되고, 제 4 차동 증폭기(4)의 제 2 트랜지스터(12)의 베이스 단자는 제 1 회로 노드(ON1)에 연결된다.
제 3 및 제 4 회로 노드들(ON2, OP2)은 플립-플롭 회로 조립체의 출력 단자들(QN, QP)의 쌍을 형성한다.
회로 조립체의 4개의 회로 노드들(ON1, OP1, ON2, OP2)은 레지스터(R1, R2, R3, R4)를 통해 공급 전위 단자(VCC)에 각각 연결된다.
도면에 따르면, 회로를 작동하기 위해 요구되는 공급 전압은 공급 전위 단자(VCC)와 기준 전위 단자(VEE)간의 전위차로 인해 생긴다. 요구되는 최소 전압은 3이상의 전압들, 즉, 레지스터들(R1 내지 R4)에 걸쳐 강하되는 전압, 트랜지스터들(5 내지 12, S1, S2)에 걸쳐 강하되는 베이스-에미터 전압, 및 전류원들(Q1, Q2)을 통해 강하되는 전류원 전압의 합에 의해 생긴다. 도시된 회로에서, 예를 들어, 콜렉터 레지스터들을 통한 0.3V의 강하, 전류 밸런서 트랜지스터들(Q1, Q2)에서의 0.3V의 전압 강하 및 트랜지스터들(5 내지 12, S1, S2)에서의 0.9V의 베이스-에미터 전압이 제공되며, 오직 1.5V의 D 플립-플롭의 실제 작동을 위한 최소 공급 전압은 현재 개수의 예시에서 유도되었다.
2개의 스위치들(S1, S2)은 에미터 시퀀서들로서 작동되며 바이패스 회로에서 차동 증폭기들(1 내지 4)의 합산 노드들(E1, E2)에 연결된다. 따라서, 출력 에미터 시퀀서의 기능성(functionality)은 이미 상기 회로내에 집적화되었으므로, 출력 (QN, QP)에서 에미터 시퀀서가 필요하지 않다는 점이 유익하다. 따라서, 상기 회로는 추가적인 전류 절약을 제공한다.
상기 도면에 따른 회로는 주파수를 2개로 분배하는 주파수 분배기로서 장착되는(being wired)데에 특히 적합하다. 이러한 목적을 위해, D 플립-플롭인 플립-플롭의 출력들(QN, QP)은 네거티브 피드백(negative feedback)으로 플립-플롭의 데이터 입력들에 연결된다. 그 후, 클록 입력(CN, CP)에 인가된 클록 주파수의 절반을 갖는 신호는 출력(QN, QP)에서 탭핑될 수 있다.
상기 회로의 또 다른 바람직한 응용 분야는 시프트 레지스터들의 구성이다. 이러한 목적을 위해, 도 1에 따른 플립-플롭의 출력들(QN, OP)은 하류의(downstream), 동일한 플립-플롭의 데이터 입력 쌍에 각각 연결된다. 시프트 레지스터를 형성하기 위해 이러한 방식으로 연결된 모든 플립-플롭들의 클록 입력들(CN, CP)은 서로 연결되며 레지스터의 공유 클록 입력에 연결된다.
본 발명의 대안적인 실시예에서, 예를 들어 레지스터들(R1 내지 R4) 대신에, 트랜지스터가 제공될 수 있다. 또한, 바이폴라 트랜지스터들은 유니폴라 전계 효과 트랜지스터들로 교체되고 및/또는 그 역으로도 교체될 수 있다.

Claims (6)

  1. 플립-플롭 회로 조립체 있어서,
    - 차동 클록 신호를 공급하기 위해 설계된 입력 단자들(CP, CN)의 쌍,
    - 차동 출력 신호를 탭핑하기 위해 설계된 출력 단자들(QP, QN)의 쌍,
    - 제 1 차동 증폭기, 제 2 차동 증폭기, 제 3 차동 증폭기 및 제 4 차동 증폭기(1, 2, 3, 4)를 포함하여 이루어지고, 그 각각은 2개의 트랜지스터들(5, 6; 7, 8; 9, 10; 11, 12)을 가지며, 그 제어된 섹션들은 레지스터(R1, R2, R3, R4)를 갖는 직렬 회로로 각각 위치되고, 상기 직렬 회로는 제 1 공급 전위 단자(VCC)와 제 1 공유 에미터 노드(E1) 사이 및 상기 제 1 공급 전위 단자(VCC)와 제 2 공유 에미터 노드(E2) 사이에 위치되며, 그 제어 단자들은 D 플립-플롭 구조체를 형성하기 위해서 서로 결합되고, 상기 출력 단자들(QP, QN)의 쌍은 1이상의 차동 증폭기(3)의 출력에 형성되며,
    - 상기 제 1 공유 에미터 노드(E1)를 기준 전위 단자(VEE)에 연결시키는 제 1 전류원(Q1),
    - 제 2 공유 에미터 노드(E2)를 상기 기준 전위 단자(VEE)에 연결시키는 제 2 전류원(Q2),
    - 제어된 섹션이 상기 공급 전위 단자(VCC)와 제 1 공유 에미터 노드(E1) 사이에 연결되는 제 1 스위치(S1), 및
    - 제어된 섹션이 상기 공급 전위 단자(VCC)와 제 2 공유 에미터 노드(E2) 사이에 연결되는 제 2 스위치(S2)를 포함하며,
    - 상기 입력 단자들(CP, CN)의 쌍을 형성하는 상기 제 1 및 제 2 스위치들(S1, S2)은 각각 제어 단자를 가지는 것을 특징으로 하는 플립-플롭 회로 조립체.
  2. 제 1 항에 있어서,
    - 상기 제 1 공유 에미터 노드(E1)에서 에미터-결합 트랜지스터들(5, 6)의 제 1 쌍을 포함하는 제 1 차동 증폭기(1)가 제공되고, 상기 에미터-결합 트랜지스터(5)의 콜렉터 단자는 제 1 회로 노드(ON1)를 형성하고, 상기 에미터-결합 트랜지스터(6)의 콜렉터 단자는 제 2 회로 노드(OP1)를 형성하며, 상기 에미터-결합 트랜지스터들(5, 6)의 베이스 단자들은 서로의 콜렉터 단자들에 교차 연결되고,
    - 상기 제 2 공유 에미터 노드(E2)에서 에미터-결합 트랜지스터들(7, 8)의 제 2 쌍을 포함하는 제 2 차동 증폭기(2)가 제공되고, 상기 에미터-결합 트랜지스터(7)의 콜렉터 단자는 제 1 회로 노드(ON1)에 연결되고, 상기 에미터-결합 트랜지스터(8)의 콜렉터 단자는 제 2 회로 노드(OP1)에 연결되며, 상기 에미터-결합 트랜지스터(7)의 베이스 단자는 제 3 회로 노드(ON2)를 형성하며, 상기 에미터-결합 트랜지스터(8)의 베이스 단자는 제 4 회로 노드(OP2)를 형성하고,
    - 상기 제 2 공유 에미터 노드(E2)에서 에미터-결합 트랜지스터들(9, 10)의 제 3 쌍을 포함하는 제 3 차동 증폭기(3)가 제공되고, 상기 에미터-결합 트랜지스터(9)의 콜렉터 단자는 상기 제 3 회로 노드(ON2)를 형성하고, 상기 에미터-결합 트랜지스터(10)의 콜렉터 단자는 상기 제 4 회로 노드(OP2)에 연결되며, 상기 에미터-결합 트랜지스터들(9,10)의 베이스 단자들은 서로의 콜렉터 단자들에 교차 연결되고 ,
    - 상기 제 1 공유 에미터 노드(E1)에서 에미터-결합 트랜지스터들(11, 12)의 제 4 쌍을 포함하는 제 4 차동 증폭기(4)가 제공되고, 상기 에미터-결합 트랜지스터(11)의 콜렉터 단자는 상기 제 3 회로 노드(ON2)에 연결되고, 상기 에미터-결합 트랜지스터(12)의 콜렉터 단자는 상기 제 4 회로 노드(OP2)에 연결되고, 상기 에미터-결합 트랜지스터(11)의 베이스 단자는 상기 제 2 회로 노드(OP1)에 연결되고, 상기 에미터-결합 트랜지스터(12)의 베이스 단자는 상기 제 1 회로 노드(ON1)에 연결되는 것을 특징으로 하는 플립-플롭 회로 조립체.
  3. 제 2 항에 있어서,
    상기 제 1 회로 노드, 상기 제 2 회로 노드, 상기 제 3 회로 노드 및 상기 제 4 회로 노드(ON1, OP1, ON2, OP2)는 레지스터(R1, R2, R3, R4)를 통해 상기 공급 전위 단자(VCC)에 각각 연결되는 것을 특징으로 하는 플립-플롭 회로 조립체.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 차동 증폭기, 상기 제 2 차동 증폭기, 상기 제 3 차동 증폭기 및 상기 제 4 차동 증폭기(1, 2, 3, 4)와, 상기 제 1 스위치 및 상기 제 2 스위치(S1, S2)는 바이폴라 회로 기술로 구현되는 것을 특징으로 하는 플립-플롭 회로 조립체.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 전류원 및 상기 제 2 전류원(Q1, Q2) 각각은 MOS(Metal Oxide Semiconductor) 회로 기술에서의 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 플립-플롭 회로 조립체.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    에미터 결합 로직 회로 기술로 구현되는 것을 특징으로 하는 플립-플롭 회로 조립체.
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