JP2913670B2 - 分周回路 - Google Patents
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- JP2913670B2 JP2913670B2 JP1157635A JP15763589A JP2913670B2 JP 2913670 B2 JP2913670 B2 JP 2913670B2 JP 1157635 A JP1157635 A JP 1157635A JP 15763589 A JP15763589 A JP 15763589A JP 2913670 B2 JP2913670 B2 JP 2913670B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPLLにより周波数シンセサイザ等に用いられ
る分周回路に関し、特に低い電源電圧で動作する分周回
路に関する。
る分周回路に関し、特に低い電源電圧で動作する分周回
路に関する。
従来、この種の分周回路はフリップフロップを用いて
構成している。
構成している。
第５図はかかる従来の一例を説明するための分周回路
のブロック図である。
のブロック図である。
第５図に示すように、分周回路は第一および第二のフ
リップフロップ4A,4Bを有し、それぞれのＱ出力が入
力に、また、出力がＤ入力に接続され、Ｔ−フリップ
フロップとして動作している。この第一のフリップフロ
ップ4Aの出力はエミッタフォロワトランジスタQ1を介
して第二のフリップフロップ4Bのクロック▲▼入力
へ結合され、また第一のフリップフロップ4AのＱ出力は
エミッタフォロワトランジスタQ2を介して第二のフリッ
プフロップ4BのクロックCK入力へ結合されている。尚、
これらフリップフロップ4A,4BはECL回路で構成されてい
る。
リップフロップ4A,4Bを有し、それぞれのＱ出力が入
力に、また、出力がＤ入力に接続され、Ｔ−フリップ
フロップとして動作している。この第一のフリップフロ
ップ4Aの出力はエミッタフォロワトランジスタQ1を介
して第二のフリップフロップ4Bのクロック▲▼入力
へ結合され、また第一のフリップフロップ4AのＱ出力は
エミッタフォロワトランジスタQ2を介して第二のフリッ
プフロップ4BのクロックCK入力へ結合されている。尚、
これらフリップフロップ4A,4BはECL回路で構成されてい
る。
かかる分周回路はパルス信号源２の出力を第一のフリ
ップフロップ4Aで２分周し、さらにその出力を第二のフ
リップフロップ4Bで２分周し全体では４分周回路を形成
している。
ップフロップ4Aで２分周し、さらにその出力を第二のフ
リップフロップ4Bで２分周し全体では４分周回路を形成
している。
第６図は第５図に示すフリップフロップの具体的回路
図である。
図である。
第６図に示すように、かかる分周回路を形成するフリ
ップフロップはＤ入力端子にベースが接続されるトラン
ジスタQ3,Q4とそれぞれトランジスタ対を形成するQ5,Q6
とQ7,Q8とQ9,Q10とクロック端子にベースが接続される
トランジスタQ11〜Q14と、定電流源を形成し外部バイア
ス端子から駆動するトランジスタQ19,Q20と、負荷抵抗R
1,R2とR8,R9とを有している。
ップフロップはＤ入力端子にベースが接続されるトラン
ジスタQ3,Q4とそれぞれトランジスタ対を形成するQ5,Q6
とQ7,Q8とQ9,Q10とクロック端子にベースが接続される
トランジスタQ11〜Q14と、定電流源を形成し外部バイア
ス端子から駆動するトランジスタQ19,Q20と、負荷抵抗R
1,R2とR8,R9とを有している。
かかるフリップフロップ回路において、Q,端子は出
力端子になるとともにＤ入力端子D,に接続され、CK,
▲▼端子からはパルス信号が入力される。
力端子になるとともにＤ入力端子D,に接続され、CK,
▲▼端子からはパルス信号が入力される。
上述した従来の分周回路は、ECLフリップフロップ回
路の間をエミッタフォロワ回路等で結合していると、低
い電源電圧では動作できないという問題がある。
路の間をエミッタフォロワ回路等で結合していると、低
い電源電圧では動作できないという問題がある。
すなわち、最低電源電圧VccMINは次のように表すこと
ができる。
ができる。
VCCMIN≒VBEQ1＋VBEQ11＋VCMINQ19 ただし、VBEQ1 ：トランジスタQ1のベース・エミッ
タ間順方向電圧 VBEQ11 ：トランジスタQ11のベース・エミ
ッタ間順方向電圧 VCMINQ19:トランジスタQ19の飽和しないで動
作できる下限コレクタ電圧 Q11,Q19 :第６図において、ECLによるフリッ
プフロップ回路を構成するトランジスタ である。
タ間順方向電圧 VBEQ11 ：トランジスタQ11のベース・エミ
ッタ間順方向電圧 VCMINQ19:トランジスタQ19の飽和しないで動
作できる下限コレクタ電圧 Q11,Q19 :第６図において、ECLによるフリッ
プフロップ回路を構成するトランジスタ である。
かかる最低電源電圧式より求まる電源電圧は、VCCMIN
≒2.0V程度となる。
≒2.0V程度となる。
このため、かかる分周回路をポータブル用のセットに
使用するには、電池の電圧の下限を0.9Vとすると、電源
として電池が３本以上必要とするという欠点がある。
使用するには、電池の電圧の下限を0.9Vとすると、電源
として電池が３本以上必要とするという欠点がある。
本発明の目的は、かかる最低電源電圧VCCMINを下げて
コンパクトな分周回路を提供することにある。
コンパクトな分周回路を提供することにある。
本発明の分周回路は、共通エミッタ接続された３個の
トランジスタよりなる４組の回路と、それぞれが電流源
として動作する４つのトランジスタと、２本の抵抗を直
列接続した２つの負荷回路と、これら負荷回路間に接続
した抵抗とを有している。
トランジスタよりなる４組の回路と、それぞれが電流源
として動作する４つのトランジスタと、２本の抵抗を直
列接続した２つの負荷回路と、これら負荷回路間に接続
した抵抗とを有している。
すなわち、本発明の分周回路は、共通エミッタ接続さ
れた第一乃至第三のトランジスタと、同じく共通エミッ
タ接続された第四乃至第六のトランジスタと、同じく共
通エミッタ接続された第七乃至第九のトランジスタと、
同じく共通エミッタ接続された第十乃至第十二のトラン
ジスタと、前記それぞれの共通エミッタにそれぞれ接続
された電流源と、前記第二および第三のトランジスタの
コレクタと電源間にそれぞれ接続された第一の抵抗およ
び第二の抵抗と、前記第二および第三のトランジスタの
コレクタ間に接続された第三の抵抗と、前記第八のトラ
ンジスタのコレクタと電源間に直列に接続された第四の
抵抗および第五の抵抗と、前記第九のトランジスタのコ
レクタと電源間に直列に接続された第六および第七の抵
抗と、前記第八および第九のトランジスタのコレクタ間
に接続された第八の抵抗とを有し、前記第一および第十
のトランジスタのベースは共通に第一の入力端子へ接続
し、前記第四と第七のトランジスタのベースは共通に第
二の入力端子へ接続し、前記第一，第四，第七，第十の
トランジスタのコレクタは電源へ接続し、前記第二およ
び第六のトランジスタのコレクタは前記第五および第九
のトランジスタのベースへ接続し、前記第三および第五
のトランジスタのコレクタは前記第六および第八のトラ
ンジスタのベースへ接続し、前記第八および第十二のト
ランジスタのコレクタは前記第二および第十一のトラン
ジスタのベースへ接続し、前記第九および第十一のトラ
ンジスタのコレクタは前記第三および第十二のトランジ
スタのベースへ接続し、前記第四およ第五の抵抗の接続
点並びに前記第六および第七の抵抗の接続点をそれぞれ
第一および第二の出力端子へ接続し、前記第一および第
二の入力端子へ供給されるパルスを分周して前記第一お
よび第二の出力端子へ出力するように構成される。
れた第一乃至第三のトランジスタと、同じく共通エミッ
タ接続された第四乃至第六のトランジスタと、同じく共
通エミッタ接続された第七乃至第九のトランジスタと、
同じく共通エミッタ接続された第十乃至第十二のトラン
ジスタと、前記それぞれの共通エミッタにそれぞれ接続
された電流源と、前記第二および第三のトランジスタの
コレクタと電源間にそれぞれ接続された第一の抵抗およ
び第二の抵抗と、前記第二および第三のトランジスタの
コレクタ間に接続された第三の抵抗と、前記第八のトラ
ンジスタのコレクタと電源間に直列に接続された第四の
抵抗および第五の抵抗と、前記第九のトランジスタのコ
レクタと電源間に直列に接続された第六および第七の抵
抗と、前記第八および第九のトランジスタのコレクタ間
に接続された第八の抵抗とを有し、前記第一および第十
のトランジスタのベースは共通に第一の入力端子へ接続
し、前記第四と第七のトランジスタのベースは共通に第
二の入力端子へ接続し、前記第一，第四，第七，第十の
トランジスタのコレクタは電源へ接続し、前記第二およ
び第六のトランジスタのコレクタは前記第五および第九
のトランジスタのベースへ接続し、前記第三および第五
のトランジスタのコレクタは前記第六および第八のトラ
ンジスタのベースへ接続し、前記第八および第十二のト
ランジスタのコレクタは前記第二および第十一のトラン
ジスタのベースへ接続し、前記第九および第十一のトラ
ンジスタのコレクタは前記第三および第十二のトランジ
スタのベースへ接続し、前記第四およ第五の抵抗の接続
点並びに前記第六および第七の抵抗の接続点をそれぞれ
第一および第二の出力端子へ接続し、前記第一および第
二の入力端子へ供給されるパルスを分周して前記第一お
よび第二の出力端子へ出力するように構成される。
〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示す分周回路図であ
る。
る。
第１図に示すように、本実施例は３つのトランジスタ
が共通エミッタ接続された４個のトランジスタ群（Q11,
Q3,Q4）と、（Q12,Q5,Q6）と、（Q13,Q7,Q8）と、（Q1
4,Q9,Q10）とを有し、そのうちトランジスタQ11とQ14の
ベースはCK入力へ接続され、トランジスタQ12とQ13のベ
ースは▲▼入力へ接続され、トランジスタQ11,Q3,Q
4の共通エミッタはトランジスタQ15のコレクタへ接続さ
れ、Q12,Q5,Q6の共通エミッタはトランジスタQ16のコレ
クタへ接続され、Q13,Q7,Q8の共通エミッタはトランジ
スタQ17のコレクタへ接続され、Q14,Q9,Q10の共通エミ
ッタはトランジスタQ18のコレクタへ接続される。ま
た、トランジスタQ15,Q16,Q17,Q18のエミッタはそれぞ
れ抵抗R6,R7,R13,R14を介して基準電位へ接続され、ト
ランジスタQ15,Q16,Q17,Q18のベースは共通にBIAS端子
へ接続され、トランジスタQ11,Q12,Q13,Q14のコレクタ
は電源VCCへ接続される。また、トランジスタQ3およびQ
6のコレクタはトランジスタQ5およびQ8のベースへ接続
され、トランジスタQ4およびQ5のコレクタはトランジス
タQ6およびQ8のベースへ接続され、同様にトランジスタ
Q7,Q10のコレクタ並びにトランジスタQ8,Q9のコレクタ
はそれぞれトランジスタQ9,Q3と、トランジスタQ10,Q4
と接続される。また、電源VCCとトランジスタQ3のコレ
クタ間は負荷抵抗R1とR3の直列回路が接続され、同様に
トランジスタQ4と電源間、トランジスタQ7と電源間、ト
ランジスタQ8と電源間にそれぞれ負荷抵抗R2とR4、R8と
R10、R9とR11の各直列回路が接続され、トランジスタQ3
とQ4のコレクタ間およびトランジスタQ7とQ8のコレクタ
間にそれぞれ抵抗R3,R12が接続される。更に、抵抗R8と
R10の接続点並びに抵抗R9とR11の接続点からそれぞれ
出力およびＱ出力が取り出される。
が共通エミッタ接続された４個のトランジスタ群（Q11,
Q3,Q4）と、（Q12,Q5,Q6）と、（Q13,Q7,Q8）と、（Q1
4,Q9,Q10）とを有し、そのうちトランジスタQ11とQ14の
ベースはCK入力へ接続され、トランジスタQ12とQ13のベ
ースは▲▼入力へ接続され、トランジスタQ11,Q3,Q
4の共通エミッタはトランジスタQ15のコレクタへ接続さ
れ、Q12,Q5,Q6の共通エミッタはトランジスタQ16のコレ
クタへ接続され、Q13,Q7,Q8の共通エミッタはトランジ
スタQ17のコレクタへ接続され、Q14,Q9,Q10の共通エミ
ッタはトランジスタQ18のコレクタへ接続される。ま
た、トランジスタQ15,Q16,Q17,Q18のエミッタはそれぞ
れ抵抗R6,R7,R13,R14を介して基準電位へ接続され、ト
ランジスタQ15,Q16,Q17,Q18のベースは共通にBIAS端子
へ接続され、トランジスタQ11,Q12,Q13,Q14のコレクタ
は電源VCCへ接続される。また、トランジスタQ3およびQ
6のコレクタはトランジスタQ5およびQ8のベースへ接続
され、トランジスタQ4およびQ5のコレクタはトランジス
タQ6およびQ8のベースへ接続され、同様にトランジスタ
Q7,Q10のコレクタ並びにトランジスタQ8,Q9のコレクタ
はそれぞれトランジスタQ9,Q3と、トランジスタQ10,Q4
と接続される。また、電源VCCとトランジスタQ3のコレ
クタ間は負荷抵抗R1とR3の直列回路が接続され、同様に
トランジスタQ4と電源間、トランジスタQ7と電源間、ト
ランジスタQ8と電源間にそれぞれ負荷抵抗R2とR4、R8と
R10、R9とR11の各直列回路が接続され、トランジスタQ3
とQ4のコレクタ間およびトランジスタQ7とQ8のコレクタ
間にそれぞれ抵抗R3,R12が接続される。更に、抵抗R8と
R10の接続点並びに抵抗R9とR11の接続点からそれぞれ
出力およびＱ出力が取り出される。
すなわち、本実施例は、分周信号入力が印加されるト
ランジスタQ11〜Q14のコレクタは直接電源へ接続され、
また、それぞれのエミッタはそれぞれトランジスタQ3,Q
4の共通エミッタと、トランジスタQ5,Q6の共通エミッタ
と、トランジスタQ7,Q8の共通エミッタと、トランジス
タQ9,Q12の共通エミッタとへ接続されている。しかも、
トランジスタQ7〜Q10の負荷は抵抗R8,R10の直列接続回
路と抵抗R9,R11の直列接続回路であり、抵抗R10,R11の
間には抵抗R12が接続され、これら抵抗R8とR10の接続点
およびR9とR11の接続点から出力を取り出すものであ
る。
ランジスタQ11〜Q14のコレクタは直接電源へ接続され、
また、それぞれのエミッタはそれぞれトランジスタQ3,Q
4の共通エミッタと、トランジスタQ5,Q6の共通エミッタ
と、トランジスタQ7,Q8の共通エミッタと、トランジス
タQ9,Q12の共通エミッタとへ接続されている。しかも、
トランジスタQ7〜Q10の負荷は抵抗R8,R10の直列接続回
路と抵抗R9,R11の直列接続回路であり、抵抗R10,R11の
間には抵抗R12が接続され、これら抵抗R8とR10の接続点
およびR9とR11の接続点から出力を取り出すものであ
る。
かかる構成の分周回路において、まずCK入力電圧が▲
▼入力の電圧より高いときには、トランジスタQ15
による電流はQ11にのみ流れ、Q3,Q4はカットオフされ
る。一方、Q16による電流はQ5又はQ6の一方に流れ、Q12
はカットオフである。すなわち、Q5,Q6はホールド回路
として動作している。また、Q17による電流はQ7又はQ8
の一方に流れ、Q13はカットオフである。すなわち、Q5,
Q6でホールドしている状態をそのまま出力に伝えてい
る。更に、Q18による電流はQ14にのみ流れ、Q9,Q10はカ
ットオフである。
▼入力の電圧より高いときには、トランジスタQ15
による電流はQ11にのみ流れ、Q3,Q4はカットオフされ
る。一方、Q16による電流はQ5又はQ6の一方に流れ、Q12
はカットオフである。すなわち、Q5,Q6はホールド回路
として動作している。また、Q17による電流はQ7又はQ8
の一方に流れ、Q13はカットオフである。すなわち、Q5,
Q6でホールドしている状態をそのまま出力に伝えてい
る。更に、Q18による電流はQ14にのみ流れ、Q9,Q10はカ
ットオフである。
次に、CK入力電圧が反転して▲▼入力の電圧がCK
入力の電圧よりも高くなると、Q15による電流はQ3又はQ
4の一方に流れ、Q11はカットオフとなる。ここで、Q3と
Q4のどちらに電流が流れるかは、CK入力と▲▼入力
へ印加されていた入力電圧が反転する直前のQ7,Q8のコ
レクタ電圧によって決定される。また、Q16による電流
はQ12に流れ、Q5,Q6はカットオフとする。同様にQ17に
よる電流は、Q13に流れ、Q7,Q8はカットオフとなり、Q1
8による電流はQ9とQ10のどちらか一方に流れ、Q14はカ
ットオフする。このQ9とQ10のどちらに電流が流れるか
は、Q3とQ4の場合と同様に決定され、Q9とQ10はホール
ド回路として動作する。
入力の電圧よりも高くなると、Q15による電流はQ3又はQ
4の一方に流れ、Q11はカットオフとなる。ここで、Q3と
Q4のどちらに電流が流れるかは、CK入力と▲▼入力
へ印加されていた入力電圧が反転する直前のQ7,Q8のコ
レクタ電圧によって決定される。また、Q16による電流
はQ12に流れ、Q5,Q6はカットオフとする。同様にQ17に
よる電流は、Q13に流れ、Q7,Q8はカットオフとなり、Q1
8による電流はQ9とQ10のどちらか一方に流れ、Q14はカ
ットオフする。このQ9とQ10のどちらに電流が流れるか
は、Q3とQ4の場合と同様に決定され、Q9とQ10はホール
ド回路として動作する。
上述した二つの動作状態を繰り返すことにより、分周
動作が実行される。すなわち、Ｔ−FFとして動作してい
る。ただし、上述の動作を実現するためには、次の二つ
の条件を満たすように回路定数が設定されている。
動作が実行される。すなわち、Ｔ−FFとして動作してい
る。ただし、上述の動作を実現するためには、次の二つ
の条件を満たすように回路定数が設定されている。
第一の条件は前段の分周回路の出力をCK,▲▼入
力に印加することによりトランジスタがON−OFFできる
ために、 とする。ここで r1:抵抗R1,R2,R8,R9の値 r2:抵抗R3,R4,R10,R11の値 r3:抵抗R5,R12の値 IE:Q15,Q16,Q17,Q18による電流 である。
力に印加することによりトランジスタがON−OFFできる
ために、 とする。ここで r1:抵抗R1,R2,R8,R9の値 r2:抵抗R3,R4,R10,R11の値 r3:抵抗R5,R12の値 IE:Q15,Q16,Q17,Q18による電流 である。
また、第二の条件はトランジスタQ3〜Q10が飽和しな
いために、 VBE ：トランジスタのベース・エミッタ間順方向電
圧 VCEMIN:トランジスタが飽和しないで動作できるコレ
クタ・エミッタ間下限電圧 とする。
いために、 VBE ：トランジスタのベース・エミッタ間順方向電
圧 VCEMIN:トランジスタが飽和しないで動作できるコレ
クタ・エミッタ間下限電圧 とする。
例えば、VBE＝0.8V,VCEMIN＝0.3V,IE＝300μＡのとき
に、r1＝2KΩ,r2＝1KΩ,r3＝3KΩとすれば、上記二つの
条件を満たすことができる。
に、r1＝2KΩ,r2＝1KΩ,r3＝3KΩとすれば、上記二つの
条件を満たすことができる。
一般に、分周回路に用いられる半導体プロセスでは、
トランジスタの電流密度を上げて動作速度の限界を高く
選んでいるため、ベース・エミッタ間の順方向電圧は約
0.8〜0.9Vと高いが、通常のトランジスタの0.6〜0.7Vよ
りも高いので、上述条件を満たすことは容易である。
トランジスタの電流密度を上げて動作速度の限界を高く
選んでいるため、ベース・エミッタ間の順方向電圧は約
0.8〜0.9Vと高いが、通常のトランジスタの0.6〜0.7Vよ
りも高いので、上述条件を満たすことは容易である。
更に上述した分周回路における最低電源電圧 である。ここでVCMINQ15はトランジスタQ15が飽和せず
に動作できる最低コレクタ電圧（≒0.4V）となり、V
CCMIN≒1.5Vとなる。
に動作できる最低コレクタ電圧（≒0.4V）となり、V
CCMIN≒1.5Vとなる。
第２図は第１図に示す分周回路の分周動作上限周波特
性図である。
性図である。
第２図に示すように、第１図に示す分周回路は電源電
圧に対して分周動作する周波数の上限の特性を曲線ａで
表わしている。
圧に対して分周動作する周波数の上限の特性を曲線ａで
表わしている。
第３図は第１図に示す分周回路を２段組合わせた応用
回路図である。
回路図である。
第３図に示すように、かかる応用回路は第１図に示し
た分周回路を２段縦属に接続して４分周回路を構成した
例である。
た分周回路を２段縦属に接続して４分周回路を構成した
例である。
かかる回路からも分るように、二つの分周回路の間は
直結で良い。
直結で良い。
第４図は本発明の第二の実施例を示す分周回路図であ
る。
る。
第４図に示すように、本実施例は前述した第一の実施
例に比較し、トランジスタQ13,Q14のコレクタにもそれ
ぞれ負荷抵抗R15,R16を接続し、分周されないそのまま
の周波数の出力もQ2と▲▼出力端子から取り出すよ
うにした点と、トランジスタQ3,Q4の負荷を抵抗R1,R2,R
5によりスター・デルタ変換している点が異なってい
る。
例に比較し、トランジスタQ13,Q14のコレクタにもそれ
ぞれ負荷抵抗R15,R16を接続し、分周されないそのまま
の周波数の出力もQ2と▲▼出力端子から取り出すよ
うにした点と、トランジスタQ3,Q4の負荷を抵抗R1,R2,R
5によりスター・デルタ変換している点が異なってい
る。
かかる分周回路の動作は第１図の例と同様であり、第
２図の上限周波数特性でみると曲線ｂに相当し、動作電
源電圧を約1.5Vに下げられることも同様である。
２図の上限周波数特性でみると曲線ｂに相当し、動作電
源電圧を約1.5Vに下げられることも同様である。
以上説明したように、本発明の分周回路は、動作電源
電圧を約1.5Vまで下げることができ、ポータブル用のセ
ットへ使用するのに電池が２本にできるという効果があ
る。
電圧を約1.5Vまで下げることができ、ポータブル用のセ
ットへ使用するのに電池が２本にできるという効果があ
る。
第１図は本発明の第一の実施例を示す分周回路図、第２
図は第１図に示す分周回路の分周動作上限周波数特性
図、第３図は第１図に示す分周回路を２段組合せた応用
回路図、第４図は本発明の第二の実施例を示す分周回路
図、第５図は従来の一例を説明するための分周回路のブ
ロック図、第６図は第５図にフリップフロップの具体的
回路図である。 １……分周回路、２……パルス信号源、３……バイアス
源、Q3〜Q18……トランジスタ、R1〜R16……抵抗。
図は第１図に示す分周回路の分周動作上限周波数特性
図、第３図は第１図に示す分周回路を２段組合せた応用
回路図、第４図は本発明の第二の実施例を示す分周回路
図、第５図は従来の一例を説明するための分周回路のブ
ロック図、第６図は第５図にフリップフロップの具体的
回路図である。 １……分周回路、２……パルス信号源、３……バイアス
源、Q3〜Q18……トランジスタ、R1〜R16……抵抗。
Claims (1)
- 【請求項１】共通エミッタ接続された第一乃至第三のト
ランジスタと、同じく共通エミッタ接続された第四乃至
第六のトランジスタと、同じく共通エミッタ接続された
第七乃至第九のトランジスタと、同じく共通エミッタ接
続された第十乃至第十二のトランジスタと、前記それぞ
れの共通エミッタにそれぞれ接続された電流源と、前記
第二および第三のトランジスタのコレクタと電源間にそ
れぞれ接続された第一の抵抗および第二の抵抗と、前記
第二および第三のトランジスタのコレクタ間に接続され
た第三の抵抗と、前記第八のトランジスタのコレクタと
電源間に直列に接続された第四の抵抗および第五の抵抗
と、前記第九のトランジスタのコレクタと電源間に直列
に接続された第六および第七の抵抗と、前記第八および
第九のトランジスタのコレクタ間に接続された第八の抵
抗とを有し、前記第一および第十のトランジスタのベー
スは共通に第一の入力端子へ接続し、前記第四と第七の
トランジスタのベースは共通に第二の入力端子へ接続
し、前記第一，第四，第七，第十のトランジスタのコレ
クタは電源へ接続し、前記第二および第六のトランジス
タのコレクタは前記第五および第九のトランジスタのベ
ースへ接続し、前記第三および第五のトランジスタのコ
レクタは前記第六および第八のトランジスタのベースへ
接続し、前記第八および第十二のトランジスタのコレク
タは前記第二および第十一のトランジスタのベースへ接
続し、前記第九および第十一のトランジスタのコレクタ
は前記第三および第十二のトランジスタのベースへ接続
し、前記第四および第五の抵抗の接続点並びに前記第六
および第七の抵抗の接続点をそれぞれ第一および第二の
出力端子へ接続し、前記第一および第二の入力端子へ供
給されるパルスを分周して前記第一および第二の出力端
子へ出力することを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157635A JP2913670B2 (ja) | 1989-06-19 | 1989-06-19 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157635A JP2913670B2 (ja) | 1989-06-19 | 1989-06-19 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322622A JPH0322622A (ja) | 1991-01-31 |
| JP2913670B2 true JP2913670B2 (ja) | 1999-06-28 |
Family
ID=15654031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157635A Expired - Lifetime JP2913670B2 (ja) | 1989-06-19 | 1989-06-19 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913670B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2776201B2 (ja) * | 1993-05-31 | 1998-07-16 | 日本電気株式会社 | フリップフロップ回路 |
| DE10043953C2 (de) | 2000-09-06 | 2002-08-01 | Infineon Technologies Ag | Frequenzteilerschaltung |
| DE10319089B4 (de) | 2003-04-28 | 2008-05-29 | Austriamicrosystems Ag | Flip-Flop-Schaltungsanordnung |
| JP2011155452A (ja) * | 2010-01-27 | 2011-08-11 | Renesas Electronics Corp | 差動論理回路、分周回路、及び周波数シンセサイザ |
-
1989
- 1989-06-19 JP JP1157635A patent/JP2913670B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322622A (ja) | 1991-01-31 |
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