JP2990785B2 - 論理回路 - Google Patents

論理回路

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Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は論理回路に係わり、特に、コレクタドットア
ンド回路とラッチドコンパレータ回路とにより構成され
る論理回路に用いて好適なものである。
＜発明の概要＞ 本発明の論理回路は、出力段においてワイヤードオア
回路を構成するとともに、コレクタドットアンド回路か
ら出力される複数の信号に基づいて論理積信号の否定信
号を形成することにより、コレクタドットアンド回路と
ラッチドコンパレータ回路とを用いて、入力された複数
の信号の電位差に基づいて所定の電圧レベルの論理積信
号を形成可能な回路を構成することが出来るようにし
て、前段に否定回路や、或いはレベルシフト回路等を設
けなくてもすむようにした論理回路である。
＜従来の技術＞ 従来より、第１の入力信号Ａと第２の入力信号Ｂ等の
ような複数の入力信号の論理積を出力するアンド回路と
ラッチドコンパレータ回路とを組合せて構成した論理回
路が種々実用化されている。
第２図は、従来の論理回路の一例を示す回路図であ
る。この論理回路は、オアの変形アンド回路とラッチド
コンパレータとを組み合わせて構成されているものであ
り、第１の入力端子１と第２の入力端子２とが設けられ
ていて、これらの入力端子1,2に第１の入力信号Ａおよ
び第２の入力信号Ｂの入力否定信号AN,BNがそれぞれ入
力されるように構成されている。
上記第１の入力端子１に与えられた第１の入力信号Ａ
の入力否定信号ANは、トランジスタQ1のベースに与えら
れる。また、第２の入力端子２に与えられた第２の入力
信号Ｂの入力否定信号BNは第３のトランジスタQ3のベー
スに与えられる。これらのトランジスタQ1,Q3と、リフ
ァレンス信号VREF1が与えられるトランジスタQ4とのエ
ミッタが共通に接続されていて、これらのトランジスタ
Q1,Q3,Q4により第１の差動回路が構成されている。ま
た、トランジスタQ5,Q7により構成された第２の差動回
路が、上記第１の差動回路の次段に設けられている。そ
して、これら第１および第２の差動回路を選択的に動作
させるために、第３の差動回路が設けられていて、この
第３の差動回路を構成するトランジスタQ2のコレクタ
に、上記第１の差動回路において共通に接続されたエミ
ッタが接続されている。また、第２の差動回路において
共通に接続されたエミッタが上記第３の差動回路を構成
するトランジスタQ6のコレクタに接続されている。
一方、上記トランジスタQ6のベースにクロック信号CL
Kが与えられるとともに、トランジスタQ2のベースにク
ロック信号CLKの否定信号CLKNが与えられ、共通接続さ
れたトランジスタQ2,Q6のエミッタが定電流源20を介し
て接地されている。また、これら第１の〜第３の差動回
路と並列に、すなわち、電源Vccと接地GNDとの間に、ト
ランジスタQ8と定電流源21との直列回路が接続されてい
るとともに、トランジスタQ9と定電流源22との直列回路
が接続されている。これらの直列回路は、論理レベル信
号を出力するためのエミタホロワを構成するものであ
り、トランジスタQ8はベースにトランジスタQ1,Q3,Q5の
コレクタが接続されるとともに、エミッタにトランジス
タQ7のベースが接続される。
一方、トランジスタQ9は、ベースにトランジスタQ4お
よびトランジスタQ7のコレクタが接続されるとともに、
エミッタにトランジスタQ5のベースが接続される。そし
て、トランジスタQ8のエミッタから出力される信号が、
第１の入力信号Ａと第２の入力信号Ｂとのアンド出力信
号Ａ・Ｂとして第１の出力端子11に導出されるととも
に、トランジスタQ9のエミッタから出力される信号が、
第１の入力信号Ａと第２の入力信号Ｂとのアンド出力反
転信号 として第２の出力端子12にそれぞれ導出されるように構
成されている。
また、トランジスタQ1のコレクタと電源Vccとの間に
抵抗器R1接続されるとともに、トランジスタQ4のコレク
タと電源Vccとの間に抵抗器R2が接続される。
次に、上記のように構成された第２図の論理回路の動
作を説明する。なお、以下の説明は、説明を容易にする
ために入力否定信号ＡおよびトランジスタQ1が無いもの
として説明する。このようにトランジスタQ1を省略する
ことにより、第２図の回路は普通のラッチドコンパレー
タ回路と同様の回路になる。
第２図の論理回路において、先ず、クロック信号の否
定信号CLKNが“H"のときは、定電流源20を流れる電流I1
はトランジスタQ2を通してのみ流れ、トランジスタQ6に
は電流が流れない。したがって、この場合には第２の差
動回路を構成するトランジスタQ5,Q7には電流が流れな
いで、電流I1はトランジスタQ3またはQ4のいづれかの側
にのみ流れるようになる。この場合、上記電流I1は入力
否定信号BNおよびリファレンス信号VREF1の大きさに応
じて流れるわけであるが、これらの信号の電圧差が大き
い場合には、トランジスタQ3またはQ4のどちらか一方の
みに流れる。しかし、電圧差が小さい場合には、上述し
たように各電圧の大きさに応じた電流がそれぞれのトラ
ンジスタQ3,Q4に流れるようになる。
この場合トランジスタQ3のコレクタの抵抗はR1であ
り、トランジスタQ4のコレクタの抵抗はR2であるので、
電流値に応じた電圧降下が各抵抗により発生する。した
がって、例えば入力否定信号BNの方がリファレンス信号
VREF1よりも少しだけ“H"であったとした場合、トラン
ジスタQ3の方に電流が多く流れるので、トランジスタQ3
のコレクタの電圧値はトランジスタQ4のコレクタの電圧
値よりも若干低くなる。このような状態において、クロ
ック信号CLKが“H"になり、クロック信号の否定信号CLK
Nが“L"になったとする。これにより、トランジスタQ6
に電流が流れるようになるとともに、トランジスタQ2に
流れていた電流が流れなくなり、トランジスタQ3,Q4に
流れていた電流も流れなくなる。
トランジスタQ6に電流が流れるようになると、トラン
ジスタQ5,Q7に電流がそれぞれ流れるようになる。この
場合、トランジスタQ4のコレクタが“H"であったので、
トランジスタQ9のベースおよびトランジスタQ7のコレク
タが“H"になる。また、トランジスタQ3のコレクタが
“L"であったので、トランジスタQ8のベースおよびトラ
ンジスタQ5のコレクタが“L"になる。したがって、トラ
ンジスタQ7のベースが“L"、トランジスタQ5のベース
“H"となる。このため、クロック信号CLKが“H"になっ
た瞬間には，トランジスタQ5の方が少し多く電流が流れ
ることとなり、抵抗R1を流れる電流はもう少し流れよう
とする。これにより、トランジスタQ7のコレクタの電流
は逆に減ることになり、もともと“H"であった抵抗R2の
電圧がさらに高くなるように変化する。すなわち、“H"
であった抵抗R2の方の電位はさらに“H"になり、“L"で
あった抵抗R1の方の電位は更に“L"になるように動作す
る。これらの電圧は、トランジスタQ8,Q9のベースに加
えられるので、各トランジスタの間において正帰還を繰
り返すことになる。このため、入力否定信号BNとリファ
レンス信号VREF1との間に僅かにあった電圧差が、コン
パレータモードによって増幅されるとともに、クロック
信号CLKが“H"に反転した瞬間に正帰還モードになり、
“H"レベルおよび“L"レベルにはっきりと区分される。
すなわち、コンパレータモードはアナログ動作を行うと
ともに、正帰還モードはディジタル動作を行う。このよ
うに動作する結果、第１の出力端子11にアンド出力信号
Ａ・Ｂが導出されるとともに、第２の出力端子12にアン
ド出力反転信号 が導出される。
＜発明が解決しようとする課題＞ 第２図に示した論理回路は、上述したように動作する
ので、第１の入力端子１および第２の入力端子２に供給
する入力信号として入力否定信号を供給する必要があ
り、前段に否定回路を設けなければならない。したがっ
て、その分だけ信号に遅延が生じるとともに、回路構成
が大掛かりになってしまう不都合があった。
第２図の回路のように、前段に否定回路を設ける必要
がない回路として、第３図の回路図に示すような論理回
路が用いられることがある。第３図の論理回路は、たて
づみアンド回路と称されているアンド回路とラッチドコ
ンパレータ回路とを組み合わせて構成したもので、トラ
ンジスタQ1およびトランジスタQ4よりなる第１の差動対
と、トランジスタQ2およびトランジスタQ5よりなる第２
の差動対によって初段のアンド回路が構成されている。
この第３図の論理回路の場合には、第１の入力端子１に
供給された第１の入力信号Ａを第１の差動対を構成する
トランジスタQ1のベースに供給するとともに、第１のリ
ファレンス信号VREF1をトランジスタQ4のベースに供給
する。また、第２の入力端子２に供給される第２の入力
信号ＢをトランジスタQ2のベースに供給するとともに、
第２のリファレンス信号VREF2をトランジスタQ5のベー
スに供給する。そして、トランジスタQ4,Q5のコレクタ
電圧をトランジスタQ10のベースに供給するとともに、
トランジスタQ1のコレクタ電圧をトランジスタQ9のベー
スに供給する。これにより、トランジスタQ10のエミッ
タからアンド出力信号Ａ・Ｂを得るとともに、トランジ
スタQ9のエミッタからアンド出力反転信号 を得ている。なお、第３図の論理回路におけるその他の
部分の動作は上述した第２図の回路の動作と同様であ
り、説明を省略する。
第３図の論理回路の場合は、上述したように第１の入
力信号Ａおよび第２の入力信号Ｂをそのまま入力するこ
とが出来るので、前段の回路に否定回路を設けなくても
よい利点がある。しかし、この第３図の論理回路の場合
は、第１の入力信号Ａに対して、第２の入力信号Ｂのレ
ベルを所定のレベルだけ下げなければならないので、前
段にレベルシフト回路を設けなければならない問題があ
った。
本発明は上述した問題点に鑑み、前段に否定回路やレ
ベルシフト回路等を設けることなく動作させることが出
来るようにすることを目的とする。
＜課題を解決するための手段＞ 本発明の論理回路は、複数の入力端子にそれぞれ与え
られた複数の入力信号の論理積信号や、各入力信号の否
定信号を出力するコレクタドットアンド回路と、複数の
トランジスタよりなり、各トランジスタのエミッタが共
通に結合されるとともに、それぞれのコレクタに上記コ
レクタドットアンド回路から出力される各信号電圧が与
えられる差動回路と、上記コレクタドットアンド回路か
ら出力される各信号電圧がそのベースにそれぞれ与えら
れる複数のトランジスタによって構成された複数のエミ
ッタホロワとを具備し、上記コレクタドットアンド回路
から出力される上記入力信号の否定信号がそのベースに
それぞれ与えられる複数のエミッタホロワの出力電極を
共通に結合してワイヤードオア回路を形成し、上記ワイ
ヤードオア回路の出力を、上記差動回路における各トラ
ンジスタの内、上記コレクタドットアンド回路から出力
される上記入力信号の論理積信号がそのコレクタに与え
られるトランジスタのベースに供給するとともに、上記
コレクタドットアンド回路から出力される上記入力信号
の論理積信号がベースに与えられるエミッタホロワの出
力電圧を、上記論理レベル出力回路における各トランジ
スタの内、上記コレクタドットアンド回路から出力され
る入力信号の否定信号がそのコレクタにそれぞれ与えら
れるトランジスタのベースおよび出力端子に出力するよ
うにしている。
＜作用＞ 出力段に設けられている複数のエミッタホロワの内、
その入力電極にコレクタドットアンド回路から出力され
る入力信号の否定信号が供給されるエミッタホロワの出
力電極同志を接続してワイヤードオア回路を構成し、上
記コレクタドットアンド回路からは出力することが出来
ない論理積信号の否定信号を上記ワイヤードオア回路に
より形成する。これにより、前段に否定回路や、或いは
レベルシフト回路等を設けなくても動作可能なコレクタ
ドットアンド回路とラッチドコンパレータ回路とによ
り、入力された複数の信号の電位差に基づいて所定の電
圧レベルの論理積信号を形成する回路を構成することが
出来るようになる。
＜実施例＞ 第１図は、本発明の一実施例を示す論理回路の回路構
成図である。
第１図から明らかなように、本実施例の論理回路はコ
レクタドットアンド回路をラッチドコンパレータ回路に
組み込んで構成されている。このコレクタドットアンド
回路は、トランジスタQ1とトランジスタQ3とからなる第
１の差動回路３と、トランジスタQ4とトランジスタQ6と
からなる第２の差動回路４とにより構成されている。こ
れら第１および第２の差動回路3,4には、定電流源20を
流れる電流I1を２分した電流が、定電流源として設けら
れたトランジスタQ2,トランジスタQ5を介してそれぞれ
供給され。
第１の差動回路３を構成するトランジスタQ1のベース
が第１の入力端子１に接続されていて、このトランジス
タQ1のベースに第１の入力信号Ａが与えられる。また、
第２の差動回路４を構成するトランジスタQ6のベースが
第２の入力端子２に接続されていて、トランジスタQ6の
ベースには第２の入力信号Ｂが与えられる。また、トラ
ンジスタQ3およびトランジスタQ4のベース同志が接続さ
れていて、この共通接続されたベースにリファレンス信
号VREF1が与えられるとともに、これらのトランジスタQ
3,Q4のコレクタが共通に接続され、抵抗器R2を介して電
源Vccに接続されている。一方、トランジスタQ1のコレ
クタが抵抗器R1を介して電源Vccに接続されるととも
に、トランジスタQ6のコレクタが抵抗器R3を介して電源
Vccに接続されている。
このように構成された第１および第２の差動回路の次
段に、上述したラッチ動作を行うための第３の差動回路
５が設けられているとともに、３つのエミッタホロワ回
路6,7,8が設けられている。上記第３の差動回路５は、
トランジスタQ7,Q8,Q10,Q12のエミッタを共通に接続す
るとともに、トランジスタQ7,Q8のベースおよびトラン
ジスタQ10,Q12のベースをそれぞれ共通に接続して構成
されている。
第３の差動回路５の動作電流は、定電流源として設け
られたトランジスタQ11を通して定電流源20の電流が与
えられる。このトランジスタQ11のベースにクロック信
号CLKが与えられ、一方、共通接続されたトランジスタQ
2,Q5のベースにクロック信号CLKの否定信号CLKNが与え
られる。したがって、第１図の実施例の回路は、クロッ
ク信号の否定信号CLKNが“H"のときに、トランジスタQ2
およびトランジスタQ5側に動作電流が供給されてコンパ
レータ動作を行い、クロック信号CLKが“H"のときにト
ランジスタQ11側に動作電流が供給されてラッチ動作を
行う。
クロック信号の否定信号CLKNが“H"でコンパレータ動
作が行われているときは、トランジスタQ1のコレクタの
電位は第１の入力信号Ａの入力否定信号ANとなり、トラ
ンジスタQ6のコレクタの電位は第２の入力信号Ｂの入力
否定信号BNとなる。また、トランジスタQ3およびQ4のコ
レクタの電位は、入力信号A,BのアンドであるＡ・Ｂと
なる。
トランジスタQ1のコレクタの電位は、第１のエミッタ
ホロワ回路６を構成するトランジスタQ13のベースに与
えられるとともに、第３の差動回路を構成するトランジ
スタQ7のコレクタに与えられる。また、トランジスタQ6
のコレクタの電位は、第２のエミッタホロワ回路７を構
成するトランジスタQ14のベースに与えられるととも
に、トランジスタQ8のコレクタに与えられる。一方、ト
ランジスタQ3およびQ4のコレクタの電位は、第３のエミ
ッタホロワ回路８を構成するトランジスタQ15のベース
に与えられるとともに、トランジスタQ12のコレクタに
与えられる。なお、第３の差動回路を構成するもう一つ
のトランジスタQ10のコレクタは、電源Vccに接続されて
いる。これは、ラッチ動作時に抵抗器R2に流れる電流
と、抵抗器R1,R3に流れる電流の大きさを揃えて論理振
幅を一定にするためである。
一方、トランジスタQ13のエミッタとトランジスタQ14
のエミッタとが共通に接続されていて、ここに定電流源
21が接続されている。このように、トランジスタQ13の
エミッタとトランジスタQ14のエミッタとを共通に接続
することにより、ワイヤードオア回路を構成し、コレク
タドット回路では得られなかったアンド出力反転信号 を、その接続点９から得られるようにしている。
上記接続点９の電位が第１の出力端子11に与えられる
とともに、トランジスタQ10,Q12のベースに与えられ
る。また、トランジスタQ15のエミッタは、定電流源22
に接続されていて、このトランジスタQ15のエミッタの
電位が第２の出力端子12およびトランジスタQ7,Q8のベ
ースにそれぞれ与えられるようになされている。
このように構成された実施例の論理回路においては、
コンパレータ動作のときにはトランジスタQ1のコレクタ
の電位は第１の入力信号Ａの否定ANとなり、トランジス
タQ6のコレクタの電位は第２の入力信号Ｂの否定BNとな
る。また、トランジスタQ3,Q4のコレクタの電位は、第
１の入力信号Ａと第２の入力信号Ｂとのアンド信号Ａ・
Ｂとなる。これらのコレクタの電位は、上述したように
次段のラッチドコンパレータ回路に与えられる。
このような動作状態において、クロック信号CLKおよ
びクロック信号の否定信号CLKNの電圧レベルが反転する
と、トランジスタQ2,Q5に流れていた電流がトランジス
タQ11側に流れるようになり、第１図の実施例の回路は
ラッチ動作を行うようになる。この場合、トランジスタ
Q11がオン動作することにより、トランジスタQ7,Q8には
電流が流れ、これらのトランジスタのコレクタ電位は
“L"になる。一方、トランジスタQ12には電流が流れな
いので、そのコレクタ電位は“H"となり、第２の出力端
子12に導出されているアンド出力信号Ａ・Ｂの“H"状態
が維持される。
また、ラッチ動作で第２の出力端子12の電位が“L"の
ときは、トランジスタQ7,Q8には電流が流れず、これら
のトランジスタのコレクタの電位は“H"になる。この場
合、トランジスタQ12,10に電流が流れ、この結果トラン
ジスタQ12のコレクタの電位は“L"となり、第２の出力
端子12の“L"レベルが維持される。
本実施例の回路は上述したように動作するので、２つ
の入力信号のアンド回路だけでなく、３つ以上の多入力
の場合にも適用することが出来る。また、第１図におい
て、トランジスタQ4のベースに第２の入力信号Ｂを入力
するとともに、トランジスタQ6のベースにリファレンス
信号VREF1を入力すると、出力端子からＡ・の信号を
得ることができる。
＜発明の効果＞ 本発明は上述したように、コレクタドットアンド回路
から出力される第１の入力信号Ａの否定信号AN、および
第２の入力信号Ｂの否定信号BNを第３の差動回路を構成
するトランジスタQ7,Q8のコレクタ、およびエミッタホ
ロワ回路を構成するトランジスタQ13,Q14のベースにそ
れぞれ供給するとともに、これらトランジスタQ13,Q14
のエミッタを接続してワイヤードオア回路を構成し、上
記コレクタドットアンド回路から出力することが出来な
かった上記第１の入力信号Ａの否定信号AN、および第２
の入力信号Ｂの否定信号BNの論理積出力を、上記ワイヤ
ードオア回路から得られるようにしたので、入力された
複数の信号の電位差に基づいて所定の電圧レベルの論理
積信号を形成するための論理回路を、前段に否定回路
や、或いはレベルシフト回路を設けることなく動作可能
なコレクタドットアンド回路をラッチドコンパレータ回
路に組み込んで構成することが出来る。したがって、上
記否定回路や上記レベルシフト回路などによる信号遅延
がなくて高速動作が可能な論理回路を構成することが出
来る。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す論理回路の回路構成
図、 第２図は、オアの変形アンド回路を用いて構成された従
来の論理回路を示す回路構成図、 第３図は、たてづみアンド回路を用いて構成された従来
の論理回路を示す回路構成図である。 １……第１の入力端子,2……第２の入力端子， ３……第１の差動回路,4……第２の差動回路， ５……第３の差動回路， ６……第１のエミッタホロワ， ７……第２のエミッタホロワ， ８……第３のエミッタホロワ， 11……第１の出力端子， 12……第２の出力端子， Ａ……第１の入力信号,B……第２の入力信号， AN……入力否定信号,BN……入力否定信号， Ａ・Ｂ……アンド出力信号， ……アンド出力反転信号。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の入力端子にそれぞれ与えられた複数
    の入力信号の論理積信号や、各入力信号の否定信号を出
    力するコレクタドットアンド回路と、 複数のトランジスタよりなり、各トランジスタのエミッ
    タが共通に結合されるとともに、それぞれのコレクタに
    上記コレクタドットアンド回路から出力される各信号電
    圧が与えられる差動回路と、 上記コレクタドットアンド回路から出力される各信号電
    圧がそのベースにそれぞれ与えられる複数のトランジス
    タによって構成された複数のエミッタホロワとを具備
    し、 上記コレクタドットアンド回路から出力される上記入力
    信号の否定信号がそのベースにそれぞれ与えられる複数
    のエミッタホロワの出力電極を共通に結合してワイヤー
    ドオア回路を形成し、上記ワイヤードオア回路の出力
    を、上記論理レベル出力回路における各トランジスタの
    内、上記コレクタドットアンド回路から出力される上記
    入力信号の論理積信号がそのコレクタに与えられるトラ
    ンジスタのベースに供給するとともに、 上記コレクタドットアンド回路から出力される上記入力
    信号の論理積信号がベースに与えられるエミッタホロワ
    の出力電圧を上記論理レベル出力回路における各トラン
    ジスタの内、上記コレクタドットアンド回路から出力さ
    れる入力信号の否定信号がそのコレクタにそれぞれ与え
    られるトランジスタのベースおよび出力端子に出力する
    ようにしたことを特徴する論理回路。
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