JP3138048B2 - ラッチ回路 - Google Patents
ラッチ回路Info
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- JP3138048B2 JP3138048B2 JP04041195A JP4119592A JP3138048B2 JP 3138048 B2 JP3138048 B2 JP 3138048B2 JP 04041195 A JP04041195 A JP 04041195A JP 4119592 A JP4119592 A JP 4119592A JP 3138048 B2 JP3138048 B2 JP 3138048B2
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- transistors
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（エミッタ・カ
ップルド・ロジック）によって構成された集積回路に内
蔵されるラッチ回路に関する。
ップルド・ロジック）によって構成された集積回路に内
蔵されるラッチ回路に関する。
【０００２】
【従来の技術】従来ＥＣＬによって構成されたラッチ回
路は、図３に示すように構成されている。図において、
トランジスタＱ1とＱ2は、エミッタが共通に接続され、
各々のベースを入力とする所謂差動増幅回路を構成し、
ベースにはデータ信号Ｄ及びその反転信号＊Ｄが印加さ
れる。トランジスタＱ3とＱ4は、エミッタが共通に接続
され、互いのベースとコレクタがクロス接続されると共
に、各々のコレクタと電源ＶCCの間に負荷抵抗Ｒ1とＲ2
が接続される。また、トランジスタＱ1とＱ2のコレクタ
は、負荷抵抗Ｒ1及びＲ2とトランジスタＱ3及びＱ4のコ
レクタの接続点に接続される。
路は、図３に示すように構成されている。図において、
トランジスタＱ1とＱ2は、エミッタが共通に接続され、
各々のベースを入力とする所謂差動増幅回路を構成し、
ベースにはデータ信号Ｄ及びその反転信号＊Ｄが印加さ
れる。トランジスタＱ3とＱ4は、エミッタが共通に接続
され、互いのベースとコレクタがクロス接続されると共
に、各々のコレクタと電源ＶCCの間に負荷抵抗Ｒ1とＲ2
が接続される。また、トランジスタＱ1とＱ2のコレクタ
は、負荷抵抗Ｒ1及びＲ2とトランジスタＱ3及びＱ4のコ
レクタの接続点に接続される。
【０００３】更に、トランジスタＱ1とＱ2のエミッタ
は、クロック信号ＣＬがベースに印加されるトランジス
タＱ5のコレクタに接続され、トランジスタＱ5のエミッ
タは、電流源Ｉ1に接続される。トランジスタＱ3とＱ4
のエミッタは、クロック信号ＣＬの反転信号＊ＣＬがベ
ースに印加されたトランジスタＱ6のコレクタに接続さ
れ、トランジスタＱ6のエミッタは電流源Ｉ1に接続され
る。
は、クロック信号ＣＬがベースに印加されるトランジス
タＱ5のコレクタに接続され、トランジスタＱ5のエミッ
タは、電流源Ｉ1に接続される。トランジスタＱ3とＱ4
のエミッタは、クロック信号ＣＬの反転信号＊ＣＬがベ
ースに印加されたトランジスタＱ6のコレクタに接続さ
れ、トランジスタＱ6のエミッタは電流源Ｉ1に接続され
る。
【０００４】図３のラッチ回路において、クロック信号
ＣＬが「Ｈ」レベル、反転クロック信号＊ＣＬが「Ｌ」
レベルの場合、トランジスタＱ5がオンになり、トラン
ジスタＱ6がオフになるため、電流Ｉ1は、トランジスタ
Ｑ1及びＱ2に流れ、トランジスタＱ3及びＱ4は不動作状
態になる。この時、データ信号Ｄと反転信号＊Ｄの内容
にしたがってコレクタ電圧の一方が「Ｌ」レベル、他方
が「Ｈ」レベルとなり、この電圧がトランジスタＱ3と
Ｑ4のベースに伝達される。
ＣＬが「Ｈ」レベル、反転クロック信号＊ＣＬが「Ｌ」
レベルの場合、トランジスタＱ5がオンになり、トラン
ジスタＱ6がオフになるため、電流Ｉ1は、トランジスタ
Ｑ1及びＱ2に流れ、トランジスタＱ3及びＱ4は不動作状
態になる。この時、データ信号Ｄと反転信号＊Ｄの内容
にしたがってコレクタ電圧の一方が「Ｌ」レベル、他方
が「Ｈ」レベルとなり、この電圧がトランジスタＱ3と
Ｑ4のベースに伝達される。
【０００５】次にクロック信号ＣＬが「Ｌ」レベル、反
転クロック信号＊ＣＬが「Ｈ」レベルになると、トラン
ジスタＱ5がオフし、トランジスタＱ6がオンする。従っ
て、トランジスタＱ1とＱ2が不動作となり、トランジス
タＱ3とＱ4が動作する。この時、トランジスタＱ3とＱ4
は、トランジスタＱ1とＱ2の出力状態をラッチし保持す
る。
転クロック信号＊ＣＬが「Ｈ」レベルになると、トラン
ジスタＱ5がオフし、トランジスタＱ6がオンする。従っ
て、トランジスタＱ1とＱ2が不動作となり、トランジス
タＱ3とＱ4が動作する。この時、トランジスタＱ3とＱ4
は、トランジスタＱ1とＱ2の出力状態をラッチし保持す
る。
【０００６】
【発明が解決しようとする課題】図３の回路において、
動作速度はトランジスタＱ1乃至Ｑ6の特性と、負荷抵抗
Ｒ1及びＲ2と、電流Ｉ1によって決定され、また、出力
電圧の振幅は、負荷抵抗Ｒ1、Ｒ2と電流Ｉ1の積で決定
される。しかし、出力電圧の振幅を大きくするために
は、負荷抵抗Ｒ1、Ｒ2の値を大きくするか電流Ｉ1を大
きくする必要があるが、負荷抵抗Ｒ1、Ｒ2を大きくする
と、トランジスタのコレクタ−基板容量との時定数が大
きくなるため動作速度が遅くなり、また、電流Ｉ1を大
きくすると消費電力が大きくなってしまう。
動作速度はトランジスタＱ1乃至Ｑ6の特性と、負荷抵抗
Ｒ1及びＲ2と、電流Ｉ1によって決定され、また、出力
電圧の振幅は、負荷抵抗Ｒ1、Ｒ2と電流Ｉ1の積で決定
される。しかし、出力電圧の振幅を大きくするために
は、負荷抵抗Ｒ1、Ｒ2の値を大きくするか電流Ｉ1を大
きくする必要があるが、負荷抵抗Ｒ1、Ｒ2を大きくする
と、トランジスタのコレクタ−基板容量との時定数が大
きくなるため動作速度が遅くなり、また、電流Ｉ1を大
きくすると消費電力が大きくなってしまう。
【０００７】そこで、出力電圧の振幅を確保するととも
に消費電力を押さえ、且つ動作を更に高速にしたい要求
がある。
に消費電力を押さえ、且つ動作を更に高速にしたい要求
がある。
【０００８】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、相補関係にあるデータ信
号が入力に印加され、各々差動接続された第１と第２の
トランジスタと、入力と出力がクロス接続され前記第１
と第２のトランジスタの出力が印加された第３と第４の
トランジスタと、前記第１及び第２のトランジスタに流
れる電流をクロック信号によって制御する第５のトラン
ジスタと、前記第３及び第４のトランジスタに流れる電
流を前記クロック信号の反転信号によって制御する第６
のトランジスタとを備え、前記第５のトランジスタのサ
イズを前記第６のトランジスタのサイズより大きくする
ことにより、より高速に動作するラッチ回路を提供する
ものである。
鑑みて創作されたものであり、相補関係にあるデータ信
号が入力に印加され、各々差動接続された第１と第２の
トランジスタと、入力と出力がクロス接続され前記第１
と第２のトランジスタの出力が印加された第３と第４の
トランジスタと、前記第１及び第２のトランジスタに流
れる電流をクロック信号によって制御する第５のトラン
ジスタと、前記第３及び第４のトランジスタに流れる電
流を前記クロック信号の反転信号によって制御する第６
のトランジスタとを備え、前記第５のトランジスタのサ
イズを前記第６のトランジスタのサイズより大きくする
ことにより、より高速に動作するラッチ回路を提供する
ものである。
【０００９】
【作用】入力データを取り込む第１と第２のトランジス
タを制御する第５のトランジスタのサイズを大きくする
ことにより、第１と第２のトランジスタに流れる電流が
電流源によって設定された電流に達するまでの時間が短
縮されるので、入力データの取り込みと次段への出力が
速くなり、全体としての動作速度の高速化が図れる。ま
た、消費電流は電流源によって決定されるため、第５の
トランジスタのサイズを大きくしても消費電力は変わら
ない。
タを制御する第５のトランジスタのサイズを大きくする
ことにより、第１と第２のトランジスタに流れる電流が
電流源によって設定された電流に達するまでの時間が短
縮されるので、入力データの取り込みと次段への出力が
速くなり、全体としての動作速度の高速化が図れる。ま
た、消費電流は電流源によって決定されるため、第５の
トランジスタのサイズを大きくしても消費電力は変わら
ない。
【００１０】
【実施例】図１は、本発明の実施例を示す回路図であ
る。図において、トランジスタＱ1とＱ2は、エミッタが
共通に接続され、各々のベースを入力とする所謂差動増
幅回路を構成し、ベースにはデータ信号Ｄ及びその反転
信号＊Ｄが印加される。トランジスタＱ3とＱ4は、エミ
ッタが共通に接続され、互いのベースとコレクタがクロ
ス接続されると共に、その接続点にトランジスタＱ1 と
トランジスタＱ2のコレクタが各々接続され、伝達され
たデータの保持回路を構成している。また、トランジス
タＱ1のコレクタとトランジスタＱ3のコレクタの接続点
と電源ＶCC（例えば、３Ｖ〜５Ｖ）の間、及び、トラン
ジスタＱ2のコレクタとトランジスタＱ4のコレクタの接
続点と電源ＶCCの間には、各々負荷抵抗Ｒ1とＲ2が接続
される。この負荷抵抗Ｒ1及びＲ2は、前段の差動増幅回
路と後段の保持回路で共通に使用されている。
る。図において、トランジスタＱ1とＱ2は、エミッタが
共通に接続され、各々のベースを入力とする所謂差動増
幅回路を構成し、ベースにはデータ信号Ｄ及びその反転
信号＊Ｄが印加される。トランジスタＱ3とＱ4は、エミ
ッタが共通に接続され、互いのベースとコレクタがクロ
ス接続されると共に、その接続点にトランジスタＱ1 と
トランジスタＱ2のコレクタが各々接続され、伝達され
たデータの保持回路を構成している。また、トランジス
タＱ1のコレクタとトランジスタＱ3のコレクタの接続点
と電源ＶCC（例えば、３Ｖ〜５Ｖ）の間、及び、トラン
ジスタＱ2のコレクタとトランジスタＱ4のコレクタの接
続点と電源ＶCCの間には、各々負荷抵抗Ｒ1とＲ2が接続
される。この負荷抵抗Ｒ1及びＲ2は、前段の差動増幅回
路と後段の保持回路で共通に使用されている。
【００１１】更に、トランジスタＱ1とＱ2のエミッタ
は、クロック信号ＣＬがベースに印加されるトランジス
タＱ5のコレクタに接続され、トランジスタＱ5のエミッ
タは、電流源Ｉ1に接続される。トランジスタＱ3とＱ4
のエミッタは、クロック信号ＣＬの反転信号＊ＣＬがベ
ースに印加されたトランジスタＱ6のコレクタに接続さ
れ、トランジスタＱ6のエミッタは電流源Ｉ1に接続され
る。
は、クロック信号ＣＬがベースに印加されるトランジス
タＱ5のコレクタに接続され、トランジスタＱ5のエミッ
タは、電流源Ｉ1に接続される。トランジスタＱ3とＱ4
のエミッタは、クロック信号ＣＬの反転信号＊ＣＬがベ
ースに印加されたトランジスタＱ6のコレクタに接続さ
れ、トランジスタＱ6のエミッタは電流源Ｉ1に接続され
る。
【００１２】ここで、トランジスタＱ1、Ｑ2、Ｑ3、Ｑ4
及びＱ6は同一のサイズで構成されるが、トランジスタ
Ｑ5は、トランジスタＱ6のサイズの２倍のサイズで構成
されている。図１のラッチ回路において、クロック信号
ＣＬが「Ｈ」レベル、反転クロック信号＊ＣＬが「Ｌ」
レベルになると、トランジスタＱ5がオンになり、トラ
ンジスタＱ6がオフになるため、電流Ｉ1はトランジスタ
Ｑ1及びＱ2に流れる。この時、トランジスタＱ5の駆動
能力が他のトランジスタの２倍になるため、トランジス
タＱ1とＱ2のエミッタ電圧は急速に引き下げられ、トラ
ンジスタＱ1とＱ2のいずれかがオンする時間が短縮され
る。例えば、トランジスタＱ1のベースに供給されたデ
ータ信号Ｄが「Ｈ」レベル、トランジスタＱ2のベース
に供給されたデータ信号＊Ｄが「Ｌ」レベルであるとき
には、トランジスタＱ1が素早くオンする。トランジス
タＱ1がオンすると、電流Ｉ1は負荷抵抗Ｒ1を介して流
れ、トランジスタＱ1のコレクタ電圧は、「Ｌ」レベル
に引き下げられ、この電圧がトランジスタＱ4のベース
に伝達される。一方、トランジスタＱ2はオフするた
め、負荷抵抗Ｒ1には電流は流れず、そのコレクタ電圧
は「Ｈ」レベルになり、トランジスタＱ3のベースに伝
達される。
及びＱ6は同一のサイズで構成されるが、トランジスタ
Ｑ5は、トランジスタＱ6のサイズの２倍のサイズで構成
されている。図１のラッチ回路において、クロック信号
ＣＬが「Ｈ」レベル、反転クロック信号＊ＣＬが「Ｌ」
レベルになると、トランジスタＱ5がオンになり、トラ
ンジスタＱ6がオフになるため、電流Ｉ1はトランジスタ
Ｑ1及びＱ2に流れる。この時、トランジスタＱ5の駆動
能力が他のトランジスタの２倍になるため、トランジス
タＱ1とＱ2のエミッタ電圧は急速に引き下げられ、トラ
ンジスタＱ1とＱ2のいずれかがオンする時間が短縮され
る。例えば、トランジスタＱ1のベースに供給されたデ
ータ信号Ｄが「Ｈ」レベル、トランジスタＱ2のベース
に供給されたデータ信号＊Ｄが「Ｌ」レベルであるとき
には、トランジスタＱ1が素早くオンする。トランジス
タＱ1がオンすると、電流Ｉ1は負荷抵抗Ｒ1を介して流
れ、トランジスタＱ1のコレクタ電圧は、「Ｌ」レベル
に引き下げられ、この電圧がトランジスタＱ4のベース
に伝達される。一方、トランジスタＱ2はオフするた
め、負荷抵抗Ｒ1には電流は流れず、そのコレクタ電圧
は「Ｈ」レベルになり、トランジスタＱ3のベースに伝
達される。
【００１３】次にクロック信号ＣＬが「Ｌ」レベル、反
転クロック信号＊ＣＬが「Ｈ」レベルになると、トラン
ジスタＱ5がオフし、トランジスタＱ6がオンする。従っ
て、トランジスタＱ1とＱ2が不動作となり、トランジス
タＱ3とＱ4が動作する。上述のデータ信号が入力されて
いる場合、「Ｈ」レベルが伝達されたトランジスタＱ 3
がオンするため、そのコレクタ電圧は、「Ｌ」レベルと
なり、トランジスタＱ1から伝達された「Ｌ」レベルの
電圧が保持される。また、トランジスタＱ4は、オフと
なり、そのコレクタ電圧は「Ｈ」となるため、トランジ
スタＱ3のベース電圧が「Ｈ」に保持される。
転クロック信号＊ＣＬが「Ｈ」レベルになると、トラン
ジスタＱ5がオフし、トランジスタＱ6がオンする。従っ
て、トランジスタＱ1とＱ2が不動作となり、トランジス
タＱ3とＱ4が動作する。上述のデータ信号が入力されて
いる場合、「Ｈ」レベルが伝達されたトランジスタＱ 3
がオンするため、そのコレクタ電圧は、「Ｌ」レベルと
なり、トランジスタＱ1から伝達された「Ｌ」レベルの
電圧が保持される。また、トランジスタＱ4は、オフと
なり、そのコレクタ電圧は「Ｈ」となるため、トランジ
スタＱ3のベース電圧が「Ｈ」に保持される。
【００１４】このように、トランジスタＱ5のサイズを
トランジスタＱ6のサイズの２倍とすることにより、ラ
ッチ回路の動作速度が向上する。また、差動増幅回路と
保持回路、即ち、トランジスタＱ5とＱ6に流れる電流
は、定電流源Ｉ1によって定まるため、消費電力は変化
しない。図２は、本発明の他の実施例を示す回路図であ
り、電源ＶCCの電圧が５Ｖ以上と高い場合の回路であ
る。図１と同一部分については説明を略すが、特徴は、
トランジスタＱ3のコレクタ電圧をトランジスタＱ8を介
してトランジスタＱ4に帰還し、トランジスタＱ4のコレ
クタ電圧をトランジスタＱ7を介してトランジスタＱ3に
帰還する点である。トランジスタＱ7及びＱ8のコレクタ
は電源ＶCCに接続され、エミッタを各々トランジスタＱ
3及びＱ4のベースに接続され、これにより、トランジス
タＱ3及びＱ4のレベルシフトがなされる。そして、トラ
ンジスタＱ 5は図１と同様にトランジスタＱ6の２倍のサ
イズになっているので、同様に動作速度の高速化が実現
されている。
トランジスタＱ6のサイズの２倍とすることにより、ラ
ッチ回路の動作速度が向上する。また、差動増幅回路と
保持回路、即ち、トランジスタＱ5とＱ6に流れる電流
は、定電流源Ｉ1によって定まるため、消費電力は変化
しない。図２は、本発明の他の実施例を示す回路図であ
り、電源ＶCCの電圧が５Ｖ以上と高い場合の回路であ
る。図１と同一部分については説明を略すが、特徴は、
トランジスタＱ3のコレクタ電圧をトランジスタＱ8を介
してトランジスタＱ4に帰還し、トランジスタＱ4のコレ
クタ電圧をトランジスタＱ7を介してトランジスタＱ3に
帰還する点である。トランジスタＱ7及びＱ8のコレクタ
は電源ＶCCに接続され、エミッタを各々トランジスタＱ
3及びＱ4のベースに接続され、これにより、トランジス
タＱ3及びＱ4のレベルシフトがなされる。そして、トラ
ンジスタＱ 5は図１と同様にトランジスタＱ6の２倍のサ
イズになっているので、同様に動作速度の高速化が実現
されている。
【００１５】尚、図１及び図２に示された回路では、ト
ランジスタＱ5のサイズを２倍にしたが、他と同一サイ
ズのトランジスタを複数並列接続してもよい。
ランジスタＱ5のサイズを２倍にしたが、他と同一サイ
ズのトランジスタを複数並列接続してもよい。
【００１６】
【発明の効果】本発明によれば、ラッチ回路の高速動作
が消費電力を増すことなく実現できるものであり、例え
ば、従来４００ＭＨZであった最高動作周波数が５００
ＭＨZから６００ＭＨZにまで高めることができた。
が消費電力を増すことなく実現できるものであり、例え
ば、従来４００ＭＨZであった最高動作周波数が５００
ＭＨZから６００ＭＨZにまで高めることができた。
【図１】本発明の実施例を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】従来例を示す回路図である。
Ｑ1〜Ｑ8 トランジスタ Ｉ1 電流源
Claims (2)
- 【請求項１】 相補関係にあるデータ信号が入力に印加
され、各々差動接続された第１と第２のトランジスタ
と、入力と出力がクロス接続され前記第１と第２のトラ
ンジスタの出力が印加された第３と第４のトランジスタ
と、前記第１及び第２のトランジスタに流れる電流をク
ロック信号によって制御する第５のトランジスタと、前
記第３及び第４のトランジスタに流れる電流を前記クロ
ック信号の反転信号によって制御する第６のトランジス
タとを備え、前記第５のトランジスタのサイズを前記第
６のトランジスタのサイズより大きくすることを特徴と
するラッチ回路。 - 【請求項２】 相補関係にあるデータ信号が入力に印加
され、各々差動接続された第１と第２のトランジスタ
と、入力と出力がクロス接続され前記第１と第２のトラ
ンジスタの出力が印加された第３と第４のトランジスタ
と、前記第１及び第２のトランジスタに流れる電流をク
ロック信号によって制御する第５のトランジスタと、前
記第３及び第４のトランジスタに流れる電流を前記クロ
ック信号の反転信号によって制御する第６のトランジス
タとを備え、前記第５のトランジスタは、前記第６のト
ランジスタと同一のサイズを有するトランジスタを複数
並列接続して構成することを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04041195A JP3138048B2 (ja) | 1992-02-27 | 1992-02-27 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04041195A JP3138048B2 (ja) | 1992-02-27 | 1992-02-27 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243919A JPH05243919A (ja) | 1993-09-21 |
| JP3138048B2 true JP3138048B2 (ja) | 2001-02-26 |
Family
ID=12601643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04041195A Expired - Fee Related JP3138048B2 (ja) | 1992-02-27 | 1992-02-27 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138048B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
-
1992
- 1992-02-27 JP JP04041195A patent/JP3138048B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05243919A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |