JPH0653807A - ラッチを組込んだｃｍｏｓ−ｅｃｌ変換器 - Google Patents

ラッチを組込んだｃｍｏｓ−ｅｃｌ変換器

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JPH0653807A
JPH0653807A JP5105378A JP10537893A JPH0653807A JP H0653807 A JPH0653807 A JP H0653807A JP 5105378 A JP5105378 A JP 5105378A JP 10537893 A JP10537893 A JP 10537893A JP H0653807 A JPH0653807 A JP H0653807A
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JP
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voltage
ecl
signal
latch circuit
cmos
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JP5105378A
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Thai M Nguyen
エム． ニューエン サイ
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 ラッチを組込んだＣＭＯＳ−ＥＣＬ変換器を
部品点数を少なく、遷移時間を短かく、且つ電力消費を
少なくして提供する。 【構成】 ＳＥＴ信号及びＲＥＳＥＴ信号の両方が低状
態であると、ＳＥＴ入力へ瞬間的に印加される高論理レ
ベルが、高論理レベルのラッチ出力をパッド１０６に出
力する。パッド１０８の出力はパッド１０６の信号の補
元である。ＳＥＴ及びＲＥＳＥＴ信号は、ＣＭＯＳ論理
レベルであり、パッド１０６，１０８のＥＣＬ ＯＵＴ
及び／ＥＣＬ ＯＵＴはＥＣＬ電圧レベルである。ＲＥ
ＳＥＴ入力へ高論理レベルを印加すると、ＥＣＬ ＯＵ
Ｔ信号は低状態となり、ＳＥＴ信号が高論理レベルで印
加されない限り、ＲＥＳＥＴ信号がゼロへ復帰した後で
あっても、低状態を維持する。ＮＭＯＳトランジスタ１
３０及び１２６をバイポーラトランジスタに置換するこ
ともできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、電気回路に関す
るものであって、更に詳細には、相補的金属酸化物（Ｃ
ＭＯＳ）レベル信号をエミッタ結合論理（ＥＣＬ）レベ
ル信号へ変換するための電気的変換回路に関するもので
ある。
【０００２】
【従来の技術】ＣＭＯＳ及びＥＣＬは現在使用されてい
る二つのロジックファミリを表わしている。各ロジック
ファミリは、トランジスタ又は特定のロジックファミリ
のその他のコンポーネントを組込んだ集積回路装置を製
造するためにシリコンチップの製造業者により使用され
ている。しかしながら、ＣＭＯＳ及びＥＣＬロジックフ
ァミリは異なった電気的特性を有するものであるから、
それらは容易に互いに接続することはできないものであ
る。
【０００３】例えば、ＣＭＯＳロジックファミリを組込
んだ装置は、通常、０の零入力電力散逸及び３Ｖと１２
Ｖとの間の広い供給電圧範囲とを有している。ＣＭＯＳ
ロジックファミリの出力はレールからレールの間でスイ
ングし、且つその入力はほとんど電流を消費するもので
はない。ＣＭＯＳ装置は、又、スイッチング速度が遅く
且つ低周波数で動作するという特性を有している。一
方、ＥＣＬ回路は高速で動作し且つ約−０．９Ｖから−
１．７５Ｖの幅の狭い電圧レベルのスイングを有する負
の電源を使用する。各々のロジックファミリの特性の利
点を得るために単一の回路内において両方のファミリを
結合させることが望まれる場合がある。しかしながら、
それらの信号特性が異なっているために、ＥＣＬ装置を
ＣＭＯＳ装置へ直接的に接続させることはできない。
【０００４】従来技術では、ＣＭＯＳ装置がＥＣＬ装置
を駆動することが所望される場合には、ＣＭＯＳ−ＥＣ
Ｌ変換器を設けることによりこの問題を解消している。
又、ＥＣＬ−ＣＭＯＳ変換器は、ＣＭＯＳ装置を駆動す
るためにＥＣＬ装置が必要とされる場合に使用される。
これらの変換器は、一方のロジックファミリの電流及び
電圧特性を他方のものとマッチさせるために有用であ
る。しかしながら、これらの変換器の設計では、個別的
な回路へ付加されるか又はその回路を実現するシリコン
チップ上に組込むかしてエキストラなコンポーネントを
必要としている。このことは、コスト、寸法、電力条件
を増加させ且つ回路の複雑性を増加させる。
【０００５】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、ラッチを組込んだＣＭＯＳ
−ＥＣＬ変換器を提供することを目的とする。本発明の
別の目的とするところは、部品点数が少なく且つ遷移時
間が短く且つ電力消費の少ない改良したＣＭＯＳ−ＥＣ
Ｌ変換器を提供することである。
【０００６】
【課題を解決するための手段】本発明は、単一の基板上
に金属酸化物半導体トランジスタとバイポーラトランジ
スタとを使用することにより単一チップ上にラッチを組
込んだＣＭＯＳ−ＥＣＬ変換器を提供している。基板上
のデバイス即ち装置の数を最小とすることにより、本発
明は、伝搬遅延時間を減少させており且つ機能性を維持
しながら電力消費を最小としている。本発明は、集積回
路の単一基板上にラッチとＣＭＯＳ−ＥＣＬ変換器の両
方を結合させている。
【０００７】
【実施例】図１は従来の変換器回路の基本的概念を示し
た概略図である。図１において、入力されるＣＭＯＳ信
号は、最初に、ＣＭＯＳラッチ１０によりラッチされ
る。ラッチ出力、即ちＣＭＯＳレベル信号１２がＣＭＯ
Ｓレベル入力１３において変換器回路１４内へ入力さ
れ、該変換器回路はそのＣＭＯＳレベル信号をＥＣＬ電
圧レベルへ変換させる。従って、従来の装置においては
二つの個別的な回路コンポーネントが必要である。
【０００８】図２Ａ及び図２Ｂは従来のデジタルＣＭＯ
Ｓラッチを示した概略図である。図２Ａの装置におい
て、図示した如くに交差結合したＮＡＮＤゲート１６及
び１７を使用してラッチが構成されている。図２Ｂのラ
ッチにおいては、このラッチは、ＮＯＲゲート１８及び
１９を使用して構成されている。
【０００９】図２Ｂのラッチを構成する一つの回路を図
３に示してある。図３は抵抗トランジスタ論理（ＲＴ
Ｌ）回路を示している。この回路においては、ＳＥＴ信
号がトランジスタ３０へ印加される。図４は従来の変換
器回路の概略図である。図４において、図１のＣＭＯＳ
レベル入力１３に対応して、ＣＭＯＳ入力がパッド２０
へ印加される。図４において、出力２２及び２４は、そ
れぞれ、図１のＣＭＯＳ−ＥＣＬ変換器１４の出力２６
及び２８に対応している。
【００１０】図５において、本発明の好適実施例に基づ
いて構成された回路の概略図が示されている。図５の回
路は、図２Ａ又は図２Ｂのラッチの機能及び図１のＣＭ
ＯＳ−ＥＣＬ変換器の機能の両方を組込んでいる。図５
の回路１００は単一のシリコン基板上に製造されてい
る。
【００１１】図５において、ＳＥＴ信号が回路１００の
パッド１０２へ印加され且つＲＥＳＥＴ信号がパッド１
０４へ印加される。ＳＥＴ信号及びＲＥＳＥＴ信号は図
２ＢのＳＥＴ信号及びＲＥＳＥＴ信号に対応している。
これらの信号は、従来のＳＥＴ／ＲＥＳＥＴ又は「Ｓ
Ｒ」タイプのラッチに対してよく知られた入力である。
ＳＲラッチの動作は公知である。即ち、ＳＥＴ信号及び
ＲＥＳＥＴ信号の両方が低状態であると、ＳＥＴ入力へ
瞬間的に印加される高論理レベル（「１」）が図２Ｂの
ラッチの出力（「Ｑ」）の出力をして高論理レベルを出
力させる（図５のパッド１０６に対応している）。一
方、ＲＥＳＥＴ信号が論理高であると、該ラッチの出力
は低状態となる。該ラッチの第二出力、即ち図５のパッ
ド１０８（即ち、図２Ｂにおける「／Ｑ」）はパッド１
０６における信号の補元であり、従ってパッド１０６に
おける出力が高状態であると、パッド１０８における出
力は低状態である。又、パッド１０６における出力が低
状態であると、パッド１０８における出力は高状態であ
る。ＳＥＴ及びＲＥＳＥＴ信号はＣＭＯＳ論理レベル信
号であり、一方それぞれＥＣＬ_ＯＵＴ及び／ＥＣＬ_Ｏ
ＵＴとして示したパッド１０６及び１０８における出力
信号はＥＣＬ電圧レベル信号である。
【００１２】次に、図５の回路の動作について詳細に説
明する。図５において、入力パッド１１０、トランジス
タ１１２及び抵抗１１４はノード１１５へ接続された定
電流源を構成している。パッド１１０における信号ＶＢ
は一定の基準電圧である。トランジスタ１１２及び抵抗
１１４は、以下に説明する如き回路の説明に従って定電
流源を維持するような値を有している。特に、この定電
流源は、以下に説明する如く、抵抗１１６及び１１８の
各々を横断して電流が約８００ｍＶの電圧降下を発生す
るように構成されている。
【００１３】前述した如く、信号ＳＥＴ及びＲＥＳＥＴ
はＣＭＯＳレベル電圧信号である。好適実施例において
は、ＣＭＯＳ論理レベルは、０Ｖの論理低状態から５Ｖ
の論理高状態へ変化する。従って、回路１００の接地レ
ベル電圧１２０は基準電圧０Ｖであり、一方電圧源ＶDD
１２２は５Ｖ基準乃至は供給電圧である。ＲＥＳＥＴ入
力が低状態にある間にＳＥＴ入力へ高論理レベルを印加
すると、出力信号ＥＣＬ_ＯＵＴ１０６を高状態とさせ
る。ＥＣＬ_ＯＵＴは、そのＳＥＴ信号が低状態へ復帰
した場合にも高状態を維持する。同様に、ＲＥＳＥＴ入
力へ高論理レベルを印加すると、ＥＣＬ_ＯＵＴ信号は
低状態となる。従って、ＥＣＬ_ＯＵＴ信号は、ＳＥＴ
信号が高論理レベルで印加されない限り、ＲＥＳＥＴ信
号がゼロへ復帰した後であっても、低状態を維持する。
前述した如く、／ＥＣＬ_ＯＵＴはＥＣＬ_ＯＵＴ信号の
補元即ち反転したものであり、即ちＥＣＬ_ＯＵＴ信号
が低状態である場合には／ＥＣＬ_ＯＵＴは高状態であ
り、且つＥＣＬ_ＯＵＴ信号が高状態である場合には／
ＥＣＬ_ＯＵＴ信号は低状態である。回路１００の好適
実施例においては、ＥＣＬ論理信号は８００ｍＶだけス
イングし、即ち高及び低ＥＣＬ電圧の間の電圧差は０．
８Ｖである。ＥＣＬ電圧の特定の範囲は、８００ｍＶの
スイング即ち電圧の振れの上限と下限とを確立すること
により選択される。このことは、回路内において使用さ
れるトランジスタ、抵抗及び電圧に対し特定の特性を選
択することにより行なわれる。
【００１４】図５を参照すると、高論理レベルがＳＥＴ
入力信号へ印加されると、ＮＭＯＳトランジスタ１２４
がターンオンされる。このことは、ＮＭＯＳトランジス
タ１２４を導通状態とさせる。ＮＭＯＳトランジスタが
導通状態にある場合のそれを横断しての電圧降下は小さ
いので、抵抗１１６を横断しての電圧降下は、ノード１
１５を介しての電流と抵抗１１６の値とを乗算したもの
である。好適実施例においては、抵抗１１６の抵抗値は
５０００Ωであり且つパッド１１０へ印加される基準電
圧ＶＢと、トランジスタ１１２と、抵抗１１４とから構
成される電流源は０．１６ｍＡの電流をシンクする。こ
のことは、抵抗１１６を横断して０．８Ｖの電圧降下を
発生させる。従って、／ＥＣＬ_ＯＵＴに対応するパッ
ド１０８における電圧は５Ｖ−０．８Ｖであって、それ
は４．２Ｖである。
【００１５】ＮＭＯＳトランジスタ１２４が導通状態に
あるので、ＮＭＯＳトランジスタ１２６のゲート−ソー
ス電圧は約２００ｍＶであり、それはＮＭＯＳトランジ
スタのターンオン電圧よりも小さく且つトランジスタ１
２６においてドレインからソースへ電流は流れることは
ない。従って、トランジスタ１２６はカットオフ状態に
ある。
【００１６】ＳＥＴが高状態であるとＲＥＳＥＴ信号１
０４は低状態であり、従ってＮＭＯＳトランジスタ１２
８もオフ状態にある。従って、バイポーラトランジスタ
１３０のベースは、ＶDDへ接続されている抵抗１１８を
介して高状態へ移行され、従ってトランジスタ１３０は
オン状態となる。従って、トランジスタ１３０はこれも
オン状態にあるＮＭＯＳトランジスタ１２４と並列な電
流経路を与えるに過ぎない。従って、トランジスタ１３
０はこの時点において何ら特別の付加的な効果を有する
ものではない。トランジスタ１３０のゲートへの入力イ
ンピーダンスは非常に高いので、抵抗１１８を介して流
れる認識可能な程度の電流は存在しない。このことは、
パッド１０６における電圧、即ち信号ＥＣＬ_ＯＵＴ
が、基本的に、ＶDD即ち約５．０Ｖであることを意味し
ている。従って、ＲＥＳＥＴがＣＭＯＳ論理低状態にあ
り且つＳＥＴがＣＭＯＳ論理高状態にあると、信号ＥＣ
Ｌ_ＯＵＴは５．０Ｖにあり且つ信号／ＥＣＬ_ＯＵＴは
４．２Ｖにある。
【００１７】続いて図５を参照すると、ＳＥＴ信号１０
２における電圧が論理低状態へ復帰すると（そのことは
ＳＥＴ及びＲＥＳＥＴの両方が論理低状態にあることを
意味する）、回路１００の動作は以下の如くになる。信
号ＳＥＴが低状態であるので、ＮＭＯＳトランジスタ１
２４はオフ状態となる。従って、ＮＭＯＳトランジスタ
１３０が上述した如くに、そのゲートの抵抗１１８を介
してのＶDDへの接続を介して、ターンオンされている。
従って、トランジスタ１３０は導通状態となり、ＮＭＯ
Ｓトランジスタ１２６のゲートは低状態即ち非導通状態
に維持される。このことは、トランジスタ１２６が継続
してオフ状態にあることを意味する。ＲＥＳＥＴ信号１
０４がいまだに低状態であるので、ＮＭＯＳトランジス
タ１２８もオフ状態にある。パッド１０６におけるＥＣ
Ｌ_ＯＵＴ信号は従前の如くに高状態に維持される。前
に４．２Ｖであった／ＥＣＬ_ＯＵＴ信号は、トランジ
スタ１３０及び抵抗１１６を介して導通する電流源を介
していまだにほぼそのレベルに維持される。従って、Ｒ
ＥＳＥＴ信号が低状態にある間に論理高状態が瞬間的に
ＳＥＴ信号へ印加され、次いでその後にその論理高状態
がＳＥＴ信号から除去され且つＳＥＴ信号が低状態に維
持される場合には、回路出力ＥＣＬ_ＯＵＴは高電圧レ
ベルとされその状態に維持されることが理解される。
【００１８】図５の概略図から容易に理解される如く、
トランジスタ１２４，１３０，１２６，１２８及び抵抗
１１６，１１８の構成に関して、ＲＥＳＥＴ信号とＳＥ
Ｔ信号とは並列的な関係にある。従って、ＳＥＴ信号
は、高電圧状態で印加された場合には、／ＥＣＬ_ＯＵ
Ｔを５Ｖとさせ且つＥＣＬ_ＯＵＴを４．２Ｖとさせ
る。なぜならば、その場合に、トランジスタ１２８及び
１２６はオン状態であり、一方トランジスタ１２４及び
１３０はオフ状態であるからである。ＲＥＳＥＴ信号１
０４が定電圧へ復帰すると、ＥＣＬ_ＯＵＴはいまだに
低状態であり且つ／ＥＣＬ_ＯＵＴはいまだに高状態で
ある。なぜならば、トランジスタ１２６はオン状態に維
持され一方トランジスタ１３０はオフ状態となるからで
ある。このことは、ＳＥＴ信号に関する上述した説明と
類似している。従って、ＲＥＳＥＴ信号は、高電圧状態
で印加されると、／ＥＣＬ_ＯＵＴを高状態とさせ、一
方ＥＣＬ_ＯＵＴは低状態へ移行する。ＲＥＳＥＴ信号
が定電圧へ復帰すると、／ＥＣＬ_ＯＵＴ及びＥＣＬ_Ｏ
ＵＴはそれらの電圧状態を維持する。
【００１９】図６は、実際の製品、即ちフェーズロック
ループ周波数合成器である集積回路装置ＬＭＸ２３１５
に実際に実施化した場合の本発明の好適実施例を示した
概略図である。図６の回路と図５の回路との差は、トラ
ンジスタ２０２が電圧源ＶDDと抵抗１１６及び１１８と
の間に設けられており且つＮＭＯＳトランジスタ１３０
及び１２６がバイポーラトランジスタで置換されている
点である。注意すべきことであるが、図５及び６におけ
る同一の要素には同一の参照番号を付してある。図６の
トランジスタ２０２の目的は、ＶDDとＥＣＬ_ＯＵＴ及
び／ＥＣＬ_ＯＵＴ信号との間に一定の電圧降下を形成
することであり、従ってＥＣＬ_ＯＵＴ及び／ＥＣＬ_Ｏ
ＵＴは図５の回路におけるそれらの範囲よりも約０．８
Ｖ低い。図６において、トランジスタ２０２のＶBE値
は、通常、約０．７Ｖである。高ＥＣＬ信号レベルはＶ
DD−ＶBEである。抵抗１１６又は１１８の何れかを介し
ての電流が同一であるので、これらの抵抗を横断しての
電圧降下も同一である。上述した説明に基づいて各抵抗
を横断しての電圧降下が０．８Ｖであると仮定すると、
高ＥＣＬレベルに対する電圧値は５．０Ｖ−０．７Ｖで
あって即ち４．３Ｖであり、且つ低ＥＣＬ電圧レベルは
５．０Ｖ−０．７Ｖ−０．８Ｖ即ち３．５Ｖである。
【００２０】従って、高から低へのＥＣＬロジックのス
イング即ち振れにおける電圧差は０．８Ｖのままである
が、電圧レベルは、約０．７Ｖだけ低いレベルにシフト
している。このことは、ＮＭＯＳトランジスタ２１０及
び２１２のゲートにおいて必要とされるこれらのＮＭＯ
Ｓトランジスタをターンオンさせるのに必要な電圧を低
下させている。
【００２１】注意すべきことであるが、ＥＣＬ論理レベ
ルは図５においては５．０と４．２Ｖとの間のものとし
て説明しており、又図６においては４．３Ｖと３．５Ｖ
との間のものとして説明している。その他の範囲への変
換は、図５又は６の何れかの回路のＥＣＬ_ＯＵＴ及び
／ＥＣＬ_ＯＵＴ信号により駆動される簡単なレベルシ
フト回路により達成することが可能である。なぜなら
ば、ＥＣＬ信号は、既に、正しいＥＣＬ電圧差である
０．８Ｖを有しているからである。
【００２２】注意すべきことであるが、その他の動作可
能な実施例を得るために図５の回路のコンポーネントの
値を効果的に変化させることも可能である。例えば、抵
抗１１６及び１１８の抵抗値及びパッド１１０、トラン
ジスタ１１２及び抵抗１１４における電圧基準信号によ
り発生される電流源の値を、抵抗１１６及び１１８の何
れかを横断しての電圧降下が０．８Ｖ以外の電圧差を有
する信号のスイング即ち振れを発生するようなものに変
化させることが可能である。一つの有用な変化態様とし
ては、０．４Ｖの電圧差スイングを発生させるものであ
り、それはいわゆる電流モードロジック（ＣＭＬ）スタ
ンダードである。図５の回路をＣＭＬスタンダードに適
合させるために、その他の全てのものが同一であるとす
ると、抵抗値は半分となる。
【００２３】本発明の技術的範囲を逸脱することなしに
その他の変形を行なうことは当業者にとって自明なもの
である。例えば、パッド１１０における電圧基準、抵抗
１１４及びトランジスタ１１２の電流源はその他の手段
によって実現することも可能である。図６を参照する
と、トランジスタ２０２は基本的にはダイオードであ
り、従って、ダイオード又は７００ｍＶ／電流源値の値
を有する抵抗で置換することが可能である。ＳＥＴ及び
ＲＥＳＥＴ信号電圧レベルに対する異なった入力信号条
件に適合すべくＶDD電圧レベルを選択することも可能で
ある。又、その他のトランジスタタイプ、例えばバイポ
ーラ型のトランジスタを、例えばＮＭＯＳタイプの与え
られたトランジスタタイプのものと置換させることが可
能である。
【００２４】上述した好適実施例では単一のシリコン基
板上に形成したものであるが、本発明は二つ又はそれ以
上の個別的な装置に実施化することも可能である。その
他の置換及び変形を本好適実施例に対してなすことも可
能である。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来のデジタルＣＭＯＳラッチ及び従来のＣ
ＭＯＳ−ＥＣＬ変換器を示した概略ブロック図。
【図２】 （Ａ）はＮＡＮＤゲートを使用した従来のラ
ッチを示したゲートレベル概略図、（Ｂ）はＮＯＲゲー
トを使用した従来のラッチを示したゲートレベル概略
図。
【図３】 従来のラッチを示した概略図。
【図４】 従来のＣＭＯＳ−ＥＣＬ変換器を示した概略
図。
【図５】 本発明の第一実施例に基づいて構成されたラ
ッチ回路を組込んだＣＭＯＳ−ＥＣＬ変換器を示した概
略図。
【図６】 本発明の第二実施例に基づいて構成されたラ
ッチ回路を組込んだＣＭＯＳ−ＥＣＬ変換器を示した概
略図。
【符号の説明】
１００ ＣＭＯＳ−ＥＣＬ変換器 １１０ 入力パッド １１２ トランジスタ １１４ 抵抗 １１５ ノード １２４，１２６，１２８，１３０ ＮＭＯＳトランジス
タ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ラッチ回路において、 第一出力ノードへ結合された第一端子と、前記ラッチ回
    路に関しセット機能を実行するために第一ラッチ入力へ
    結合されたゲート端子と、第一ノードへ結合された第二
    端子とを具備する第一ＭＯＳトランジスタ、 第二出力ノードへ結合された第一端子と、前記ラッチ回
    路に関しリセット機能を実行するために第二ラッチ入力
    へ結合されたゲート端子と、前記第一ノードへ結合され
    た第二端子とを具備する第二ＭＯＳトランジスタ、 前記第一出力ノードへ結合した第一端子と、前記第一ノ
    ードへ結合した第二端子と、前記第二出力ノードへ結合
    したゲートとを具備する第三ＭＯＳトランジスタ、 前記第二出力ノードへ結合した第一端子と、前記第一ノ
    ードへ結合した第二端子と、前記第一出力ノードへ結合
    したゲートとを具備する第四ＭＯＳトランジスタ、 前記第一出力ノードへ結合した第一端子と第一電圧へ結
    合した第二端子とを具備する第一抵抗、 前記第二出力端子へ結合した第一端子と前記第一電圧へ
    結合した第二端子とを具備する第二抵抗、 前記第一ノードと第二電圧との間に結合した定電流源、 を有しており、前記第一及び第二回路入力が前記第一電
    圧範囲内において動作し且つ前記第一及び第二出力ノー
    ドが前記第二電圧範囲内において動作することを特徴と
    するラッチ回路。
  2. 【請求項２】 請求項１において、更に、前記第一電圧
    と前記抵抗の前記第二端子との間に定電圧降下を発生さ
    せるために前記第一電圧と第一及び第二抵抗との間に結
    合されている電圧降下手段を有することを特徴とするラ
    ッチ回路。
  3. 【請求項３】 請求項２において、前記電圧降下手段が
    約０．７Ｖの電圧降下を発生することを特徴とするラッ
    チ回路。
  4. 【請求項４】 請求項３において、前記電圧降下手段が
    ダイオード又はダイオードとして構成されたトランジス
    タの何れか一つであることを特徴とするラッチ回路。
  5. 【請求項５】 請求項１において、前記ＭＯＳトランジ
    スタが異なった導電型のものであることを特徴とするラ
    ッチ回路。
  6. 【請求項６】 請求項１において、前記バイポーラトラ
    ンジスタのうちの一つ又はそれ以上がＭＯＳトランジス
    タであることを特徴とするラッチ回路。
  7. 【請求項７】 請求項１において、前記第一基準電圧が
    約５Ｖに等しいことを特徴とするラッチ回路。
  8. 【請求項８】 請求項１において、前記第二基準電圧が
    約０Ｖに等しいことを特徴とするラッチ回路。
  9. 【請求項９】 請求項１において、前記第二電圧範囲が
    約０．８Ｖの最大電圧から最小電圧の電圧差を有するこ
    とを特徴とするラッチ回路。
JP5105378A 1992-05-04 1993-05-06 ラッチを組込んだｃｍｏｓ−ｅｃｌ変換器 Pending JPH0653807A (ja)

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