JP2864949B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JP2864949B2 JP2864949B2 JP5187029A JP18702993A JP2864949B2 JP 2864949 B2 JP2864949 B2 JP 2864949B2 JP 5187029 A JP5187029 A JP 5187029A JP 18702993 A JP18702993 A JP 18702993A JP 2864949 B2 JP2864949 B2 JP 2864949B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- conductivity type
- power supply
- type mos
- supply terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）論理振幅レベルをＣＭ
ＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）論理振幅
レベルに変換するレベル変換回路に関する。
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）論理振幅レベルをＣＭ
ＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）論理振幅
レベルに変換するレベル変換回路に関する。
【０００２】
【従来の技術】 従来のこの種のレベル変換回路は図４
に示される（参照：特開昭６３ー２５８８０号公報の第
２図）。すなわち、ＰチャネルＭＯＳトランジスタＱｐ
1' 、Ｑｐ2' 、ＮチャネルＭＯＳトランジスタＱｎ1'
及び定電流源Ｉ1 よりなる差動回路１' と、Ｐチャネル
ＭＯＳトランジスタＱｐ3' 、Ｑｐ4' 、ＮチャネルＭＯ
ＳトランジスタＱｎ2' 及び定電流源Ｉ2 よりなる差動
回路２' と、ＮＰＮトランジスタＱ1 、レベルシフト用
ＮＰＮトランジスタＱ2 及びＮチャネルＭＯＳトランジ
スタＱｎ3' よりなるプッシュプル出力回路３' とが設
けられている。差動回路１' 、２' にはＥＣＬ論理振幅
レベルの２つの相補的入力信号Ｉ、Ｉ' が反対に供給さ
れる。
に示される（参照：特開昭６３ー２５８８０号公報の第
２図）。すなわち、ＰチャネルＭＯＳトランジスタＱｐ
1' 、Ｑｐ2' 、ＮチャネルＭＯＳトランジスタＱｎ1'
及び定電流源Ｉ1 よりなる差動回路１' と、Ｐチャネル
ＭＯＳトランジスタＱｐ3' 、Ｑｐ4' 、ＮチャネルＭＯ
ＳトランジスタＱｎ2' 及び定電流源Ｉ2 よりなる差動
回路２' と、ＮＰＮトランジスタＱ1 、レベルシフト用
ＮＰＮトランジスタＱ2 及びＮチャネルＭＯＳトランジ
スタＱｎ3' よりなるプッシュプル出力回路３' とが設
けられている。差動回路１' 、２' にはＥＣＬ論理振幅
レベルの２つの相補的入力信号Ｉ、Ｉ' が反対に供給さ
れる。
【０００３】図４の回路においては、図５の（Ａ）に示
す入力信号Ｉ、Ｉ' が差動回路１'、２' に供給される
と、差動回路１' 、２' の各出力信号ＯＵＴ１、ＯＵＴ
２は、図５の（Ｂ）に示すごとく、互に逆相で変化し、
この場合の論理振幅はＶDD−ＶSSとなり、この結果、プ
ッシュプル出力回路３’の出力信号ＯＵＴ３は、図４の
（Ｃ）に示すごとく、ＣＭＯＳ論理振幅レベルとなる。
す入力信号Ｉ、Ｉ' が差動回路１'、２' に供給される
と、差動回路１' 、２' の各出力信号ＯＵＴ１、ＯＵＴ
２は、図５の（Ｂ）に示すごとく、互に逆相で変化し、
この場合の論理振幅はＶDD−ＶSSとなり、この結果、プ
ッシュプル出力回路３’の出力信号ＯＵＴ３は、図４の
（Ｃ）に示すごとく、ＣＭＯＳ論理振幅レベルとなる。
【０００４】
【発明が解決しようとする課題】しかしながら、図４の
レベル変換回路においては、差動回路１’、２’の出力
信号ＯＵＴ１、ＯＵＴ２の論理振幅が大きく、従って、
動作速度が小さいという課題がある。なお、動作速度を
向上させるためには、トランジスタのサイズを大きくす
ればよいが、この場合には、集積度の低下及び消費電力
の増大を招くことになる。従って、本発明の目的は、動
作速度が大きいレベル変換回路を提供することにある。
レベル変換回路においては、差動回路１’、２’の出力
信号ＯＵＴ１、ＯＵＴ２の論理振幅が大きく、従って、
動作速度が小さいという課題がある。なお、動作速度を
向上させるためには、トランジスタのサイズを大きくす
ればよいが、この場合には、集積度の低下及び消費電力
の増大を招くことになる。従って、本発明の目的は、動
作速度が大きいレベル変換回路を提供することにある。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ＥＣＬ論理振幅レベルの相補的入力信号
を受信する第１、第２の差動回路を設ける。第１の差動
回路の出力レベルのローレベルはＣＭＯＳレベル
（ＶSS）とし、ハイレベルはＣＭＯＳレベルのハイレベ
ル（ＶDD）とローレベル（ＶSS）との中間レベルとす
る。他方、第２の差動回路の出力レベルのローレベルは
ＣＭＯＳレベルのハイレベル（ＶDD）とローレベル（Ｖ
SS）との中間レベルとし、ハイレベルはＣＭＯＳレベル
のハイレベル（ＶDD）とする。コンプリメンタリプッシ
ュプル出力回路は第１の差動回路のローレベル出力によ
ってＣＭＯＳ論理のハイレベル出力を発生し、第２の差
動回路のハイレベル出力によってＣＭＯＳ論理のローレ
ベル出力を発生する。
めに本発明は、ＥＣＬ論理振幅レベルの相補的入力信号
を受信する第１、第２の差動回路を設ける。第１の差動
回路の出力レベルのローレベルはＣＭＯＳレベル
（ＶSS）とし、ハイレベルはＣＭＯＳレベルのハイレベ
ル（ＶDD）とローレベル（ＶSS）との中間レベルとす
る。他方、第２の差動回路の出力レベルのローレベルは
ＣＭＯＳレベルのハイレベル（ＶDD）とローレベル（Ｖ
SS）との中間レベルとし、ハイレベルはＣＭＯＳレベル
のハイレベル（ＶDD）とする。コンプリメンタリプッシ
ュプル出力回路は第１の差動回路のローレベル出力によ
ってＣＭＯＳ論理のハイレベル出力を発生し、第２の差
動回路のハイレベル出力によってＣＭＯＳ論理のローレ
ベル出力を発生する。
【作用】上述の手段によれば、第１、第２の差動回路の
出力論理振幅は小さくなる。
出力論理振幅は小さくなる。
【０００６】
【実施例】図１は本発明に係るレベル変換回路の第１の
実施例を示す回路図である。図１に示すレベル変換回路
は、差動回路１、２及びプッシュプル出力回路３よりな
る。
実施例を示す回路図である。図１に示すレベル変換回路
は、差動回路１、２及びプッシュプル出力回路３よりな
る。
【０００７】差動回路１は、ＥＣＬ論理振幅レベルの入
力信号Ｉ、Ｉ' を受信するＰチャネルＭＯＳトランジス
タＱｐ1 、Ｑｐ2 、レベルシフト用のダイオードＤ1 〜
Ｄ3、Ｄ4 〜Ｄ6 、及びカレントミラー回路を構成する
ＮチャネルＭＯＳトランジスタＱｎ1 、Ｑｎ2 よりな
る。また、差動回路２は、ＥＣＬ論理振幅レベルの入力
信号Ｉ' 、Ｉを受信するＮチャネルＭＯＳトランジスタ
Ｑｎ3 、Ｑｎ4 、これらに共通接続した定電流源ＩO 、
及びカレントミラー回路を構成するＰチャネルＭＯＳト
ランジスタＱｐ3 、Ｑｐ4 よりなる。
力信号Ｉ、Ｉ' を受信するＰチャネルＭＯＳトランジス
タＱｐ1 、Ｑｐ2 、レベルシフト用のダイオードＤ1 〜
Ｄ3、Ｄ4 〜Ｄ6 、及びカレントミラー回路を構成する
ＮチャネルＭＯＳトランジスタＱｎ1 、Ｑｎ2 よりな
る。また、差動回路２は、ＥＣＬ論理振幅レベルの入力
信号Ｉ' 、Ｉを受信するＮチャネルＭＯＳトランジスタ
Ｑｎ3 、Ｑｎ4 、これらに共通接続した定電流源ＩO 、
及びカレントミラー回路を構成するＰチャネルＭＯＳト
ランジスタＱｐ3 、Ｑｐ4 よりなる。
【０００８】差動回路１のＰチャネルＭＯＳトランジス
タＰｐ2 とダイオードＤ4 〜Ｄ6 との接続ノードと、差
動回路２のＰチャネルＭＯＳトランジスタＱｐ3 とＮチ
ャネルＭＯＳトランジスタＱｎ3 との接続ノードとは接
続されている。つまり、カレントミラー回路（Ｑｎ1 、
Ｑｎ2 ）の共通ゲートはダイオードＤ4 〜Ｄ6 を介して
カレントミラー回路（Ｑｐ3 、Ｑｐ4 ）の共通ゲートに
接続されている。また、コンプリメンタリプッシュプル
出力回路３は、差動回路１の出力信号ＯＵＴ１によって
制御されるＮチャネルＭＯＳトランジスタＱｎ5 及び差
動回路２の出力信号ＯＵＴ２によって制御されるＰチャ
ネルＭＯＳトランジスタＯｐ5 により構成されている。
タＰｐ2 とダイオードＤ4 〜Ｄ6 との接続ノードと、差
動回路２のＰチャネルＭＯＳトランジスタＱｐ3 とＮチ
ャネルＭＯＳトランジスタＱｎ3 との接続ノードとは接
続されている。つまり、カレントミラー回路（Ｑｎ1 、
Ｑｎ2 ）の共通ゲートはダイオードＤ4 〜Ｄ6 を介して
カレントミラー回路（Ｑｐ3 、Ｑｐ4 ）の共通ゲートに
接続されている。また、コンプリメンタリプッシュプル
出力回路３は、差動回路１の出力信号ＯＵＴ１によって
制御されるＮチャネルＭＯＳトランジスタＱｎ5 及び差
動回路２の出力信号ＯＵＴ２によって制御されるＰチャ
ネルＭＯＳトランジスタＯｐ5 により構成されている。
【０００９】図２を参照して図１の回路動作を説明す
る。始めに、図２の（Ａ）に示すごとく、入力信号Ｉが
ハイレベル、入力信号Ｉ'がローレベルとなると、差動
回路１において、ＰチャネルＭＯＳトランジスタＱｐ1
はオフとなり、ＰチャネルＭＯＳトランジスタＱｐ2 は
オンとなる。この結果、ＮチャネルＭＯＳトランジスタ
Ｑｎ2 のゲート電圧は、 ＶDD−｜Ｖｔｈｐ｜−Ｖｄ （１） ただし、ＶｔｈｐはＰチャネルＭＯＳトランジスタのし
きい値電圧、ＶｄはダイオードＤ4 〜Ｄ6 によるレベル
シフト量であり、ＶSS＝０Ｖとする。このとき、 ＶDD−｜Ｖｔｈｐ｜─Ｖｄ＞Ｖｔｈｎ ただし、ＶｔｈｎはＮチャネルＭＯＳトランジスタのし
きい値電圧、条件のもとでは、ＮチャネルＭＯＳトラン
ジスタＱｎ1 はオンとなり、従って、差動回路１のＮチ
ャネルＭＯＳトランジスタＱｎ1 のドレインの電荷は抜
かれて差動回路１の出力信号ＯＵＴ１は図２の（Ｂ）に
示すごとくローレベルＶSS（＝０Ｖ）となる。他方、差
動回路２においては、ＮチャネルＭＯＳトランジスタＱ
ｎ3 はオフとなり、ＮチャネルＭＯＳトランジスタＱｎ
4 はオンとなる。この結果、ＰチャネルＭＯＳトランジ
スタＱｐ4 に電流が流れ、差動回路２の出力信号ＯＵＴ
２の電位は低下するが、このとき、ＰチャネルＭＯＳト
ランジスタＱｐ4はＰチャネルＭＯＳトランジスタＱｐ
3 とカレントミラー回路を構成しており、しかもＰチャ
ネルＭＯＳトランジスタＱｐ3 に流れる電流は差動回路
１のＮチャネルＭＯＳトランジスタＱｎ2 に流れる電流
によって制限されるので、差動回路２の出力信号ＯＵＴ
２の電位低下は制限され、たとえば図２の（Ｂ）に示す
ごとくＶDD／２程度のＶDDとＶSS（＝０Ｖ）との中間レ
ベルとなる。従って、コンプリメンタリプッシュプル出
力回路３のＰチャネルＭＯＳトランジスタＱｐ5 はゲー
ト電圧ＶDD／２によりオンとなり、他方、ＮチャネルＭ
ＯＳトランジスタＱｎ5 はゲート電圧０Ｖによりオフと
なり、出力信号ＯＵＴ３は図２の（Ｃ）に示すごとくＶ
DDレベルとなる。つまり、ＣＭＯＳ論理振幅のハイレベ
ルとなる。
る。始めに、図２の（Ａ）に示すごとく、入力信号Ｉが
ハイレベル、入力信号Ｉ'がローレベルとなると、差動
回路１において、ＰチャネルＭＯＳトランジスタＱｐ1
はオフとなり、ＰチャネルＭＯＳトランジスタＱｐ2 は
オンとなる。この結果、ＮチャネルＭＯＳトランジスタ
Ｑｎ2 のゲート電圧は、 ＶDD−｜Ｖｔｈｐ｜−Ｖｄ （１） ただし、ＶｔｈｐはＰチャネルＭＯＳトランジスタのし
きい値電圧、ＶｄはダイオードＤ4 〜Ｄ6 によるレベル
シフト量であり、ＶSS＝０Ｖとする。このとき、 ＶDD−｜Ｖｔｈｐ｜─Ｖｄ＞Ｖｔｈｎ ただし、ＶｔｈｎはＮチャネルＭＯＳトランジスタのし
きい値電圧、条件のもとでは、ＮチャネルＭＯＳトラン
ジスタＱｎ1 はオンとなり、従って、差動回路１のＮチ
ャネルＭＯＳトランジスタＱｎ1 のドレインの電荷は抜
かれて差動回路１の出力信号ＯＵＴ１は図２の（Ｂ）に
示すごとくローレベルＶSS（＝０Ｖ）となる。他方、差
動回路２においては、ＮチャネルＭＯＳトランジスタＱ
ｎ3 はオフとなり、ＮチャネルＭＯＳトランジスタＱｎ
4 はオンとなる。この結果、ＰチャネルＭＯＳトランジ
スタＱｐ4 に電流が流れ、差動回路２の出力信号ＯＵＴ
２の電位は低下するが、このとき、ＰチャネルＭＯＳト
ランジスタＱｐ4はＰチャネルＭＯＳトランジスタＱｐ
3 とカレントミラー回路を構成しており、しかもＰチャ
ネルＭＯＳトランジスタＱｐ3 に流れる電流は差動回路
１のＮチャネルＭＯＳトランジスタＱｎ2 に流れる電流
によって制限されるので、差動回路２の出力信号ＯＵＴ
２の電位低下は制限され、たとえば図２の（Ｂ）に示す
ごとくＶDD／２程度のＶDDとＶSS（＝０Ｖ）との中間レ
ベルとなる。従って、コンプリメンタリプッシュプル出
力回路３のＰチャネルＭＯＳトランジスタＱｐ5 はゲー
ト電圧ＶDD／２によりオンとなり、他方、ＮチャネルＭ
ＯＳトランジスタＱｎ5 はゲート電圧０Ｖによりオフと
なり、出力信号ＯＵＴ３は図２の（Ｃ）に示すごとくＶ
DDレベルとなる。つまり、ＣＭＯＳ論理振幅のハイレベ
ルとなる。
【００１０】次に、図２の（Ａ）に示すごとく、入力信
号Ｉがローレベル、入力信号Ｉ’がハイレベルとなる
と、差動回路１において、ＰチャネルＭＯＳトランジス
タＱｐ1 はオンとなり、ＰチャネルＭＯＳトランジスタ
Ｑｐ2 はオフとなる。この結果、ＮチャネルＭＯＳトラ
ンジスタＱｎ1 もオンとなる。このとき、ＮチャネルＭ
ＯＳトランジスタＱｎ1 のゲート電圧は、 ＶDD−｜Ｖｔｈｐ｜−Ｖｄ（＞Ｖｔｈｎ） （２） である。他方、差動回路２においては、ＮチャネルＭＯ
ＳトランジスタＱｎ3 はオンとなり、ＮチャネルＭＯＳ
トランジスタＱｎ4 はオフとなる。この結果、差動回路
２の出力信号ＯＵＴ２はＶDDレベルとなる。従って、コ
ンプリメンタリプッシュプル出力回路３のＰチャネルＭ
ＯＳトランジスタＱｐ5 はゲート電圧ＶDDレベルによっ
てオフとなり、他方、ＮチャネルＭＯＳトランジスタＱ
ｎ5 はゲート電圧ＶDD−｜Ｖｔｈｐ｜−Ｖｄによりオン
となり、出力信号ＯＵＴ３は図２の（Ｃ）に示すごとく
ＶSSレベル（＝０Ｖ）となる。つまり、ＣＭＯＳ論理振
幅のローレベルとなる。
号Ｉがローレベル、入力信号Ｉ’がハイレベルとなる
と、差動回路１において、ＰチャネルＭＯＳトランジス
タＱｐ1 はオンとなり、ＰチャネルＭＯＳトランジスタ
Ｑｐ2 はオフとなる。この結果、ＮチャネルＭＯＳトラ
ンジスタＱｎ1 もオンとなる。このとき、ＮチャネルＭ
ＯＳトランジスタＱｎ1 のゲート電圧は、 ＶDD−｜Ｖｔｈｐ｜−Ｖｄ（＞Ｖｔｈｎ） （２） である。他方、差動回路２においては、ＮチャネルＭＯ
ＳトランジスタＱｎ3 はオンとなり、ＮチャネルＭＯＳ
トランジスタＱｎ4 はオフとなる。この結果、差動回路
２の出力信号ＯＵＴ２はＶDDレベルとなる。従って、コ
ンプリメンタリプッシュプル出力回路３のＰチャネルＭ
ＯＳトランジスタＱｐ5 はゲート電圧ＶDDレベルによっ
てオフとなり、他方、ＮチャネルＭＯＳトランジスタＱ
ｎ5 はゲート電圧ＶDD−｜Ｖｔｈｐ｜−Ｖｄによりオン
となり、出力信号ＯＵＴ３は図２の（Ｃ）に示すごとく
ＶSSレベル（＝０Ｖ）となる。つまり、ＣＭＯＳ論理振
幅のローレベルとなる。
【００１１】このようにして、差動回路１の出力信号Ｏ
ＵＴ１においては、ローレベルがＶSS（＝０Ｖ）、ハイ
レベルがＶDD−｜Ｖｔｈｐ｜−Ｖｄの中間レベルであ
り、差動回路２の出力信号ＯＵＴ２においては、ローレ
ベルがＶDD／２の中間レベル、ハイレベルがＶDDであ
り、従って、差動回路１、２の出力信号ＯＵＴ１、ＯＵ
Ｔ２の振幅は共に小さくなり、動作速度を向上できる。
ＵＴ１においては、ローレベルがＶSS（＝０Ｖ）、ハイ
レベルがＶDD−｜Ｖｔｈｐ｜−Ｖｄの中間レベルであ
り、差動回路２の出力信号ＯＵＴ２においては、ローレ
ベルがＶDD／２の中間レベル、ハイレベルがＶDDであ
り、従って、差動回路１、２の出力信号ＯＵＴ１、ＯＵ
Ｔ２の振幅は共に小さくなり、動作速度を向上できる。
【００１２】図３は本発明に係わるレベル変換回路の第
２の実施例を示す回路図である。図３においては、図１
のダイオードＤ1 〜Ｄ3 、Ｄ4 〜Ｄ6 の代りに、Ｎチャ
ネルＭＯＳトランジスタＱｎ6 、Ｑｎ7 を設けてある。
これにより、上述の（１）、（２）式は、Ｖｒｅｆ−Ｖ
ｔｈｎ（＞Ｖｔｈｎ）となる点を除き、図３の回路動作
は図１の図路動作と同一となる。
２の実施例を示す回路図である。図３においては、図１
のダイオードＤ1 〜Ｄ3 、Ｄ4 〜Ｄ6 の代りに、Ｎチャ
ネルＭＯＳトランジスタＱｎ6 、Ｑｎ7 を設けてある。
これにより、上述の（１）、（２）式は、Ｖｒｅｆ−Ｖ
ｔｈｎ（＞Ｖｔｈｎ）となる点を除き、図３の回路動作
は図１の図路動作と同一となる。
【００１３】以上説明したように本発明によれば、差動
回路の出力振幅を小さくしたので、動作速度を大きくで
きる。
回路の出力振幅を小さくしたので、動作速度を大きくで
きる。
【図１】本発明に係るレベル変換回路の第２の実施例を
示す回路図である。
示す回路図である。
【図２】図１の回路動作を説明するタイミング図であ
る。
る。
【図３】本発明に係るレベル変換回路の第２の実施例を
示す回路図である。
示す回路図である。
【図４】従来のレベル変換回路を示す回路図である。
【図５】図４の回路動作を説明するタイミング図であ
る。
る。
Ｉ、Ｉ' …入力信号 Ｑｐ1 、Ｑｐ2 、Ｑｐ3 、Ｑｐ4 、Ｑｐ5 …Ｐチャネル
ＭＯＳトランジスタ Ｑｎ1 、Ｑｎ2 、Ｑｎ3 、Ｑｎ4 、Ｑｎ5 …Ｎチャネル
ＭＯＳトランジスタ Ｄ1 〜Ｄ6 …ダイオード Ｉ0 、Ｉ1 、Ｉ2 …定電流源 １、２…差動回路 ３…コンプリメンタリプッシュプル出力回路 １' 、２' …差動回路 ３' …プッシュプル出力回路
ＭＯＳトランジスタ Ｑｎ1 、Ｑｎ2 、Ｑｎ3 、Ｑｎ4 、Ｑｎ5 …Ｎチャネル
ＭＯＳトランジスタ Ｄ1 〜Ｄ6 …ダイオード Ｉ0 、Ｉ1 、Ｉ2 …定電流源 １、２…差動回路 ３…コンプリメンタリプッシュプル出力回路 １' 、２' …差動回路 ３' …プッシュプル出力回路
Claims (3)
- 【請求項１】 第１、第２の電源端子（Ｖ DD 、Ｖ SS ）
と、 該第１の電源端子にソースが接続され、第１、第２の入
力信号（Ｉ、Ｉ')をゲートに受ける差動型の第１、第２
の第１導電型ＭＯＳトランジスタ（Ｑ p1 、Ｑ p2 ）と、 前記第２の電源端子にソースが接続され、ゲートが共通
接続されたカレントミラー型の第１、第２の第２導電型
ＭＯＳトランジスタ（Ｑ n1 、Ｑ n2 ) と、 前記第１の第１導電型ＭＯＳトランジスタのドレインと
前記第１の第２導電型ＭＯＳトランジスタのドレインと
の間に接続された第１のレベルシフト手段（Ｄ 1 〜Ｄ 3 、
Ｑ n6 ) と、 前記第２の第１導電型ＭＯＳトランジスタのドレインと
前記第２の第２導電型ＭＯＳトランジスタのドレインと
の間に接続された第２のレベルシフト手段（Ｄ 4 〜Ｄ 6 、
Ｑ n7 ) と、 前記第２の電源端子に接続された定電流源（Ｉ 0 ）と、 該定電流源にソースが接続され、前記第１、第２の入力
信号（Ｉ、Ｉ')をゲートに受ける差動型の第３、第４の
第２導電型ＭＯＳトランジスタ（Ｑ n3 、Ｑ n4 ）と、 前記第１の電源端子にソースが接続され、前記第３、第
４の第２導電型ＭＯＳトランジスタの各ドレインにドレ
インが接続され、ゲートが共通接続されたカレントミラ
ー型の第３、第４の第１導電型ＭＯＳトランジスタ（Ｑ
p3 、Ｑ p4 ) と、 前記第１の電源端子と出力端子との間に接続され、前記
第４の第２導電型ＭＯＳトランジスタ及び前記第４の第
１の導電型ＭＯＳトランジスタのドレインにゲートが接
続された第５の第１導電型ＭＯＳトランジスタ（Ｑ P5 ）
と、 前記第２の電源端子と前記出力端子との間に接続され、
前記第１の第２導電型ＭＯＳトランジスタのドレインに
ゲートが接続された第５の第２導電型ＭＯＳトランジス
タ（Ｑ n5 ）と、 を具備し、前記第１、第２の第２導電型ＭＯＳトランジ
スタの共通ゲートは該第２の第２導電型ＭＯＳトランジ
スタのドレイン、前記第２のレベルシフト手段を介して
前記第３、第４の第１導電型ＭＯＳトランジスタの共通
ゲート及び該第 ３の第１導電型ＭＯＳトランジスタのド
レインに接続されたレベル変換回路。 - 【請求項２】 前記第１の電源端子の電圧は前記第２の
電源端子より高く、前記第１導電型がＰチャネル型、前
記第２導電型がＮチャネル型である請求項１に記載のレ
ベル変換回路。 - 【請求項３】 前記第１の電源端子の電圧は前記第２の
電源端子より低く、前記第１導電型がＮチャネル型、前
記第２導電型がＰチャネル型である請求項１に記載のレ
ベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187029A JP2864949B2 (ja) | 1993-06-30 | 1993-06-30 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187029A JP2864949B2 (ja) | 1993-06-30 | 1993-06-30 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786912A JPH0786912A (ja) | 1995-03-31 |
| JP2864949B2 true JP2864949B2 (ja) | 1999-03-08 |
Family
ID=16198949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187029A Expired - Lifetime JP2864949B2 (ja) | 1993-06-30 | 1993-06-30 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864949B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978930A1 (en) | 1998-08-07 | 2000-02-09 | Hitachi Metals, Ltd. | Permanent magnet generator for use in a diskette, and diskette incorporating such generator |
| EP1005140A2 (en) | 1998-11-27 | 2000-05-31 | Hitachi Metals, Ltd. | Diskette incorporating permanent magnet generator with low leakage flux |
| JP3718069B2 (ja) | 1998-11-27 | 2005-11-16 | 株式会社Ｎｅｏｍａｘ | 永久磁石式発電機およびそれを持ったディスケット |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2894821B2 (ja) * | 1990-10-25 | 1999-05-24 | 株式会社東芝 | 出力バッファ回路 |
-
1993
- 1993-06-30 JP JP5187029A patent/JP2864949B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786912A (ja) | 1995-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3152867B2 (ja) | レベルシフト半導体装置 | |
| US4703203A (en) | BICMOS logic having three state output | |
| EP0231062A1 (en) | Level conversion circuit | |
| US5332935A (en) | ECL and TTL to CMOS logic converter | |
| US5148061A (en) | ECL to CMOS translation and latch logic circuit | |
| GB2266420A (en) | ECL to CMOS converter using BiCMOS | |
| KR100246164B1 (ko) | 고속에서 저전류 소모로 저진폭 입력 신호의 증폭이 가능한 입력버퍼 회로를 포함하는 반도체 소자 | |
| JPH04247716A (ja) | Ｅｃｌ信号をｃｍｏｓ信号へ変換する装置及び方法 | |
| JPH0653807A (ja) | ラッチを組込んだｃｍｏｓ−ｅｃｌ変換器 | |
| US5315179A (en) | BICMOS level converter circuit | |
| JP2545146B2 (ja) | レベル変換回路 | |
| US5148059A (en) | CMOS and ECL logic circuit requiring no interface circuitry | |
| US5214328A (en) | ECL to CMOS level conversion circuit | |
| JP2864949B2 (ja) | レベル変換回路 | |
| US5280204A (en) | ECI compatible CMOS off-chip driver using feedback to set output levels | |
| US5485106A (en) | ECL to CMOS converter | |
| JPH09200004A (ja) | レベル変換回路 | |
| JPH06326592A (ja) | ドライバ回路を具える電子回路 | |
| JP3071911B2 (ja) | Ｃｍｏｓ型入力回路 | |
| JP3320757B2 (ja) | 電圧を変換するための装置及び方法 | |
| JP2763794B2 (ja) | 信号レベル変換回路 | |
| JPH0431205B2 (ja) | ||
| JP2770453B2 (ja) | レベル変換回路 | |
| JPS63302622A (ja) | インタフエ−ス回路 | |
| JPH07114360B2 (ja) | 半導体集積回路装置 |