JPH07114360B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07114360B2 JPH07114360B2 JP62257123A JP25712387A JPH07114360B2 JP H07114360 B2 JPH07114360 B2 JP H07114360B2 JP 62257123 A JP62257123 A JP 62257123A JP 25712387 A JP25712387 A JP 25712387A JP H07114360 B2 JPH07114360 B2 JP H07114360B2
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、光通信システムに含まれるCMI（Coded Mark Invers
ion）コーデック（CODEC:Coder・Decoder）等に利用し
て有効な技術に関するものである。
ば、光通信システムに含まれるCMI（Coded Mark Invers
ion）コーデック（CODEC:Coder・Decoder）等に利用し
て有効な技術に関するものである。
例えば0.8V程度の比較的小さな振幅とされるECL（Emitt
er Coupled Logic）レベルの入力信号を受け、例えば5.
2V程度の比較的大きな振幅とされるCMOS（相補型MOS）
レベルの内部信号を形成するECL入力回路がある。このE
CL入力回路は、例えば第６図に示されるように、参照電
位VRを受け入力信号VEのレベルを比較判定するレベル判
定回路LCと、上記レベル判定回路LCの出力信号を受けCM
OSレベルの内部信号を形成するレベル変換回路LSと、上
記レベル変換回路LSの出力信号を各回路に分配供給する
信号分配回路SDとを含む。
er Coupled Logic）レベルの入力信号を受け、例えば5.
2V程度の比較的大きな振幅とされるCMOS（相補型MOS）
レベルの内部信号を形成するECL入力回路がある。このE
CL入力回路は、例えば第６図に示されるように、参照電
位VRを受け入力信号VEのレベルを比較判定するレベル判
定回路LCと、上記レベル判定回路LCの出力信号を受けCM
OSレベルの内部信号を形成するレベル変換回路LSと、上
記レベル変換回路LSの出力信号を各回路に分配供給する
信号分配回路SDとを含む。
一方、伝送路に光ファイバを用いた光通信システムがあ
る。この光通信システムにおいて、通信データの符号形
式をCMI符号からNRZ（Non Return to Zero）符号に又は
NRZ符号からCMI符号に変換するCMIコーデックがある。C
MIコーデックは、符号変換処理は行うストアドプログラ
ム方式のディジタル信号処理プロセッサを含む。比較的
高いレートで伝送される通信データは、CMIコーデック
に対してECLレベルで入出力される。また、CMIコーデッ
クに内蔵されるディジタル信号処理プロセッサは、MOS
レベルで通信データを処理する。このため、CMIコーデ
ックには、上記のようなECL入力回路と、MOSレベルの出
力信号をECLレベルに変換するECL出力回路とが必要とさ
れる。
る。この光通信システムにおいて、通信データの符号形
式をCMI符号からNRZ（Non Return to Zero）符号に又は
NRZ符号からCMI符号に変換するCMIコーデックがある。C
MIコーデックは、符号変換処理は行うストアドプログラ
ム方式のディジタル信号処理プロセッサを含む。比較的
高いレートで伝送される通信データは、CMIコーデック
に対してECLレベルで入出力される。また、CMIコーデッ
クに内蔵されるディジタル信号処理プロセッサは、MOS
レベルで通信データを処理する。このため、CMIコーデ
ックには、上記のようなECL入力回路と、MOSレベルの出
力信号をECLレベルに変換するECL出力回路とが必要とさ
れる。
ECL入力回路については、例えば、1982年２月12日発
行、『アイ・エス・エス・シー・シー（ISSCC:Internat
ional Solid・Ｓ−tate Circuits Conference）セッシ
ョン（SE−SSION）XVIII予稿集』第248頁〜第249頁に記
載されている。
行、『アイ・エス・エス・シー・シー（ISSCC:Internat
ional Solid・Ｓ−tate Circuits Conference）セッシ
ョン（SE−SSION）XVIII予稿集』第248頁〜第249頁に記
載されている。
上記に記載されるECL入力回路は、次のような問題点を
持つ。すなわち、上記ECL入力回路は、ECLレベルの入力
信号をCMOSレベルの内部信号に変換するだけであるにも
かかわらず、前述のように、レベル判定回路とレベル変
換回路及び信号分配回路による３段構成とされる。ま
た、これらの回路は、負荷駆動能力が比較的小さなMOSF
ETによって構成される。このため、入力信号の伝達遅延
時間が大きくなり、ECL入力回路を含むCMIコーデック等
の動作の高速化が制限されるとともに、回路素子数が多
く、チップの小型化が制限されるものである。
持つ。すなわち、上記ECL入力回路は、ECLレベルの入力
信号をCMOSレベルの内部信号に変換するだけであるにも
かかわらず、前述のように、レベル判定回路とレベル変
換回路及び信号分配回路による３段構成とされる。ま
た、これらの回路は、負荷駆動能力が比較的小さなMOSF
ETによって構成される。このため、入力信号の伝達遅延
時間が大きくなり、ECL入力回路を含むCMIコーデック等
の動作の高速化が制限されるとともに、回路素子数が多
く、チップの小型化が制限されるものである。
この発明の目的は、回路の簡素化と動作の高速化を図っ
たECL入力回路を提供することにある。この発明の他の
目的は、ECL入力回路を含むCMIコーデック等の動作の高
速化を推進し、チップの小型化を図ることにある。
たECL入力回路を提供することにある。この発明の他の
目的は、ECL入力回路を含むCMIコーデック等の動作の高
速化を推進し、チップの小型化を図ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、EC
L入力回路を、所定の参照電位に従って入力信号のレベ
ルを比較判定する電流スイッチ回路と、上記入力信号を
受けるレベルシフト回路と、出力ノードと第１の電源電
圧との間に設けられそのゲートに上記電流スイッチ回路
の出力信号を受けるＰチャンネルMOSFETと、上記出力ノ
ードと第２の電源電圧との間に設けられそのゲートに上
記レベルシフト回路の出力信号を受けるＮチャンネルMO
SFETとにより構成するものである。
を簡単に説明すれば、下記の通りである。すなわち、EC
L入力回路を、所定の参照電位に従って入力信号のレベ
ルを比較判定する電流スイッチ回路と、上記入力信号を
受けるレベルシフト回路と、出力ノードと第１の電源電
圧との間に設けられそのゲートに上記電流スイッチ回路
の出力信号を受けるＰチャンネルMOSFETと、上記出力ノ
ードと第２の電源電圧との間に設けられそのゲートに上
記レベルシフト回路の出力信号を受けるＮチャンネルMO
SFETとにより構成するものである。
上記した手段によれば、回路の簡素化と動作の高速化を
図った１段構成のECL入力回路を実現できるため、ECL入
力回路を含むCMIコーデック等の動作を高速化し、チッ
プの小型化を図ることができる。
図った１段構成のECL入力回路を実現できるため、ECL入
力回路を含むCMIコーデック等の動作を高速化し、チッ
プの小型化を図ることができる。
〔実施例１〕 第１図には、この発明が適用されたECL入力回路の第１
の実施例の回路図が示されている。同図の各回路素子
は、CMIコーデックの図示されない他の各部を構成する
回路素子とともに、１個の半導体基板上において形成さ
れる。以下の図において、チャンネル（バックゲート）
部に矢印が付加されるMOSFETはＰチャンネル型であり、
矢印の付加されないＮチャンネルMOSFETと区別して表示
される。また、図示されるバイポーラトランジスタは、
すべてNPN型トランジスタである。
の実施例の回路図が示されている。同図の各回路素子
は、CMIコーデックの図示されない他の各部を構成する
回路素子とともに、１個の半導体基板上において形成さ
れる。以下の図において、チャンネル（バックゲート）
部に矢印が付加されるMOSFETはＰチャンネル型であり、
矢印の付加されないＮチャンネルMOSFETと区別して表示
される。また、図示されるバイポーラトランジスタは、
すべてNPN型トランジスタである。
以下の実施例において、ECL入力回路は、特に制限され
ないが、光通信システムのCMIコーデックに内蔵され
る。ECL入力回路には、動作電源として、例えば0Vすな
わち接地電位とされる電源電圧VDD（第１の電源電圧）
と例えば−5.2Vのような負の電圧とされる電源電圧VSS
（第２の電源電圧）が供給される。ECL入力回路には、
さらに図示されない前段回路から、入力信号VEが供給さ
れる。入力信号はVEは、ECLレベルの信号とされ、その
ハイレベルVEHは例えば−0.9Vとされ，またそのロウレ
ベルVELは例えば−1.7Vとされる。言うまでもなく、入
力信号VEの振幅は0.8Vとされ、そのレベル変化の中心値
VECは−1.3Vとされる。
ないが、光通信システムのCMIコーデックに内蔵され
る。ECL入力回路には、動作電源として、例えば0Vすな
わち接地電位とされる電源電圧VDD（第１の電源電圧）
と例えば−5.2Vのような負の電圧とされる電源電圧VSS
（第２の電源電圧）が供給される。ECL入力回路には、
さらに図示されない前段回路から、入力信号VEが供給さ
れる。入力信号はVEは、ECLレベルの信号とされ、その
ハイレベルVEHは例えば−0.9Vとされ，またそのロウレ
ベルVELは例えば−1.7Vとされる。言うまでもなく、入
力信号VEの振幅は0.8Vとされ、そのレベル変化の中心値
VECは−1.3Vとされる。
第１図において、入力信号VEは、特に制限されないが、
マルチエミッタ型のバイポーラトランジスタT1（第１及
び第２のバイポーラトランジスタ又は第４のバイポーラ
トランジスタ）のベースに供給される。トランジスタT1
のコレクタは、電源電圧VDDに結合される。トランジス
タT1の第１のエミッタは、トランジスタT1と差動形態と
されるトランジスタT2（第２のバイポーラトランジス
タ）のエミッタに共通結合され、さらに定電流源IS2を
介して電源電圧VSSに結合される。トランジスタT2のコ
レクタは、負荷抵抗R1を介して電源電圧VDDに結合さ
れ、さらにＰチャンネルMOSFETQP1（第１のMOSFET）の
ゲートに結合される。トランジスタT2のベースには、参
照電位VRが供給される。参照電位VRは、上記入力信号VE
のレベル変化の中心値VCEすなわち−1.3Vのような所定
の電圧とされる。トランジスタT2は、上記トランジスタ
T1とともに、入力信号VEに対するレベル判定用の電流ス
イッチ回路を構成する。
マルチエミッタ型のバイポーラトランジスタT1（第１及
び第２のバイポーラトランジスタ又は第４のバイポーラ
トランジスタ）のベースに供給される。トランジスタT1
のコレクタは、電源電圧VDDに結合される。トランジス
タT1の第１のエミッタは、トランジスタT1と差動形態と
されるトランジスタT2（第２のバイポーラトランジス
タ）のエミッタに共通結合され、さらに定電流源IS2を
介して電源電圧VSSに結合される。トランジスタT2のコ
レクタは、負荷抵抗R1を介して電源電圧VDDに結合さ
れ、さらにＰチャンネルMOSFETQP1（第１のMOSFET）の
ゲートに結合される。トランジスタT2のベースには、参
照電位VRが供給される。参照電位VRは、上記入力信号VE
のレベル変化の中心値VCEすなわち−1.3Vのような所定
の電圧とされる。トランジスタT2は、上記トランジスタ
T1とともに、入力信号VEに対するレベル判定用の電流ス
イッチ回路を構成する。
一方、トランジスタT1の第２のエミッタは、ダイオード
D1を介してＮチャンネルMOSFETQN1（第２のMOSFET）の
ゲートに結合され、さらに定電流源ISIを介して電源電
圧VSSに結合される。トランジスタT1の第２のエミッタ
と上記ダイオードD1及び定電流源IS1は、MOSFETQN1に対
するレベルシフト回路を構成する。
D1を介してＮチャンネルMOSFETQN1（第２のMOSFET）の
ゲートに結合され、さらに定電流源ISIを介して電源電
圧VSSに結合される。トランジスタT1の第２のエミッタ
と上記ダイオードD1及び定電流源IS1は、MOSFETQN1に対
するレベルシフト回路を構成する。
MOSFETQP1のソースは回路の電源電圧VDDに結合され、そ
のドレインはECL入力回路の出力ノードに結合される。
この出力ノードと回路の接地電位との間には、上記MOSF
ETQN1が設けられる。出力ノードの電圧は、ECL入力回路
の反転出力信号▲▼とされる。
のドレインはECL入力回路の出力ノードに結合される。
この出力ノードと回路の接地電位との間には、上記MOSF
ETQN1が設けられる。出力ノードの電圧は、ECL入力回路
の反転出力信号▲▼とされる。
第２図には、第１図のECL入力回路の動作特性図が示さ
れている。この動作特性図と第１図の回路図に従って、
この実施例のECL入力回路の動作の概要を説明する。
れている。この動作特性図と第１図の回路図に従って、
この実施例のECL入力回路の動作の概要を説明する。
第２図において、動作特性図の横軸は入力信号VEを示
し、縦軸はＰチャンネルMOSFETQP1及びＮチャンネルMOS
FETQN1のゲート電位VP1及びVN1を示す。入力信号VEは、
前述のように、例えば−0.9VとされるECLレベルのハイ
レベルVEHと、例えば−1.7VとされるECLレベルのロウレ
ベルVELの２点間を遷移する。
し、縦軸はＰチャンネルMOSFETQP1及びＮチャンネルMOS
FETQN1のゲート電位VP1及びVN1を示す。入力信号VEは、
前述のように、例えば−0.9VとされるECLレベルのハイ
レベルVEHと、例えば−1.7VとされるECLレベルのロウレ
ベルVELの２点間を遷移する。
入力信号VEが、ECLレベルのハイレベルVEHすなわち−0.
9Vとされるとき、トランジスタT1のベース電位は、参照
電位VRよりも高くなる。その結果、トランジスタT1がオ
ン状態となり、トランジスタT2はカットオフ状態とな
る。したがって、トランジスタT2のコレクタ電位すなわ
ちMOSFETQP1のゲート電位VP1は、電源電圧VDDのような
ハイレベルとされる。同様に、入力信号VEが、ECLレベ
ルのロウレベルVELすなわち−1.7Vとされるとき、トラ
ンジスタT1のベース電位は、参照電位VRよりも低くな
る。その結果、トランジスタT1はカットオフ状態とな
り、代わってトランジスタT2がオン状態となる。したが
って、トランジスタT2のコレクタ電位すなわちMOSFETQP
1のゲート電位VP1は、定電流源IS2の電流値をI2とする
とき、 VP1＝VDD−I2×R1 のようなロウレベルとなる。このコレクタ電位VP1は、
トランジスタT2を飽和領域とせず、かつ電源電圧VDDと
の差がMOSFETQP1のしきい値電圧VTHPのほぼ２倍となる
ように、電流スイッチ回路の各回路定数が設計される。
これにより、上記コレクタ電位VP1のレベル変化の中心
値は、MOSFETQP1のしきい値電圧VTHPと一致するものと
なる。
9Vとされるとき、トランジスタT1のベース電位は、参照
電位VRよりも高くなる。その結果、トランジスタT1がオ
ン状態となり、トランジスタT2はカットオフ状態とな
る。したがって、トランジスタT2のコレクタ電位すなわ
ちMOSFETQP1のゲート電位VP1は、電源電圧VDDのような
ハイレベルとされる。同様に、入力信号VEが、ECLレベ
ルのロウレベルVELすなわち−1.7Vとされるとき、トラ
ンジスタT1のベース電位は、参照電位VRよりも低くな
る。その結果、トランジスタT1はカットオフ状態とな
り、代わってトランジスタT2がオン状態となる。したが
って、トランジスタT2のコレクタ電位すなわちMOSFETQP
1のゲート電位VP1は、定電流源IS2の電流値をI2とする
とき、 VP1＝VDD−I2×R1 のようなロウレベルとなる。このコレクタ電位VP1は、
トランジスタT2を飽和領域とせず、かつ電源電圧VDDと
の差がMOSFETQP1のしきい値電圧VTHPのほぼ２倍となる
ように、電流スイッチ回路の各回路定数が設計される。
これにより、上記コレクタ電位VP1のレベル変化の中心
値は、MOSFETQP1のしきい値電圧VTHPと一致するものと
なる。
ところで、入力信号VEが、上記ECLレベルのハイレベルV
EHとされるとき、MOSFETQN1のゲート電位すなわちVN1
は、定電流源IS1の電流値をI1、トランジスタT1のベー
ス・エミッタ電圧をVBE1、ダイオードD1の順方向電圧を
VDF1とするとき、 VN1＝VEH−（VBE1＋VDF1） ＝−0.9−VS ……（１） となる。ここで、上記（１）式のVSは、このレベルシフ
ト回路のシフト量であり、 VS＝VBE1＋VDF1 である。同様に、入力信号VEが、上記ECLレベルのロウ
レベルVELとされるとき、MOSFETQN1のゲート電位VN1
は、 VN1＝VEL−（VBE1＋VDF1） ＝−1.7−VS ……（２） となる。この実施例において、MOSFETQN1のゲート電位V
N1の中心値すなわち上記（１）式及び（２）式の平均値
は、電源電圧VSSにMOSFETQN1のしきい値電圧VTHNを加え
た値と一致するように、つまり、 VSS＋VTHN＝VEC−VS −5.2＋VTNH＝−1.3−VS となるように、レベルシフト回路の各回路定数が設計さ
れる。
EHとされるとき、MOSFETQN1のゲート電位すなわちVN1
は、定電流源IS1の電流値をI1、トランジスタT1のベー
ス・エミッタ電圧をVBE1、ダイオードD1の順方向電圧を
VDF1とするとき、 VN1＝VEH−（VBE1＋VDF1） ＝−0.9−VS ……（１） となる。ここで、上記（１）式のVSは、このレベルシフ
ト回路のシフト量であり、 VS＝VBE1＋VDF1 である。同様に、入力信号VEが、上記ECLレベルのロウ
レベルVELとされるとき、MOSFETQN1のゲート電位VN1
は、 VN1＝VEL−（VBE1＋VDF1） ＝−1.7−VS ……（２） となる。この実施例において、MOSFETQN1のゲート電位V
N1の中心値すなわち上記（１）式及び（２）式の平均値
は、電源電圧VSSにMOSFETQN1のしきい値電圧VTHNを加え
た値と一致するように、つまり、 VSS＋VTHN＝VEC−VS −5.2＋VTNH＝−1.3−VS となるように、レベルシフト回路の各回路定数が設計さ
れる。
これらのことから、入力信号VEがECLレベルのハイレベ
ルVEHになると、ＰチャンネルMOSFETQP1は、そのゲート
電位VP1が電源電圧VDDのようなハイレベルとなること
で、オフ状態となる。このとき、ＮチャンネルMOSFETQN
1は、そのゲート電位VN1が、 VN1＞VSS＋VTHN となるため、オン状態となる。これにより、ECL入力回
路の反転出力信号▲▼は、電源電圧VSSのようなCMO
Sレベルのロウレベルとなる。
ルVEHになると、ＰチャンネルMOSFETQP1は、そのゲート
電位VP1が電源電圧VDDのようなハイレベルとなること
で、オフ状態となる。このとき、ＮチャンネルMOSFETQN
1は、そのゲート電位VN1が、 VN1＞VSS＋VTHN となるため、オン状態となる。これにより、ECL入力回
路の反転出力信号▲▼は、電源電圧VSSのようなCMO
Sレベルのロウレベルとなる。
一方、入力信号VEがECLレベルのロウレベルVELになる
と、ＰチャンネルMOSFETQP1は、そのゲート電位VP1が、 VP1＝VDD−I2×R1 ＝−２×VTHP となることから、オン状態となる。また、Ｎチャンネル
MOSFETQN1は、そのゲート電位VN1が、 VN1＜VSS＋VTHN となるため、オフ状態となる。これにより、ECL入力回
路の反転出力信号▲▼は、電源電圧VDDのようなCMO
Sレベルのハイレベルとなる。
と、ＰチャンネルMOSFETQP1は、そのゲート電位VP1が、 VP1＝VDD−I2×R1 ＝−２×VTHP となることから、オン状態となる。また、Ｎチャンネル
MOSFETQN1は、そのゲート電位VN1が、 VN1＜VSS＋VTHN となるため、オフ状態となる。これにより、ECL入力回
路の反転出力信号▲▼は、電源電圧VDDのようなCMO
Sレベルのハイレベルとなる。
以上のように、この実施例のCMIコーデックのECL入力回
路は、入力信号VEを受ける電流スイッチ回路及びレベル
シフト回路と、電源電圧VDDと電源電圧VSSとの間に直列
形態に設けられそのゲートに上記電流スイッチ回路及び
レベルシフト回路の出力信号をそれぞれ受けるＰチャン
ネルMOSFET及びＮチャンネルMOSFETによって構成され
る。電流スイッチ回路の出力信号すなわちＰチャンネル
MOSFETのゲート電位は、その中心値がＰチャンネルMOSF
ETのしきい値電圧となるように設計される。また、レベ
ルシフト回路の出力信号すなわちＮチャンネルMOSFETの
ゲート電位は、その中心値が電源電圧VSSにＮチャンネ
ルMOSFETのしきい値電圧を加えた値となるように設計さ
れる。したがって、この実施例のECL入力回路は、その
構成が非常に簡素化されているにもかかわらず、安定し
たECL・CMOSレベル変換回路として機能する。これによ
り、ECL入力回路を含むCMIコーデック等は、信号伝達遅
延時間が短縮され動作の高速化が図られるとともに、回
路素子数が削減され、チップの小型化が図られる。
路は、入力信号VEを受ける電流スイッチ回路及びレベル
シフト回路と、電源電圧VDDと電源電圧VSSとの間に直列
形態に設けられそのゲートに上記電流スイッチ回路及び
レベルシフト回路の出力信号をそれぞれ受けるＰチャン
ネルMOSFET及びＮチャンネルMOSFETによって構成され
る。電流スイッチ回路の出力信号すなわちＰチャンネル
MOSFETのゲート電位は、その中心値がＰチャンネルMOSF
ETのしきい値電圧となるように設計される。また、レベ
ルシフト回路の出力信号すなわちＮチャンネルMOSFETの
ゲート電位は、その中心値が電源電圧VSSにＮチャンネ
ルMOSFETのしきい値電圧を加えた値となるように設計さ
れる。したがって、この実施例のECL入力回路は、その
構成が非常に簡素化されているにもかかわらず、安定し
たECL・CMOSレベル変換回路として機能する。これによ
り、ECL入力回路を含むCMIコーデック等は、信号伝達遅
延時間が短縮され動作の高速化が図られるとともに、回
路素子数が削減され、チップの小型化が図られる。
〔実施例２〕 第３図には、この発明が適用されたECL入力回路の第２
の実施例の回路図が示されている。この実施例は、上記
第１の実施例を基本とする変形例であり、上記第１の実
施例と重複する部分についてはその説明を省略する。こ
の実施例において、トランジスタT1,T2とＰチャンネルM
OSFETQP1,ダイオードD1,抵抗R1及び定電流源IS1,IS2
は、上記第１図の実施例の各回路素子にそのまま対応す
る。
の実施例の回路図が示されている。この実施例は、上記
第１の実施例を基本とする変形例であり、上記第１の実
施例と重複する部分についてはその説明を省略する。こ
の実施例において、トランジスタT1,T2とＰチャンネルM
OSFETQP1,ダイオードD1,抵抗R1及び定電流源IS1,IS2
は、上記第１図の実施例の各回路素子にそのまま対応す
る。
第３図において、ＮチャンネルMOSFETQN2（第２のMOSFE
T）は、特に制限されないが、ダブルドレイン型のMOSFE
Tとされる。MOSFETQN2の第１のドレインは、Ｐチャンネ
ルMOSFETQP1のソースに結合される。また、MOSFETQN2の
ゲートは定電流源IS1を介して電源電圧VSSに結合され、
そのソースは直接電源電圧VSSに結合される。
T）は、特に制限されないが、ダブルドレイン型のMOSFE
Tとされる。MOSFETQN2の第１のドレインは、Ｐチャンネ
ルMOSFETQP1のソースに結合される。また、MOSFETQN2の
ゲートは定電流源IS1を介して電源電圧VSSに結合され、
そのソースは直接電源電圧VSSに結合される。
MOSFETQN2の第２のドレインは、ECL入力回路の出力ノー
ドに結合され、さらにバイポーラトランジスタT3を介し
て電源電圧VDDに結合される。トランジスタT3のベース
は、上記MOSFETQP1のエミッタ及びMOSFETQN2の第１のド
レインに共通結合される。
ドに結合され、さらにバイポーラトランジスタT3を介し
て電源電圧VDDに結合される。トランジスタT3のベース
は、上記MOSFETQP1のエミッタ及びMOSFETQN2の第１のド
レインに共通結合される。
入力信号VEがECLレベルのハイレベルとされるとき、前
述のように、ＰチャンネルMOSFETQP1はオフ状態とな
り、ＮチャンネルMOSFETQN2はオン状態となる。したが
って、トランジスタT3は、そのベース電流が得られずま
たそのベース容量がMOSFETQN2を介してディスチャージ
されることで、カットオフ状態とされる。トランジスタ
T3がカットオフ状態となり、MOSFETQN2がオン状態とな
ることで、ECL入力回路の反転出力信号▲▼は、電
源電圧VSSのようなCMOSレベルのロウレベルとなる。
述のように、ＰチャンネルMOSFETQP1はオフ状態とな
り、ＮチャンネルMOSFETQN2はオン状態となる。したが
って、トランジスタT3は、そのベース電流が得られずま
たそのベース容量がMOSFETQN2を介してディスチャージ
されることで、カットオフ状態とされる。トランジスタ
T3がカットオフ状態となり、MOSFETQN2がオン状態とな
ることで、ECL入力回路の反転出力信号▲▼は、電
源電圧VSSのようなCMOSレベルのロウレベルとなる。
一方、入力信号VEがECLレベルのロウレベルとされる
と、前述のように、ＮチャンネルMOSFETQN2はオフ状態
となり、代わってＰチャンネルMOSFETQP1がオン状態と
なる。したがって、トランジスタT3は、MOSFETQP1を介
してベース電流が供給されるため、オン状態となる。こ
れにより、ECL入力回路の反転出力信号▲▼は、急
速に電源電圧VDDのようなCMOSレベルのハイレベルとな
る。
と、前述のように、ＮチャンネルMOSFETQN2はオフ状態
となり、代わってＰチャンネルMOSFETQP1がオン状態と
なる。したがって、トランジスタT3は、MOSFETQP1を介
してベース電流が供給されるため、オン状態となる。こ
れにより、ECL入力回路の反転出力信号▲▼は、急
速に電源電圧VDDのようなCMOSレベルのハイレベルとな
る。
以上のように、この実施例のECL入力回路は、第１図の
実施例に加えて、バイポーラ型の出力トランジスタT3
と、ダブルドレイン型のＮチャンネルMOSFETQN2の第２
のドレインを介するディスチャージ回路を含む。ECL入
力回路の反転出力信号▲▼の立ち上がり変化は、ト
ランジスタT3によって増幅され、高速化されるととも
に、そのファンアウトが増大される。
実施例に加えて、バイポーラ型の出力トランジスタT3
と、ダブルドレイン型のＮチャンネルMOSFETQN2の第２
のドレインを介するディスチャージ回路を含む。ECL入
力回路の反転出力信号▲▼の立ち上がり変化は、ト
ランジスタT3によって増幅され、高速化されるととも
に、そのファンアウトが増大される。
〔実施例３〕 第４図には、この発明が適用されたECL入力回路の第３
の実施例の回路図が示されている。この実施例におい
て、トランジスタT6,PチャンネルMOSFETQP2,Nチャンネ
ルMOSFETQN3,ダイオードD4及び定電流源IS3,IS4は、上
記第１図の実施例のトランジスタT2,PチャンネルMOSFET
QP1,NチャンネルMOSFETQN1,ダイオードD1及び定電流源I
S1,IS2にそれぞれ対応する。
の実施例の回路図が示されている。この実施例におい
て、トランジスタT6,PチャンネルMOSFETQP2,Nチャンネ
ルMOSFETQN3,ダイオードD4及び定電流源IS3,IS4は、上
記第１図の実施例のトランジスタT2,PチャンネルMOSFET
QP1,NチャンネルMOSFETQN1,ダイオードD1及び定電流源I
S1,IS2にそれぞれ対応する。
第４図において、図示されない前段回路から入力される
入力信号VEは、バイポーラトランジスタT4のベースに供
給される。トランジスタT4のコレクタは、電源電圧VDD
に結合される。また、トランジスタT4のエミッタは、ト
ランジスタT5のベースに結合されるとともに、直列形態
のダイオードD2及び抵抗R2を介してＮチャンネルMOSFET
QN3のゲートに結合される。MOSFETQN3のゲートと電源電
圧VSSとの間には、定電流源IS3が設けられる。これによ
り、トランジスタT4とダイオードD2,抵抗R2及び定電流
源IS3は、MOSFETQN3に対するレベルシフト回路を構成す
る。また、トランジスタT4は、トランジスタT5に対する
レベルシフト回路を兼ねる。
入力信号VEは、バイポーラトランジスタT4のベースに供
給される。トランジスタT4のコレクタは、電源電圧VDD
に結合される。また、トランジスタT4のエミッタは、ト
ランジスタT5のベースに結合されるとともに、直列形態
のダイオードD2及び抵抗R2を介してＮチャンネルMOSFET
QN3のゲートに結合される。MOSFETQN3のゲートと電源電
圧VSSとの間には、定電流源IS3が設けられる。これによ
り、トランジスタT4とダイオードD2,抵抗R2及び定電流
源IS3は、MOSFETQN3に対するレベルシフト回路を構成す
る。また、トランジスタT4は、トランジスタT5に対する
レベルシフト回路を兼ねる。
入力信号VEが、上記レベルシフト回路を経てMOSFETQN3
のゲート電位に供給されるまでのレベルシフト量VSは、
トランジスタT4のベース・エミッタ電圧をVBE4,ダイオ
ードD2の順方向電圧をVDF2,定電流源IS3の電流値を13と
するとき、 VS＝VBE4＋VDE2＋I3×R2 となる。したがて、MOSFETQN3のゲート電位VN3は、 VN3＝VE−VS ＝VE−（VBE4＋VDF2＋I3×R2） となる。第１図の実施例と同様に、このゲート電圧VN3
の中心値は、電源電圧VSSにMOSFETQN3のしきい値電圧V
THNを加えた値とほぼ一致するように、レベルシフト回
路の各回路定数が設計される。
のゲート電位に供給されるまでのレベルシフト量VSは、
トランジスタT4のベース・エミッタ電圧をVBE4,ダイオ
ードD2の順方向電圧をVDF2,定電流源IS3の電流値を13と
するとき、 VS＝VBE4＋VDE2＋I3×R2 となる。したがて、MOSFETQN3のゲート電位VN3は、 VN3＝VE−VS ＝VE−（VBE4＋VDF2＋I3×R2） となる。第１図の実施例と同様に、このゲート電圧VN3
の中心値は、電源電圧VSSにMOSFETQN3のしきい値電圧V
THNを加えた値とほぼ一致するように、レベルシフト回
路の各回路定数が設計される。
一方、トランジスタT5のエミッタは、差動形態とされる
バイポーラトランジスタT6のエミッタと共通結合され、
さらに定電流源IS4を介して電源電圧VSSに結合される。
トランジスタT5のコレクタは、負荷抵抗R3を介して電源
電圧VDDに結合される。また、トランジスタT6のコレク
タは、負荷抵抗R4及び上記負荷抵抗R3を介して電源電圧
VDDに結合されるとともに、MOSFETQP2のゲートに結合さ
れる。トランジスタT6のベースには、参照電位VRが供給
される。前述のように、入力信号VEは、トランジスタT4
によってそのベース・エミッタ電圧VBE4分だけレベルシ
フトされ、トランジスタT5のベースに供給される。した
がって、上記参照電位VRは、入力信号VEのレベル変化の
中心値をVCEにするとき、 VR＝VCE−VBE4 となるような所定の電圧とされる。トランジスタT5及び
T6は、抵抗R3,R4及び定電流源IS4とともに、入力信号VE
に対するレベル判定用の電流スイッチ回路を構成する。
バイポーラトランジスタT6のエミッタと共通結合され、
さらに定電流源IS4を介して電源電圧VSSに結合される。
トランジスタT5のコレクタは、負荷抵抗R3を介して電源
電圧VDDに結合される。また、トランジスタT6のコレク
タは、負荷抵抗R4及び上記負荷抵抗R3を介して電源電圧
VDDに結合されるとともに、MOSFETQP2のゲートに結合さ
れる。トランジスタT6のベースには、参照電位VRが供給
される。前述のように、入力信号VEは、トランジスタT4
によってそのベース・エミッタ電圧VBE4分だけレベルシ
フトされ、トランジスタT5のベースに供給される。した
がって、上記参照電位VRは、入力信号VEのレベル変化の
中心値をVCEにするとき、 VR＝VCE−VBE4 となるような所定の電圧とされる。トランジスタT5及び
T6は、抵抗R3,R4及び定電流源IS4とともに、入力信号VE
に対するレベル判定用の電流スイッチ回路を構成する。
入力信号VEが、−0.9VのようなECLレベルのハイレベルV
CHとされるとき、トランジスタT5のベース電位は参照電
位VRよりも高くなる。その結果、トランジスタT5はオン
状態となり、トランジスタT6はカットオフ状態となる。
したがって、トランジスタT6のコレクタ電位すなわちMO
SFETQP2のゲート電位VP2は、定電流源IS4の電流値をI4
とするとき、 VP2＝VDD−I4×R3 となるようなハイレベルとなり、MOSFETQP2はオフ状態
となる。このとき、MOSFETQN3は、そのゲート電位VN3が
電源電圧VSSにそのしきい値電圧VTHNを加えた電圧より
も高くなることから、オン状態となる。これにより、こ
のECL入力回路の反転出力信号▲▼は、電源電圧VSS
のようなCMOSレベルのロウレベルとされる。
CHとされるとき、トランジスタT5のベース電位は参照電
位VRよりも高くなる。その結果、トランジスタT5はオン
状態となり、トランジスタT6はカットオフ状態となる。
したがって、トランジスタT6のコレクタ電位すなわちMO
SFETQP2のゲート電位VP2は、定電流源IS4の電流値をI4
とするとき、 VP2＝VDD−I4×R3 となるようなハイレベルとなり、MOSFETQP2はオフ状態
となる。このとき、MOSFETQN3は、そのゲート電位VN3が
電源電圧VSSにそのしきい値電圧VTHNを加えた電圧より
も高くなることから、オン状態となる。これにより、こ
のECL入力回路の反転出力信号▲▼は、電源電圧VSS
のようなCMOSレベルのロウレベルとされる。
一方、入力信号VEが−1.7VのようなECLレベルのロウレ
ベルとなると、トランジスタT5のベース電位は参照電位
VRよりも低くなる。その結果、トランジスタT5はオフ状
態となり、代わってトランジスタT6がオン状態となる。
したがって、トランジスタT6の上記コレクタ電位VP2
は、 VP2＝VDD−I4×（R3＋R4） となるようなロウレベルとなる。上記第１図の実施例と
同様に、トランジスタT6のコレクタ電位VP2のハイレベ
ル及びロウレベルは、トランジスタT6を飽和領域とせず
かつその中心値の絶対値がMOSFETQP2のしきい値電圧V
THPとほぼ一致するように、電流スイッチ回路の各回路
定数が設計される。したがって、上記トランジスタT6の
コレクタ電位がロウレベルとなることで、MOSFETQP2は
オン状態となる。このとき、MOSFETQN3は、そのゲート
電位VN3が電源電圧VSSにそのしきい値電圧VTHNを加えた
電圧よりも低くなることから、オン状態となる。これに
より、このECL入力回路の反転出力信号▲▼は、電
源電圧VDDのようなCMOSレベルのハイレベルとされる。
ベルとなると、トランジスタT5のベース電位は参照電位
VRよりも低くなる。その結果、トランジスタT5はオフ状
態となり、代わってトランジスタT6がオン状態となる。
したがって、トランジスタT6の上記コレクタ電位VP2
は、 VP2＝VDD−I4×（R3＋R4） となるようなロウレベルとなる。上記第１図の実施例と
同様に、トランジスタT6のコレクタ電位VP2のハイレベ
ル及びロウレベルは、トランジスタT6を飽和領域とせず
かつその中心値の絶対値がMOSFETQP2のしきい値電圧V
THPとほぼ一致するように、電流スイッチ回路の各回路
定数が設計される。したがって、上記トランジスタT6の
コレクタ電位がロウレベルとなることで、MOSFETQP2は
オン状態となる。このとき、MOSFETQN3は、そのゲート
電位VN3が電源電圧VSSにそのしきい値電圧VTHNを加えた
電圧よりも低くなることから、オン状態となる。これに
より、このECL入力回路の反転出力信号▲▼は、電
源電圧VDDのようなCMOSレベルのハイレベルとされる。
MOSFETQP2及びQN3の共通結合されたソース及びドレイン
の電位すなわち反転出力信号▲▼は、さらにCMOSイ
ンバータ回路N1によって反転され、ECL入力回路の非反
転出力信号Vmとされる。
の電位すなわち反転出力信号▲▼は、さらにCMOSイ
ンバータ回路N1によって反転され、ECL入力回路の非反
転出力信号Vmとされる。
以上のように、この実施例のECL入力回路では、Ｐチャ
ンネルMOSFETQP2及びＮチャンネルMOSFETQN3の共通結合
されたドレイン及びソースの電位が、ECL入力回路の反
転出力信号▲▼とされるとともに、CMOSインバータ
回路N1によって反転され、非反転出力信号Vmとされる。
これにより、この実施例のECL入力回路は、入力信号VE
に従った相補出力信号を形成しうるとともに、上記第１
図の実施例と同様な効果を得ることができる。
ンネルMOSFETQP2及びＮチャンネルMOSFETQN3の共通結合
されたドレイン及びソースの電位が、ECL入力回路の反
転出力信号▲▼とされるとともに、CMOSインバータ
回路N1によって反転され、非反転出力信号Vmとされる。
これにより、この実施例のECL入力回路は、入力信号VE
に従った相補出力信号を形成しうるとともに、上記第１
図の実施例と同様な効果を得ることができる。
〔実施例４〕 第５図には、この発明が適用されたECL入力回路の第４
の実施例が示されている。この実施例は、基本的に上記
第４図の実施例を踏襲するものであり、トランジスタT4
ないしT6,PチャンネルMOSFETQP2,NチャンネルMOSFETQN
3,ダイオードD2,抵抗R2ないしR4及び低電流源IS3,IS4
は、第４図の各回路素子にそのまま対応する。
の実施例が示されている。この実施例は、基本的に上記
第４図の実施例を踏襲するものであり、トランジスタT4
ないしT6,PチャンネルMOSFETQP2,NチャンネルMOSFETQN
3,ダイオードD2,抵抗R2ないしR4及び低電流源IS3,IS4
は、第４図の各回路素子にそのまま対応する。
第５図において、電流スイッチ回路を構成するトランジ
スタT5のコレクタと負荷抵抗R3との間には、負荷抵抗R5
が設けられる。トランジスタT5のコレクタは、さらにバ
イポーラトランジスタT7のベース及びＰチャンネルMOSF
ETQP3のゲートに共通結合される。トランジスタT7のコ
レクタは電源電圧VDDに結合され、そのエミッタはダイ
オードD3を介してＮチャンネルMOSFETQN4のゲートに結
合される。MOSFETQN4のゲートは、さらに定電流源IS5を
介して電源電圧VSSに結合される。これにより、トラン
ジスタT7,ダイオードD3及び定電流源IS5は、MOSFETQN4
に対するレベルシフト回路を構成する。
スタT5のコレクタと負荷抵抗R3との間には、負荷抵抗R5
が設けられる。トランジスタT5のコレクタは、さらにバ
イポーラトランジスタT7のベース及びＰチャンネルMOSF
ETQP3のゲートに共通結合される。トランジスタT7のコ
レクタは電源電圧VDDに結合され、そのエミッタはダイ
オードD3を介してＮチャンネルMOSFETQN4のゲートに結
合される。MOSFETQN4のゲートは、さらに定電流源IS5を
介して電源電圧VSSに結合される。これにより、トラン
ジスタT7,ダイオードD3及び定電流源IS5は、MOSFETQN4
に対するレベルシフト回路を構成する。
ＰチャンネルMOSFETQP3のソースは電源電圧VDDに結合さ
れ、そのドレインは、上記MOSFETQN4を介して電源電圧V
SSに結合される。MOSFETQP3及びQN4の共通結合されたド
レイン及びソースの電位は、このECL入力回路の非反転
出力信号Vmとされる。また、上記MOSFETQP2及びQN3の共
通結合されたドレイン及びソースの電位は、このECL入
力回路の反転出力信号▲▼とされる。
れ、そのドレインは、上記MOSFETQN4を介して電源電圧V
SSに結合される。MOSFETQP3及びQN4の共通結合されたド
レイン及びソースの電位は、このECL入力回路の非反転
出力信号Vmとされる。また、上記MOSFETQP2及びQN3の共
通結合されたドレイン及びソースの電位は、このECL入
力回路の反転出力信号▲▼とされる。
入力信号VEが、−0.9VのようなECLレベルのハイレベルV
EHとされるとき、前述のように、電流スイッチ回路を構
成するトランジスタT5はオン状態となり、トランジスタ
T6はオフ状態となる。このとき、トランジスタT6のコレ
クタ電位すなわちMOSFETQP2のゲート電位VP2は、 VP2＝VDD−I4×R3 のようなハイレベルとなり、MOSFETQP2はオフ状態とな
る。また、トランジスタT5のコレクタ電位すなわちトラ
ンジスタT7のベース電位言い換えるとMOSFETQP3のゲー
ト電位VP3は、 VP3＝VDD−I4×（R3＋R5） ……（３） のようなロウレベルとなる。このコレクタ電位VP3のロ
ウレベル及びハイレベルは、トランジスタT5を飽和領域
とせずかつその中心値の絶対値がMOSFETQP3のしきい値
電圧VTHPとほぼ一致するように、負荷抵抗R5の値が設計
される。入力信号VEがECLレベルのハイレベルとなり、
そのゲート電位VP3が上記のようなロウレベルとなるこ
とで、MOSFETQP3はオン状態となる。
EHとされるとき、前述のように、電流スイッチ回路を構
成するトランジスタT5はオン状態となり、トランジスタ
T6はオフ状態となる。このとき、トランジスタT6のコレ
クタ電位すなわちMOSFETQP2のゲート電位VP2は、 VP2＝VDD−I4×R3 のようなハイレベルとなり、MOSFETQP2はオフ状態とな
る。また、トランジスタT5のコレクタ電位すなわちトラ
ンジスタT7のベース電位言い換えるとMOSFETQP3のゲー
ト電位VP3は、 VP3＝VDD−I4×（R3＋R5） ……（３） のようなロウレベルとなる。このコレクタ電位VP3のロ
ウレベル及びハイレベルは、トランジスタT5を飽和領域
とせずかつその中心値の絶対値がMOSFETQP3のしきい値
電圧VTHPとほぼ一致するように、負荷抵抗R5の値が設計
される。入力信号VEがECLレベルのハイレベルとなり、
そのゲート電位VP3が上記のようなロウレベルとなるこ
とで、MOSFETQP3はオン状態となる。
ところで、トランジスタT5のコレクタ電位VP3は、トラ
ンジスタT7及びダイオードD3を介して、MOSFETQN4のゲ
ートに伝達される。したがって、MOSFETQN4のゲート電
位VN4は、トランジスタT7のベース・エミッタ電圧をVBE
7とし、ダイオードD3の順方向電圧をVDF3とすると、 VN4＝VP3−（VBE7＋VDF3） ＝VP3−VS4 ……（４） となる。ここで、VS4は、トランジスタT7,ダイオードD3
及び定電流値IS5からなるレベルシフト回路のレベルシ
フト量であり、 VS4＝VBE7＋VDF3 である。このシフト量VS4は、MOSFETQN4のゲート電位VN
4のレベル変化の中心値が、電源電圧VSSにMOSFETQN4の
しきい値電圧VTHNを加えた値とほぼ一致するように、各
回路定数が設計される。上記（３）式及び（４）式によ
り、入力信号VEがECLレベルのハイレベルとされると
き、MOSFETQN4のゲート電位VN4は、 VN4＝VDD−I4×（R3＋R5） −（VBE7＋VDF3） のようなロウレベルとなる。これにより、MOSFETQN4は
オフ状態となる。すでに述べたように、入力信号VEがEC
Lレベルのハイレベルとなることで、MOSFETQP3はオン状
態とされる。したがって、ECL入力回路の非反転出力信
号Vmは、電源電圧VDDのようなCMOSレベルのハイレベル
とされる。このとき、ECL入力回路の反転出力信号▲
▼は、前述のように、ＰチャンネルMOSFETQP2がオフ
状態となりＮチャンネルMOSFETQN3がオン状態となるこ
とで、電源電圧VSSのようなCMOSレベルのロウレベルと
される。
ンジスタT7及びダイオードD3を介して、MOSFETQN4のゲ
ートに伝達される。したがって、MOSFETQN4のゲート電
位VN4は、トランジスタT7のベース・エミッタ電圧をVBE
7とし、ダイオードD3の順方向電圧をVDF3とすると、 VN4＝VP3−（VBE7＋VDF3） ＝VP3−VS4 ……（４） となる。ここで、VS4は、トランジスタT7,ダイオードD3
及び定電流値IS5からなるレベルシフト回路のレベルシ
フト量であり、 VS4＝VBE7＋VDF3 である。このシフト量VS4は、MOSFETQN4のゲート電位VN
4のレベル変化の中心値が、電源電圧VSSにMOSFETQN4の
しきい値電圧VTHNを加えた値とほぼ一致するように、各
回路定数が設計される。上記（３）式及び（４）式によ
り、入力信号VEがECLレベルのハイレベルとされると
き、MOSFETQN4のゲート電位VN4は、 VN4＝VDD−I4×（R3＋R5） −（VBE7＋VDF3） のようなロウレベルとなる。これにより、MOSFETQN4は
オフ状態となる。すでに述べたように、入力信号VEがEC
Lレベルのハイレベルとなることで、MOSFETQP3はオン状
態とされる。したがって、ECL入力回路の非反転出力信
号Vmは、電源電圧VDDのようなCMOSレベルのハイレベル
とされる。このとき、ECL入力回路の反転出力信号▲
▼は、前述のように、ＰチャンネルMOSFETQP2がオフ
状態となりＮチャンネルMOSFETQN3がオン状態となるこ
とで、電源電圧VSSのようなCMOSレベルのロウレベルと
される。
一方、入力信号VEが、−1.7VのようなECLレベルのロウ
レベルVELとなると、トランジスタT5はオフ状態とな
り、代わってトランジスタT6がオン状態となる。したが
って、トランジスタT6のコレクタ電位すなわちMOSFETQP
2のゲート電位VP2は、 VP2＝VDD−I4×（R3＋R4） のようなロウレベルとなり、トランジスタT5のコレクタ
電位すなわちMOSFETQP3のゲート電位VP3は、 VP3＝VDD−I4×R5 のようなハイレベルとなる。これにより、MOSFETQP2は
オン状態となり、MOSFETQP3はオフ状態となる。
レベルVELとなると、トランジスタT5はオフ状態とな
り、代わってトランジスタT6がオン状態となる。したが
って、トランジスタT6のコレクタ電位すなわちMOSFETQP
2のゲート電位VP2は、 VP2＝VDD−I4×（R3＋R4） のようなロウレベルとなり、トランジスタT5のコレクタ
電位すなわちMOSFETQP3のゲート電位VP3は、 VP3＝VDD−I4×R5 のようなハイレベルとなる。これにより、MOSFETQP2は
オン状態となり、MOSFETQP3はオフ状態となる。
トランジスタT5のコレクタ電位VP3がハイレベルとなる
ことで、MOSFETQN4のゲート電位VN4は、 VN4＝VDD−I4×R5 −（VBE7＋VDF3） のようなハイレベルとなり、MOSFETQN4はオン状態とな
る。
ことで、MOSFETQN4のゲート電位VN4は、 VN4＝VDD−I4×R5 −（VBE7＋VDF3） のようなハイレベルとなり、MOSFETQN4はオン状態とな
る。
これらのことから、ECL入力回路の非反転出力信号Vm
は、電源電圧VSSのようなCMOSレベルのロウレベルとさ
れる。このとき、前述のように、MOSFETQP2はオン状態
となり、MOSFETQN3は、そのゲート電位がロウレベルと
なることから、オフ状態となる。したがって、ECL入力
回路の反転出力信号▲▼は、電源電圧VDDのようなC
MOSレベルのハイレベルとされる。
は、電源電圧VSSのようなCMOSレベルのロウレベルとさ
れる。このとき、前述のように、MOSFETQP2はオン状態
となり、MOSFETQN3は、そのゲート電位がロウレベルと
なることから、オフ状態となる。したがって、ECL入力
回路の反転出力信号▲▼は、電源電圧VDDのようなC
MOSレベルのハイレベルとされる。
以上のように、この実施例のECL入力回路では、MOSFETQ
P2及びQN3の共通結合されたドレイン及びソースの電位
が、ECL入力回路の反転出力信号▲▼として出力さ
れる。また、MOSFETQP3及びQN4の共通結合されたドレイ
ン及びソースの電位が、ECL入力回路の非反転出力信号V
mとされる。これにより、この実施例のECL入力回路は、
上記第４図の実施例と同様に、入力信号VEに従った相補
出力信号を形成しうるとともに、上記第１図の実施例と
同様な効果を得ることができる。
P2及びQN3の共通結合されたドレイン及びソースの電位
が、ECL入力回路の反転出力信号▲▼として出力さ
れる。また、MOSFETQP3及びQN4の共通結合されたドレイ
ン及びソースの電位が、ECL入力回路の非反転出力信号V
mとされる。これにより、この実施例のECL入力回路は、
上記第４図の実施例と同様に、入力信号VEに従った相補
出力信号を形成しうるとともに、上記第１図の実施例と
同様な効果を得ることができる。
以上の複数の実施例に示されるように、この発明を光通
信システムに含まれるCMIコーデック等の半導体集積回
路装置に適用した場合、次のような効果が得られる。す
なわち、 （１）ECL入力回路を、所定の参照電位に従って入力信
号のレベルを比較判定する電流スイッチ回路と、上記入
力信号を受けるレベルシフト回路と、出力ノードと第１
の電源電圧との間に設けられ上記電流スイッチ回路の出
力信号を受けるＰチャンネルMOSFETと、上記出力ノード
と第２の電源電圧との間に設けられ上記レベルシフト回
路の出力信号を受けるＮチャンネルMOSFETとにより構成
することで、レベル変換機能を持つ１段構造の簡素化さ
れたECL入力回路を実現できるという効果が得られる。
信システムに含まれるCMIコーデック等の半導体集積回
路装置に適用した場合、次のような効果が得られる。す
なわち、 （１）ECL入力回路を、所定の参照電位に従って入力信
号のレベルを比較判定する電流スイッチ回路と、上記入
力信号を受けるレベルシフト回路と、出力ノードと第１
の電源電圧との間に設けられ上記電流スイッチ回路の出
力信号を受けるＰチャンネルMOSFETと、上記出力ノード
と第２の電源電圧との間に設けられ上記レベルシフト回
路の出力信号を受けるＮチャンネルMOSFETとにより構成
することで、レベル変換機能を持つ１段構造の簡素化さ
れたECL入力回路を実現できるという効果が得られる。
（２）上記（１）項により、ECL入力回路の信号伝達遅
延時間を短縮し、ECL入力回路を含むCMIコーデック等の
動作の高速化を図ることができるという効果が得られ
る。
延時間を短縮し、ECL入力回路を含むCMIコーデック等の
動作の高速化を図ることができるという効果が得られ
る。
（３）上記（１）項及び（２）項により、ECL入力回路
の回路素子数を削減し、その所要レイアウト面積を縮小
することができるため、ECL入力回路を含むCMIコーデッ
ク等が搭載されるチップの小型化を図り、装置の低コス
ト化を図ることができるという効果が得られる。
の回路素子数を削減し、その所要レイアウト面積を縮小
することができるため、ECL入力回路を含むCMIコーデッ
ク等が搭載されるチップの小型化を図り、装置の低コス
ト化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、トランジスタT1はマルチエミッタ型のトラ
ンジスタとせず、ベース及びコレクタが共通結合される
２個のトランジスタに置き換えてもよい。また、トラン
ジスタT1,ダイオードD1及び定電流源IS1からなるレベル
シフト回路は、入力信号VEのレベルに応じて適当な抵抗
を追加するものであってもよい。第３図の実施例におい
て、ＮチャンネルMOSFETQN2は、ダブルドレイン型のMOS
FETとせず、ゲート及びソースが共通結合される２個の
ＮチャンネルMOSFETに置き換えてもよい。また、第３図
のトランジスタT3等及び第４図のCMOSインバータ回路N1
の代わりに、バイポーラ・CMOS複合回路からなる駆動回
路を設けてもよい。各実施例において、電源電圧VDD及
びVSSは正の電源電圧であってもよいし、電源電圧の極
性を入れ換えることで、各トランジスタをPNP型としま
た各MOSFETの導電型を入れ換えることもできる。また、
各実施例は、その電流スイッチ回路を例えばノアゲート
形態とすることて、論理ゲートとしての機能を持たせる
こともできる。さらに、各実施例の具体的な回路構成や
入出力信号レベルの組み合わせ等、種々の実施形態を採
ることができる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、トランジスタT1はマルチエミッタ型のトラ
ンジスタとせず、ベース及びコレクタが共通結合される
２個のトランジスタに置き換えてもよい。また、トラン
ジスタT1,ダイオードD1及び定電流源IS1からなるレベル
シフト回路は、入力信号VEのレベルに応じて適当な抵抗
を追加するものであってもよい。第３図の実施例におい
て、ＮチャンネルMOSFETQN2は、ダブルドレイン型のMOS
FETとせず、ゲート及びソースが共通結合される２個の
ＮチャンネルMOSFETに置き換えてもよい。また、第３図
のトランジスタT3等及び第４図のCMOSインバータ回路N1
の代わりに、バイポーラ・CMOS複合回路からなる駆動回
路を設けてもよい。各実施例において、電源電圧VDD及
びVSSは正の電源電圧であってもよいし、電源電圧の極
性を入れ換えることで、各トランジスタをPNP型としま
た各MOSFETの導電型を入れ換えることもできる。また、
各実施例は、その電流スイッチ回路を例えばノアゲート
形態とすることて、論理ゲートとしての機能を持たせる
こともできる。さらに、各実施例の具体的な回路構成や
入出力信号レベルの組み合わせ等、種々の実施形態を採
ることができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である光通信システムのCM
Iコーデックに適用した場合について説明したが、それ
に限定されるものではなく、例えば、バイポーラ・CMOS
型RAM等の半導体記憶装置や同様な入力回路を有する各
種のディジタル集積回路装置にも適用できる。本発明
は、少なくともECL・CMOSレベル変換機能を持つ入力回
路を含む半導体集積回路装置に広く適用できる。
をその背景となった利用分野である光通信システムのCM
Iコーデックに適用した場合について説明したが、それ
に限定されるものではなく、例えば、バイポーラ・CMOS
型RAM等の半導体記憶装置や同様な入力回路を有する各
種のディジタル集積回路装置にも適用できる。本発明
は、少なくともECL・CMOSレベル変換機能を持つ入力回
路を含む半導体集積回路装置に広く適用できる。
（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ECL入力回路を、入力信号を受ける電流
スイッチ回路及びレベルシフト回路と、出力ノードと第
１の電源電圧との間に設けられ上記電流スイッチ回路の
出力信号を受けるＰチャンネルMOSFETと、上記出力ノー
ドと第２の電源電圧との間に設けられ上記レベルシフト
回路の出力信号を受けるＮチャンネルMOSFETとにより構
成することて、１段構造の簡素化されたECL入力回路を
実現することができるため、ECL入力回路を含むCMIコー
デック等の動作を高速化し、チップの小型化を図ること
ができるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ECL入力回路を、入力信号を受ける電流
スイッチ回路及びレベルシフト回路と、出力ノードと第
１の電源電圧との間に設けられ上記電流スイッチ回路の
出力信号を受けるＰチャンネルMOSFETと、上記出力ノー
ドと第２の電源電圧との間に設けられ上記レベルシフト
回路の出力信号を受けるＮチャンネルMOSFETとにより構
成することて、１段構造の簡素化されたECL入力回路を
実現することができるため、ECL入力回路を含むCMIコー
デック等の動作を高速化し、チップの小型化を図ること
ができるものである。
第１図は、この発明が適用されたECL入力回路の第１の
実施例を示す回路図、 第２図は、第１図のECL入力回路の一実施例を示す動作
特性図、 第３図は、この発明が適用されたECL入力回路の第２の
実施例を示す回路図、 第４図は、この発明が適用されたECL入力回路の第３の
実施例を示す回路図、 第５図は、この発明が適用されたECL入力回路の第４の
実施例を示す回路図、 第６図は、従来のECL入力回路の一例を示すブロック図
である。 T1〜T7……NPN型バイポーラトランジスタ、QP1〜QP3…
…ＰチャンネルMOSFET、QN1〜QN4……ＮチャンネルMOSF
ET、R1〜R5……抵抗、D1〜D3……ダイオード、IS1〜IS5
……定電流源、N1……CMOSインバータ回路。 LC……レベル判定回路、LS……レベル変換回路、SD……
信号分配回路。
実施例を示す回路図、 第２図は、第１図のECL入力回路の一実施例を示す動作
特性図、 第３図は、この発明が適用されたECL入力回路の第２の
実施例を示す回路図、 第４図は、この発明が適用されたECL入力回路の第３の
実施例を示す回路図、 第５図は、この発明が適用されたECL入力回路の第４の
実施例を示す回路図、 第６図は、従来のECL入力回路の一例を示すブロック図
である。 T1〜T7……NPN型バイポーラトランジスタ、QP1〜QP3…
…ＰチャンネルMOSFET、QN1〜QN4……ＮチャンネルMOSF
ET、R1〜R5……抵抗、D1〜D3……ダイオード、IS1〜IS5
……定電流源、N1……CMOSインバータ回路。 LC……レベル判定回路、LS……レベル変換回路、SD……
信号分配回路。
Claims (6)
- 【請求項１】所定の参照電位に従って入力信号のレベル
を比較判定する電流スイッチ回路と、上記入力信号を受
けるレベルシフト回路と、出力ノードと第１の電源電圧
との間に設けられそのゲートに上記電流スイッチ回路の
出力信号を受ける第１導電型の第１のMOSFETと、上記出
力ノードと第２の電源電圧との間に設けられそのゲート
に上記レベルシフト回路の出力信号を受ける第２導電型
の第２のMOSFETとを含む入力回路を具備することを特徴
とする半導体集積回路装置。 - 【請求項２】上記電流スイッチ回路は、そのベースに上
記入力信号を受ける第１のバイポーラトランジスタと、
上記第１のバイポーラトランジスタと差動形態とされそ
のベースに上記参照電位を受ける第２のバイポーラトラ
ンジスタとを含むものであり、上記レベルシフト回路
は、そのコレクタが上記第１の電源電圧に結合されその
ベースに上記入力信号を受ける第３のバイポーラトラン
ジスタと、上記第３のバイポーラトランジスタのエミッ
タと上記第２のMOSFETのゲートとの間に設けられる第１
の負荷手段と、上記第２のMOSFETのゲートと第２の電源
電圧との間に設けられる定電流源とを含むものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 - 【請求項３】上記第１及び第３のバイポーラトランジス
タは、共通化されたコレクタ領域及びベース領域を持
ち、エミッタが異なる半導体領域により構成されたマル
チエミッタトランジスタからなるものであることを特徴
とする特許請求の範囲第２項記載の半導体集積回路装
置。 - 【請求項４】上記レベルシフト回路は、上記入力信号の
レベル変化にともなう上記第２のMOSFETのゲート電位の
レベル変化の中心値と第２の電源電圧との差が、上記第
２のMOSFETのしきい値電圧とほぼ一致するように設計さ
れることを特徴とする特許請求の範囲第１項，第２項又
は第３項記載の半導体集積回路装置。 - 【請求項５】上記入力信号はECLレベルの信号とされ、
上記出力ノードの出力信号はCMOSレベルの信号とされる
ことを特徴とする特許請求の範囲第１項，第２項，第３
項又は第４項記載の半導体集積回路装置。 - 【請求項６】上記半導体集積回路装置は、光通信システ
ムのCMIコーデックであることを特徴とする特許請求の
範囲第１項，第２項，第３項，第４項又は第５項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257123A JPH07114360B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257123A JPH07114360B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101022A JPH01101022A (ja) | 1989-04-19 |
| JPH07114360B2 true JPH07114360B2 (ja) | 1995-12-06 |
Family
ID=17302049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257123A Expired - Fee Related JPH07114360B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114360B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157015A (ja) * | 1989-08-25 | 1991-07-05 | Fujitsu Ltd | Ｅｃｌ回路 |
| KR930009491B1 (ko) * | 1989-09-18 | 1993-10-04 | 후지쓰 가부시끼가이샤 | Ecl회로 |
| JP3539509B2 (ja) * | 1994-03-15 | 2004-07-07 | 株式会社ルネサステクノロジ | 電流切換型論理回路 |
-
1987
- 1987-10-14 JP JP62257123A patent/JPH07114360B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01101022A (ja) | 1989-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |