JP3539509B2 - 電流切換型論理回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、エミッタ結合型論理回路、ソース結合型論理回路、および電流モード論理回路などの電流切換型論理回路に関する。
【０００２】
【従来の技術】
図１７は従来のエミッタ結合型論理回路３１の構成を示す回路図である。図１７を参照して、このエミッタ結合型論理回路３１は、入力端子Ｖｉ１、基準電圧端子Ｖｂｂ１、第１および第２の出力端子Ｖｏ１，Ｖｏ２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。入力端子Ｖｉ１には高論理レベルと低論理レベルを持つ２値の論理信号が入力される。基準電位端子Ｖｂｂ１には入力論理信号の論理のしきい値が印加される。第１の電源端子Ｖｃｃには一方動作電源電圧としての第１の電源電位が印加され、第２の電源端子Ｖｅｅには第１の電源電位より低い他方動作電源電圧としての第２の電源電位が印加される。第１および第２の出力端子Ｖｏ１，Ｖｏ２にはそれぞれ次段のゲートの入力容量や配線容量といった負荷容量がぶら下がっている。
【０００３】
このエミッタ結合型論理回路３１は、さらに、電流切換回路３１ａおよびエミッタフォロワ回路３１ｂを含む。電流切換回路３１ａは、入力トランジスタＱ３１、リファレンストランジスタＱ３２、抵抗Ｒ３１，Ｒ３２および電流源Ｉ３１を含む。トランジスタＱ３１およびＱ３２のベースは、それぞれ入力端子Ｖｉ１および基準電位端子Ｖｂｂ１に接続され、それぞれのコレクタは抵抗Ｒ３１およびＲ３２を介して第１の電源端子Ｖｃｃに接続され、それぞれのエミッタは互いに共通接続されるとともに電流源Ｉ３１を介して第２の電源端子Ｖｅｅに接続される。
【０００４】
エミッタフォロワ回路３１ｂは、プルアップトランジスタＱ３３，Ｑ３４および電流源Ｉ３２，Ｉ３３を含む。プルアップトランジスタＱ３３，Ｑ３４のベースはそれぞれトランジスタＱ３１，Ｑ３２のコレクタに接続され、それぞれのコレクタはともに第１の電源端子Ｖｃｃに接続され、それぞれのエミッタは第１および第２の出力端子Ｖｏ１およびＶｏ２に接続されるとともに、電流源Ｉ３２およびＩ３３を介して第２の電源端子Ｖｅｅに接続される。
【０００５】
次に動作について説明する。入力論理信号が低論理レベルから高論理レベルに変化したとき、トランジスタＱ３１が導通状態になり、トランジスタＱ３２は遮断状態になる。したがって、電流源Ｉ３１のスイッチング電流ＩｓのほとんどはトランジスタＱ３１を介して抵抗Ｒ３１を流れる。抵抗Ｒ３１における電圧降下によりトランジスタＱ３３のベース電位が下がり、トランジスタＱ３３は遮断状態になる。一方、トランジスタＱ３２のコレクタ電圧すなわちトランジスタＱ３４のベース電圧はほぼ第１の電源端子Ｖｃｃの電位まで上昇し、トランジスタＱ３４は導通状態になる。このため、出力端子Ｖｏ１に接続された負荷容量の電荷が電流源Ｉ３２により引き抜かれ、出力端子Ｖｏ１の電圧は高論理レベルから低論理レベルに変化する。一方、出力端子Ｖｏ２に接続された負荷容量はトランジスタＱ３４を介して充電され、出力端子Ｖｏ２の電圧は低論理レベルから高論理レベルに変化する。
【０００６】
このエミッタ結合型論理回路３１にあっては、負荷容量が論理回路３１の応答速度を遅くするため、高速化を図るためには電流源Ｉ３２，Ｉ３３を流れるエミッタフォロワ電流Ｉｅ１，Ｉｅ２を増加させなければならず、消費電力の増大を招くという欠点がある。また、エミッタフォロワ電流Ｉｅ１，Ｉｅ２が出力が変化しないときでも流れ続けるため、電流利用効率が悪いという欠点もある。
【０００７】
このような欠点を克服するものとしてたとえばISSCC'89（International Solid State Circuits Conference ）, p224-p225 に記載された回路が挙げられる。図１８はこの文献に示されたエミッタ結合型論理回路３２の構成を示す回路図である。図１８を参照して、このエミッタ結合型論理回路３２は、入力端子Ｖｉ１、基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、このエミッタ結合型論理回路３２は、図１７で示した電流切換回路３１ａと、エミッタフォロワ回路３２ｂを含む。
【０００８】
エミッタフォロワ回路３２ｂは、容量素子Ｃ３１、ダイオードＤ３１，Ｄ３２、電流源Ｉ３４、プルアップトランジスタＱ３３、プルダウントランジスタＱ３５および抵抗３３を含む。ダイオードＤ３１，Ｄ３２、および電流源Ｉ３４は、第１の電源端子Ｖｃｃと第２の電源端子Ｖｅｅの間に直列に接続され、バイアス回路を構成する。容量素子Ｃ３１は、リファレンストランジスタＱ３２のコレクタとノードＮ３１の間に接続される。プルアップトランジスタＱ３３のベースは入力トランジスタＱ３１のコレクタに接続され、そのコレクタは第１の電源端子Ｖｃｃに接続され、そのエミッタは出力端子Ｖｏ１に接続される。プルダウントランジスタＱ３５のベースはノードＮ３１に接続され、そのコレクタは出力端子Ｖｏ１に接続され、そのエミッタは抵抗Ｒ３３を介して第２の電源端子Ｖｅｅに接続される。
【０００９】
次に動作について説明する。入力論理信号が低論理レベルから高論理レベルに変化したとき、トランジスタＱ３１が導通状態になり、トランジスタＱ３２は遮断状態になる。したがって、スイッチング電流ＩｓのほとんどはトランジスタＱ３１を介して抵抗Ｒ３１を流れ、抵抗Ｒ３１による電圧降下でプルアップトランジスタＱ３３のベース電位が低下し、プルアップトランジスタＱ３３は遮断状態になる。一方、トランジスタＱ３２のコレクタ電圧はほぼ第１の電源端子Ｖｃｃの電位まで上昇し、容量素子Ｃ３１による容量結合によりプルダウントランジスタＱ３５のベース電位は上昇するので、エミッタフォロワ電流Ｉｅ１は増加する。このため、出力端子Ｖｏに接続された負荷容量ＣＬ１の電荷が急速に引抜かれ、出力端子Ｖｏ１の信号は高論理レベルから低論理レベルに急速に変化する。
【００１０】
このエミッタ結合型論理回路３２にあっては、入力論理信号の論理レベルが変化しないときにはエミッタフォロワ電流Ｉｅ１を小さく設定し、入力論理信号の論理レベルが変化し、出力信号を立下げるときのみエミッタフォロワ電流Ｉｅ１を増加させるようにしているため、高速動作を保ちつつ消費電力を下げることができる。
【００１１】
しかし、高速動作のためにはノードＮ３１の電位を容量Ｃ３１の容量結合により高速で変化させる必要があるが、このためには容量素子Ｃ３１の容量値は数ｐＦ程度必要であり、面積が増加し、また、容量素子Ｃ３１を作るためにプロセスの工程数が増加するなどの欠点を有している。また、反転出力もしくは非反転出力のいずれか一方しかとれず、相補信号出力に対応できないという欠点がある。
【００１２】
相補出力が可能なエミッタ結合型論理回路として、特開平４−３６４６０７号公報の図５（ｂ）の回路が挙げられる。図１９は、先行文献に示されるエミッタ結合型論理回路３３の構成を示す回路図である。図１９を参照して、このエミッタ結合型論理回路３３は、入力端子Ｖｉ１、第１および第２の基準電位端子Ｖｂｂ１，Ｖｂｂ２、第１および第２の出力端子Ｖｏ１，Ｖｏ２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。第２の基準電位端子Ｖｂｂ２にはプルダウントランジスタＱ３５の入力のしきい値が印加される。また、このエミッタ結合型論理回路３３は、図１７で示した電流切換回路３１ａと、エミッタフォロワ回路３３ｂを含む。
【００１３】
エミッタフォロワ回路３３ｂは、プルアップトランジスタＱ３３，Ｑ３４、プルダウントランジスタＱ３５，Ｑ３６および電流源Ｉ３５を含む。プルアップトランジスタＱ３３，Ｑ３４のベースはそれぞれトランジスタＱ３１，Ｑ３２のコレクタに接続され、それぞれのコレクタはともに第１の電源端子Ｖｃｃに接続され、それぞれのエミッタは第１および第２の出力端子Ｖｏ１，Ｖｏ２に接続される。プルダウントランジスタＱ３５，Ｑ３６のベースはそれぞれトランジスタＱ３１，Ｑ３２のエミッタおよび第２の基準電圧端子Ｖｂｂ２に接続され、それぞれのコレクタは第１および第２の出力端子Ｖｏ１，Ｖｏ２に接続され、それぞれのエミッタは互いに共通接続されるとともに電流源Ｉ３５を介して第２の電源端子Ｖｅｅに接続される。
【００１４】
今、入力論理信号Ｖｉ１が低論理レベルから高論理レベルに変化したとき、上述したとおりプルアップトランジスタＱ３３のベース電位が降下し、プルアップトランジスタＱ３４のベース電位が上昇する。また、プルダウントランジスタＱ３５のベース電位はトランジスタＱ３１のエミッタフォロワ動作により入力端子Ｖｉ１に与えられた信号に追随して上昇する。したがって、プルアップトランジスタＱ３３が遮断状態になり、プルダウントランジスタＱ３５が導通状態になって、第１の出力端子Ｖｏ１の信号は高論理レベルから低論理レベルに変化する。また、プルアップトランジスタＱ３４が導通状態になり、プルダウントランジスタＱ３６が遮断状態になって、第２の出力端子Ｖｏ２の信号が低論理レベルから高論理レベルに変化する。
【００１５】
しかし、このエミッタ結合型論理回路３３にあっては、新たに第２の基準電位端子Ｖｂｂ２が必要となる他、プルダウントランジスタＱ３５のベースに印加される電位は、高論理レベルがＶｉ１（Ｈ）−ＶＢＥ，低論理レベルがＶｂｂ１−ＶＢＥとなるためその電位振幅が入力論理信号の論理振幅のほぼ半分となり、回路動作が不安定になるという欠点を有している。ここで、Ｖｉ１（Ｈ）は入力論理信号の高論理レベル電圧，ＶＢＥはトランジスタＱ３１，Ｑ３２のベース−エミッタ間電圧を示す。
【００１６】
相補出力が可能な他の従来技術として、特公平１−５４８９０号公報に記載されている回路が挙げられる。図２０はこの先行技術文献に示されるエミッタ結合型論理回路３４の構成を示す回路図である。図２０を参照して、このエミッタ結合型論理回路３４は、入力端子Ｖｉ１、第１の基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、このエミッタ結合型論理回路３４は、図１７で示した電流切換回路３１ａと、エミッタフォロワ回路３４ｂを含む。
【００１７】
エミッタフォロワ回路３４ｂは、第１および第２のエミッタを持つＮＰＮマルチエミッタトランジスタＱ３７、ショットキダイオードＳＤ３１、抵抗Ｒ３４およびＰＮＰトランジスタＱＰ３１を含む。マルチエミッタトランジスタＱ３７は、そのベースがトランジスタＱ３１のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃに接続され、その第１のエミッタがショットキダイオードＳＤ３１および抵抗Ｒ３４を介して第２の電源端子Ｖｅｅに接続され、その第２のエミッタが出力端子Ｖｏ１に接続される。また、ＰＮＰトランジスタＱＰ３１は、そのベースがショットキダイオードＳＤ３１と抵抗Ｒ３４との接続点に接続され、そのエミッタが出力端子Ｖｏ１に接続され、そのコレクタが第２の電源端子Ｖｅｅに接続される。
【００１８】
次に動作について説明する。今、入力論理信号が低論理レベルにあり、応じてトランジスタＱ３１が遮断状態にあり、かつトランジスタＱ３２，Ｑ３７が導通状態にあるとき、ショットキダイオードＳＤ１にかかる電圧はＰＮＰトランジスタＱＰ３１のベース・エミッタ間電圧よりも小さいため、ＰＮＰトランジスタＱＰ３１は遮断状態にある。したがって、負荷容量ＣＬ１は、マルチエミッタトランジスタＱ３７を介して充電され、出力端子Ｖｏ１は高論理レベルにある。
【００１９】
次いで、入力論理信号が低論理レベルから高論理レベルに変化し、応じてトランジスタＱ３１が導通状態になり、トランジスタＱ３２，Ｑ３７が遮断状態になったとき、マルチエミッタトランジスタＱ３７の第１および第２のエミッタ間の電圧とショットキダイオードＳＤ３１にかかる電圧との和がＰＮＰトランジスタＱＰ３１のベース・エミッタ間電圧よりも大きくなり、ＰＮＰトランジスタＱＰ３１が導通状態になる。したがって、負荷容量ＣＬ１の電荷はＰＮＰトランジスタＱＰ３１を介して急速に放電され、出力端子Ｖｏ１の電圧は低論理レベルとなる。
【００２０】
しかし、このエミッタ結合型論理回路３４にあっては、導電型が異なりかつ高速なＰＮＰトランジスタＱＰ３１が要求されるため、プロセスコストが増加する、あるいはＰＮダイオードと異なるショットキダイオードＳＤ３１が必要となるためプロセスが複雑になり製造コストが増加するといった欠点がある。
【００２１】
【発明が解決しようとする課題】
図１７に示す従来のエミッタ結合型論理回路３１には、負荷駆動能力の増大を図ると消費電力も増大するという欠点があった。
【００２２】
また、図１８に示す従来のエミッタ結合型論理回路３２には、相補出力が取れない、あるいは容量素子Ｃ３１を必要とするため回路面積が増加する、製造工程に容量形成工程を追加することが必要なため製造コストが増加するという欠点があった。
【００２３】
また、図１９に示す従来のエミッタ結合型論理回路３３には、新たに基準電圧源が必要であり、また動作が不安定であるという欠点があった。
【００２４】
また、図２０に示す従来のエミッタ結合型論理回路３４には、ショットキダイオードＳＤ３１やＰＮＰトランジスタＱＰ３１が必要なため製造コストが増加するという欠点があった。
【００２５】
この発明は上記のような問題点を解決するためになされたものであり、その第１の目的は低消費電力で負荷駆動能力に優れ、安定に動作し、かつ低コストの電流切換型論理回路を提供することであり、その第２の目的はさらに相補出力が取れる電流切換型論理回路を提供することである。
【００２６】
【課題を解決するための手段】
請求項１に係る電流切換型論理回路は、それぞれが第１および第２の一方側導通ノードを有する第１および第２のマルチノードトランジスタと、第１、第２および第３の電流源とを含む電流切換段を含む。この電流切換段においては、第１および第２のマルチノードトランジスタのそれぞれの制御電極ノードが互いに相補な論理の信号が入力される第１および第２の入力ノードに接続され、それぞれの他方側導通ノードが第１の電源ノードの電圧を受けるように結合され、それぞれの第１の一方側導通ノードが第１および第２の電流源を介して第２の電源ノードに接続され、それぞれのエミッタは共通に第３の電流源を介して第２の電源ノードに結合される。
【００２７】
請求項１に係る電流切換型論理回路は、さらに、第１ないし第４の出力ドライブトランジスタを含む出力ドライブ段を備える。この出力ドライブ段においては、第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードが第１および第２のマルチノードトランジスタのそれぞれの他方側導通ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続され、それぞれの一方側導通ノードが第１および第２の出力ノードに接続される。第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードが第１および第２のマルチノードトランジスタの第１の一方側導通ノードに接続され、それぞれの一方側導通ノードが共通に第２の電源ノードが電圧を受けるように接続され、かつそれぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される。
【００２８】
好ましくは第１および第２の電流源は、抵抗を備える。
また、好ましくは、第１のマルチノードトランジスタの第１の一方側導通ノードと第１の電流源の間に接続される第１の抵抗素子と、第２のマルチノードトランジスタの第１の一方側導通ノードと第２の電流源の間に接続される第２の抵抗素子をさらに備える。この第１の抵抗素子と第１の電流源との接続ノードが第３の出力ドライブトランジスタの制御電極ノードに接続され、また第２の抵抗素子と第２の電流源との接続ノードが第４の出力ドライブトランジスタの制御電極ノードに接続される。
【００２９】
請求項４に係る電流切換型論理回路は、第１および第２の入力トランジスタ、第１および第２のリファレンストランジスタ、ならびに第１および第２の電流源を含む電流切換段を含む。この電流切換段においては、第１および第２の入力トランジスタは、それぞれの制御電極ノードがそれぞれ互いに相補な論理の信号が入力される第１および第２の入力ノードに接続され、それぞれの一方側導通ノードがそれぞれ第１および第２の電流源を介して第２の電源ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続される。第１および第２のリファレンストランジスタは、それぞれの制御電極ノードが共通に基準電位を受けるように接続され、それぞれの一方側導通ノードがそれぞれ第１および第２の入力トランジスタの一方側導通ノードに接続され、それぞれの他方側導通ノードがそれぞれ第１の電源ノードの電圧を受けるように接続される。
【００３０】
この請求項４に係る電流切換型論理回路は、さらに、第１ないし第４の出力ドライブトランジスタを含む出力ドライブ段を備える。この出力ドライブ段においては、第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ第１および第２のリファレンストランジスタの他方側導通ノードに接続され、それぞれの一方側導通ノードがそれぞれ第１および第２の出力ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続される。第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ第１および第２の入力トランジスタの一方側導通ノードに接続され、それぞれの一方側導通ノードが共通に第２の電源ノードの電圧を受けるように接続され、それぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される。
【００３１】
請求項５に係る電流切換型論理回路は、第１および第２の入力ノードに与えられる互いに相補な論理信号を差動的に増幅して相補内部論理信号を出力する電流切換段と、各々が第１および第２の一方側導通ノードを有する第１および第２のマルチノード出力ドライブトランジスタと、第３および第４の出力ドライブトランジスタと、第１および第２の分圧回路を含む出力ドライブ段を含む。この出力ドライブ段において、第１および第２のマルチノード出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ相補内部論理信号をそれぞれ受け、それぞれの第１の一方側導通ノードが第１および第２の分圧段を介して第２の電源ノードの電圧を受けるように接続され、それぞれの第２の一方側導通ノードがそれぞれの第１および第２の出力ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続される。第１および第２の分圧段は、第１の一方側導通ノード各々と第２の電源ノード上の電圧とをそれぞれ分圧して出力する。第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ第１および第２の分圧段により分圧されるように接続され、それぞれの一方側導通ノードが第２の電源ノードの電圧を受けるように接続され、それぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される。
【００３２】
請求項６に係る電流切換型論理回路は、互いに相補的に活性化される差動段およびラッチ段を含むデータ保持段を含む。この差動段は第１および第２の入力ノードへ与えられた互いに相補な論理の信号を差動的に増幅して相補内部論理信号を出力する。ラッチ段は、差動段と相補的に活性化されてこの差動段の出力する相補内部論理信号を保持する。
【００３３】
請求項６に係る電流切換型論理回路は、さらに、それぞれが第１および第２の一方側導通ノードを有する第１および第２の出力ドライブトランジスタと、第３および第４の出力ドライブトランジスタと、第１および第２の分圧段を含む出力ドライブ段を備える。この出力ドライブ段において、第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ相補内部論理信号を受け、それぞれの第１の一方側導通ノードがそれぞれ第１および第２の分圧段を介して第２の電源ノードの電圧を受けるように接続され、それぞれの第２の一方側導通ノードがそれぞれ第１および第２の出力ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノード上の電圧を受けるように接続される。この第１および第２の出力ドライブトランジスタのそれぞれの第１の一方側導通ノードの電圧は、またラッチ段へ与えられ、ラッチ段はこの与えられた信号に応答して相補内部論理信号をラッチする。第１および第２の分圧段は、それぞれ第１および第２の出力ドライブトランジスタのそれぞれの第１の一方側導通ノードと第２の電源ノードの電圧を分圧して出力する。第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ第１および第２の分圧段から与えられる分圧電圧を受けるように接続され、それぞれの一方側導通ノードが第２の電源ノードの電圧を受けるように接続され、それぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される。
【００３４】
好ましくは、第１および第２の分圧段は、それぞれ、互いに直列に接続される複数の抵抗素子を含む。
【００３５】
また第１および第２の分圧段は、それぞれ、互いに直列に接続されるダイオード素子および抵抗素子を含んでもよい。
【００３６】
さらに、第３および第４の出力ドライブトランジスタの一方側導通ノードと第２の電源ノードの間にそれぞれ別々に抵抗素子が接続される。
【００３７】
また、好ましくは、第３および第４の出力ドライブトランジスタの一方側導通ノードと第２の電源ノードの間に共通に第４の電流源がさらに接続される。
【００３８】
また、好ましくは、第１および第２の出力ノードそれぞれと第２の電源ノードの間に別々の電流源が接続される。
【００３９】
また、好ましくは、さらに、それぞれの制御電極ノードがそれぞれ第４および第３の出力ドライブトランジスタの制御電極ノードに接続され、それぞれの一方側導通ノードが共通に電流源を介して第２の電源ノードに接続され、かつそれぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される第１および第２の安定化トランジスタがさらに設けられる。
【００４０】
請求項１３に係る電流切換型論理回路は、それぞれが第１および第２の一方側導通ノードを有する複数の入力トランジスタと、リファレンストランジスタと、第１および第２の電流源を含む論理演算段を備える。この論理演算段において、複数の入力トランジスタは、それぞれの制御電極ノードがそれぞれ互いに異なる複数の論理信号を受けるように接続され、それぞれの第１の一方側導通ノードが共通に第１の電流源を介して第２の電源ノードに結合され、それぞれの第２の一方側導通ノードが共通に第２の電流源を介して第２の電源ノードに結合され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続される。リファレンストランジスタは、その制御電極ノードが基準電位を受けるように接続され、その一方側導通ノードが複数の入力トランジスタの第２の一方側導通ノードに共通に接続され、その他方側導通ノードが第１の電源ノードの電圧を受けるように接続される。
【００４１】
請求項１３に係る電流切換型論理回路は、さらに、第１および第２の出力ドライブトランジスタを含む出力ドライブ段を含む。第１の出力ドライブトランジスタは、その電源ノードが複数の入力トランジスタの他方側導通ノードに共通に接続され、その一方側導通ノードが出力ノードに接続され、その他方側導通ノードが第１の電源ノード上の電圧を受けるように接続される。第２の出力ドライブトランジスタは、その制御電極ノードが複数の入力トランジスタの第１の一方側導通ノードに共通に接続され、その一方側導通ノードが第２の電源ノード上の電圧を受けるように接続され、その他方側導通ノードが出力ノードに接続される。
【００４２】
好ましくは、さらに、第２の出力ドライブトランジスタの一方側導通ノードと第２の電源ノードの間に接続される第３の抵抗素子を備える。
【００４３】
請求項１５に係る電流切換型論理回路は、第２の論理の電圧を供給する第２の電源に結合される第１の電流源と、それぞれの一方側導通ノードが共通に接続されかつ第１の電流源に結合され、それぞれの制御電極ノードが互いに相補な論理の入力信号をそれぞれ受けるように接続され、かつそれぞれの他方側導通ノードに入力信号に従って互いに相補な論理の内部信号が出力される１対の差動トランジスタと、この１対の差動トランジスタからの相補な内部信号の一方に応答して第１の出力ノードを第１の論理レベルへドライブする第１の出力ドライブトランジスタと、内部信号の他方に応答して第１の出力ドライブトランジスタと相補的に導通して、第２の出力ノードを第１の論理レベルへドライブするための第２の出力ドライブトランジスタと、第２の電源に結合される第２の電流源と、入力信号の一方に応答して第１の出力ドライブトランジスタと相補的に導通し、第２の電流源と第１の出力ノードとを結合して第１の出力ノードを第２の論理レベルへドライブするための第３の出力ドライブトランジスタと、入力信号の他方に応答して第２および第３の出力ドライブトランジスタと相補的に導通して、第２の電流源と第２の出力ノードとを結合して第２の出力ノードを第２の論理レベルへドライブする第４の出力ドライブトランジスタと、第１および第２の出力ノードと第２の電源との間に結合される、第２の電流源が有する電流駆動力よりも小さな電流駆動力を有する出力電流制御手段を備える。
【００４４】
好ましくは、この出力電流制御手段は、第２の電流源が有する電流駆動力よりも小さな電流駆動力を有しかつ第２の電源に結合される第３の電流源と、第１の出力ノードと第３の電流源との間に結合される第１のダイオード素子と、第２の出力ノードと第３の電流源との間に結合される第２のダイオード素子とを備える。これら第１および第２のダイオード素子は、それぞれ第１および第２の出力ドライブトランジスタの導通時に導通するように接続される。
【００４５】
また、出力電流制御手段は、第２の電源に結合されかつ第２の電流源の電流駆動力よりも小さな電流駆動力を有する第３の電流源と、第１の出力ノードと第３の電流源との間に接続される第１の抵抗素子と、第２の出力ノードと第３の電流源との間に接続される第２の抵抗素子とを備える。
【００４６】
また、これに代えて、出力電流制御手段は、第１の電源に結合されかつ第２の電流源の有する電流駆動力よりも小さな電流駆動力を有する第３の電流源と、入力信号の他方を受ける制御電極ノードと、第３の電流源に結合される一方側導通ノードと、第１の出力ノードに結合される他方側導通ノードとを有し、第３の出力ドライブトランジスタと相補的に導通状態となる第１のトランジスタ素子と、入力信号の一方を受ける制御電極ノードと、第３の電流源に結合される一方側導通ノードと、第２の出力ノードに結合される他方側導通ノードとを有し、第４の出力ドライブトランジスタと相補的に導通状態となる第２のトランジスタ素子とを備える。
【００４７】
また、これに代えて、好ましくは、出力電流制御手段は、第１の出力ノードと第１の電源との間に接続されかつ第２の電流源よりも電流駆動力の小さな第３の電流源と、第２の出力ノードと第２の電源との間に接続されかつ第２の電流源の電流駆動力よりも小さな電流駆動力を有する第４の電流源とを備える。
【００４８】
請求項２０に係る電流切換型論理回路は、第２の論理レベルの電圧を供給する第２の電源に結合される第１の電流源と、入力ノードに与えられる互いに相補な論理の信号を差動的に増幅して第１および第２の内部中間ノードへ相補論理信号を生成する第１の差動段と、第１のクロック信号に応答して第１の差動段を第１の電流源へ結合してこの第１の差動段を活性化する第１の活性化トランジスタと、第１の内部出力ノードと第１の論理の電圧を供給する第１の電源との間に結合され、第１の内部中間ノード上の信号に応答して導通し、第１の内部出力ノードを第２の論理レベルへとドライブする第１の出力ドライブトランジスタと、第２の内部出力ノードと第１の電源との間に結合され、第２の内部中間ノード上の信号に応答して第１の出力ドライブトランジスタと相補的に導通し、第２の内部出力ノードを第１の論理レベルへとドライブする第２の出力ドライブトランジスタと、活性化時第１および第２の内部中間ノードの電位を保持する第１のラッチ手段と、第１のクロック信号と逆相の第２のクロック信号に応答して第１のラッチ段を第１の電流源へ結合して第１のラッチ手段を活性化する第２の活性化トランジスタと、第２の電源に結合される第２の電流源と、第１および第２の出力ドライブトランジスタと相補的に導通するように入力信号をそれぞれの制御電極ノードに受けかつそれぞれの一方側導通ノードが共通に接続されかつそれぞれの他方側導通ノードがそれぞれ第１および第２の内部出力ノードに結合される１対のトランジスタを含む第２の差動段と、第１のクロック信号に応答してこの第２の差動段の１対のトランジスタの一方側導通ノードを第２の電流源に結合して第２の差動段を活性化する第３の活性化トランジスタと、第２のクロック信号に応答して活性化され、第１および第２の内部出力ノードの電位を保持する第２のラッチ手段と、第１および第２の内部出力ノードの信号を差動的に増幅して第３および第４の内部中間ノードへ伝達する第３の差動段と、第３の電流源と、第２のクロック信号に応答して第３の差動段を第３の電流源に結合して第３の差動段を活性化する第５の活性化トランジスタと、第３の内部中間ノード上の信号に応答して第１の出力ノードを第２の論理レベルへドライブする第３の出力ドライブトランジスタと、第４の内部中間ノードの信号に応答して第２の出力ノードを第２の論理レベルへドライブする第４の出力ドライブトランジスタと、第１のクロック信号に応答して活性化され、第３および第４の内部中間ノードの電位をラッチする第３のラッチ手段と、第１および第２の内部出力ノード上の信号に応答して第３および第４の出力ドライブトランジスタと相補的に導通する１対のトランジスタを含む第４の差動段と、第２のクロック信号に応答してこの第４の差動段を第２の電流源に結合して第３の差動段を活性化する第７の活性化トランジスタと、第１のクロック信号に応答して活性化され、第１および第２の出力ノードの電位をラッチする第４のラッチ手段とを備える。
【００４９】
好ましくは、第２のラッチ手段は、第２の電源に結合される第４の電流源と、第１の内部出力ノードに接続される制御電極ノードと、一方側導通ノードと、第２の内部出力ノードに接続される他方側導通ノードとを有する第１のラッチトランジスタと、第２の内部出力ノードに接続される制御電極ノードと、第１のラッチトランジスタの一方側導通ノードに接続される一方側導通ノードと、第２の内部出力ノードに接続される他方側導通ノードとを有する第２のラッチトランジスタと、第２のクロック信号に応答して第１および第２のラッチトランジスタの一方側導通ノードを共通に第４の電流源へ結合する第８の活性化トランジスタを備える。また、第４のラッチ手段は、第１の出力ノードに接続される制御電極ノードと一方側導通ノードと、第２の出力ノードに接続される他方側導通ノードとを有する第３のラッチトランジスタと、第２の出力ノードに接続される制御電極ノードと、第３のラッチトランジスタの一方側導通ノードに接続される一方側導通ノードと、第２の出力ノードに接続される他方側導通ノードとを有する第４のラッチトランジスタと、第１のクロック信号に応答して第４の電流源へ第３および第４のラッチトランジスタの一方側導通ノードを共通に結合する第９の活性化トランジスタとを備える。
【００５０】
またこれに代えて、好ましくは、第２のラッチ手段は第１の出力ノードに接続される一方端と、他方端とを有する第１の抵抗素子と、第２の内部出力ノードに接続される一方端と、第１の抵抗素子の他方端に接続される他方端を有する第２の抵抗素子と、第４の電流源と、第２のクロック信号に応答して第１および第２の抵抗素子の他方端を共通に第４の電流源へ結合する第８の活性化トランジスタを含む。また第４のラッチ手段は、第１の出力ノードに接続される一方端と、他方端とを有する第３の抵抗素子と、第２の出力ノードに接続される一方端と第３の抵抗素子の他方端に接続される他方端とを有する第４の抵抗素子と、第１のクロック信号に応答して第３および第４の抵抗素子の他方端をともに第４の電流源へ結合する第９の活性化トランジスタを含む。
【００５１】
また好ましくは、第１および第２の内部出力ノードと第２の電源との間に結合され、かつ第２の電流源の電流駆動力よりも小さな電流駆動力を有する第１の出力電流制御手段と、第１および第２の出力ノードと第１の電源との間に接続され、第２の電流源の電流駆動よりも小さな電流駆動力を有する第２の出力電流制御手段をさらに含む。
【００５２】
好ましくは、この第１の出力電流制御手段は、第１および第２の出力ドライブトランジスタのうち導通状態とされる出力ドライブトランジスタに電流の流れを生じさせる手段を含み、第２の出力電流制御手段は、第３および第４の出力ドライブトランジスタのうち導通状態とされる出力ドライブトランジスタに電流の流れを生じさせる手段を含む。
【００５３】
【作用】
請求項１の発明の電流切換型論理回路にあっては、第１のマルチノードトランジスタは、その他方導通ノードおよび第１の一方導通ノードから第１の相補内部論理信号対を出力し、第１および第３の出力ドライブトランジスタを駆動させる。第２のマルチノードトランジスタは、その他方導通ノードおよび第１の一方導通ノードから第２の相補内部論理信号対を出力し、第２および第４の出力ドライブトランジスタを駆動させる。第１および第２のマルチノードトランジスタの第２の一方導通ノードは、共通接続されて差動増幅器を構成する。したがって、相補出力が取れる。相補出力ノードの各々においては、出力が低論理レベルから高論理レベルに変化するときエミッタ（ソース）フォロワ電流が減少し、高論理レベルから低論理レベルに変化するときエミッタ（ソース）フォロワ電流が増加する。よって、消費電力を増大させることなく負荷駆動能力の向上を図ることができる。また、第３および第４の出力ドライブトランジスタの制御電極ノードに印加される電位はほぼ入力信号の論理振幅に等しくなるので、入力容量を増大させることなく回路が安定に動作する。また、容量結合用の容量素子およびショットキダイオードなどの特殊な素子を必要しないため、ウェハプロセスが複雑になって製造コストが増加することがない。
【００５４】
また、請求項４の発明の電流切換型論理回路にあっては、第２および第１のリファレンストランジスタは、それぞれその他方導通ノードおよび一方導通ノードから第１の相補内部論理信号対を出力して、第１および第３の出力ドライブトランジスタを駆動させる。また、第１および第２のリファレンストランジスタは、それぞれその他方導通ノードおよび一方導通ノードから第２の相補内部論理信号対を出力して、第２および第４の出力ドライブトランジスタを駆動させる。第１の入力トランジスタおよびリファレンストランジスタの一方導通ノードは、共通接続されて第１の差動増幅器を構成する。第２の入力トランジスタおよびリファレンストランジスタの一方導通ノードは、共通接続されて第２の差動増幅器を構成する。したがって、上記請求項１の電流切換型論理回路と同様、相補出力が取れ、負荷駆動能力に優れ、安定に動作し、しかも消費電力、入力容量および製造コストが増加することがない。
【００５５】
また、請求項５の発明の電流切換型論理回路にあっては、第１および第２のマルチノードトランジスタが出力ドライブトランジスタとして使用されるとともに、その第１の一方導通ノードの出力がそれぞれ第１および第２の分圧段に入力され、第１および第２の分圧段の出力が第４および第３の出力ドライブトランジスタを駆動させる。したがって、上記請求項１の電流切換型論理回路と同様、相補出力が取れ、負荷駆動能力に優れ、安定に動作し、しかも消費電力および入力容量および製造コストが増加することがない。
【００５６】
また、請求項１３の電流切換型論理回路にあっては、複数のマルチノード入力トランジスタが、それぞれ共通接続された他方導通ノードおよび第１の一方導通ノードから相補内部論理信号を出力して第１および第２の出力ドライブトランジスタを駆動させる。複数の入力トランジスタの第２の一方導通ノードとリファレンストランジスタの一方導通ノードが共通接続されて差動増幅器を構成する。したがって、請求項１の電流切換型論理回路と同様、負荷駆動能力に優れ、安定に動作し、しかも消費電力や入力容量や製造コストが増加することがない。
【００５７】
請求項１５の電流切換型論理回路にあっては、第３および第４の出力ドライブトランジスタが電流切換型差動増幅器を構成しかつそれぞれが相補論理の入力信号に応答して第１および第２の出力ドライブトランジスタと相補的に導通して第１および第２の出力ノードをドライブする。このため、第３および第４の出力ドライブトランジスタは、十分な論理振幅の信号に応答して安定に動作しかつこれらの一方のみが導通しているため消費電流を低減することができる。また、第１および第２の出力ノードが第１ないし第４の出力ドライブトランジスタにより、プッシュ／プル態様でドライブされるため、低消費電流かつ高速で出力負荷をドライブすることができる。また、電流制御手段により、第１または第２の出力ドライブトランジスタが導通して第１または第２の出力ノードが第１の論理レベルに駆動されても、導通すべき出力ドライブトランジスタには小さな電流が流れるため、第１および第２の出力ドライブトランジスタがともに遮断状態となるのを防止でき、出力インピーダンスが高くなるのを防止でき、応じて高速動作および安定動作を保証することができる。
【００５８】
請求項２０に係る電流切換型論理回路にあっては、入力信号に応答して第２の差動段が電流モードで動作しているため、この第２の差動段は安定かつ低消費電流で動作する。またこの第２の差動段は、第１および第２の出力ドライブトランジスタ対とプッシュ／プル類似態様で動作して第１および第２の内部出力ノードをドライブする。したがって、内部出力ノードを高速かつ低消費電流で入力信号の論理に対応する論理レベルにドライブすることができる。また、第１および第２の内部出力ノードに設けられるラッチ手段により、第２の差動段の非活性時においても第１および第２の出力ドライブトランジスタのうち導通状態とすべき出力ドライブトランジスタには電流の流れを生じさせることができ、これら第１および第２の出力ドライブトランジスタがともに遮断状態となるのが防止することができ、安定に、入力信号の論理レベルに応じた論理レベルの内部出力信号を保持することができる。同様、第４の差動段は、この第１および第２の内部出力ノードの相補論理信号に応答して電流モードで動作し、また第３および第４の出力ドライブトランジスタ対とプッシュ／プル類似態様で動作して出力ノードをドライブする。したがって出力ノードを高速かつ低消費電流でドライブすることができる。また、第１および第２の出力ノードに設けられた第４のラッチ手段により、第４の差動段の非活性時においても第３および第４の出力ドライブトランジスタのうち導通状態となる出力ドライブトランジスタには電流の流れを生じさせることができ、安定に出力ノードの電圧レベルを保持することができる。また、第３および第４の出力ドライブトランジスタがともに非導通状態となるのを防止することができる。
【００５９】
【実施例】
［実施例１］
図１はこの発明の一実施例によるエミッタ結合型論理回路１の構成を示す回路図である。図１を参照して、このエミッタ結合型論理回路１は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、第１および第２の出力端子Ｖｏ１，Ｖｏ２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。第１および第２の入力端子Ｖｉ１，Ｖｉ２には、それぞれ互いに相補な論理信号が入力される。また、このエミッタ結合型論理回路１は、電流切換回路１ａおよびエミッタフォロワ回路１ｂを含む。
【００６０】
電流切換回路１ａは、それぞれが第１および第２の一方側導通ノードとしてのエミッタを持つ第１および第２のマルチノードトランジスタとしてのＮＰＮマルチエミッタトランジスタＱ１，Ｑ２と、第１および第２の抵抗Ｒ１，Ｒ２と、第１、第２および第３の電流源Ｉ１，Ｉ２，Ｉ３を含む。第１および第２のマルチエミッタトランジスタＱ１，Ｑ２は、それぞれのベース（制御電極ノード）はそれぞれ第１および第２の入力端子Ｖｉ１，Ｖｉ２に接続され、それぞれのコレクタ（他方側導通ノード）はそれぞれ抵抗Ｒ１，Ｒ２を介して第１の電源端子Ｖｃｃに接続される。また、第１および第２のマルチエミッタトランジスタＱ１，Ｑ２の第１のエミッタはそれぞれ第１および第２の電流源Ｉ１，Ｉ２を介して第２の電源端子Ｖｅｅに接続され、それぞれの第２のエミッタは共通接続されるとともに第３の電流源Ｉ３を介して第２の電源端子Ｖｅｅに接続される。
【００６１】
また、エミッタフォロワ回路１ｂは、第１および第２の出力ドライブトランジスタとしてのＮＰＮプルアップトランジスタＱ３，Ｑ４と、第１および第２のＮＰＮプルダウントランジスタ（第３，第４の出力ドライブトランジスタ）Ｑ５，Ｑ６と、抵抗Ｒ３，Ｒ４を含む。第１および第２のプルアップトランジスタＱ３，Ｑ４は、それぞれのベースがそれぞれ第１および第２のマルチエミッタトランジスタＱ１，Ｑ２のコレクタに接続され、それぞれのコレクタがともに第１の電源端子Ｖｃｃに接続され、それぞれのエミッタはそれぞれ第１および第２の出力端子Ｖｏ１，Ｖｏ２に接続される。また、第１および第２のプルダウントランジスタＱ５，Ｑ６は、それぞれのベースがそれぞれ第１および第２のマルチエミッタトランジスタの第１のエミッタに接続され、それぞれのコレクタがそれぞれ第１および第２の出力端子Ｖｏ１，Ｖｏ２に接続され、それぞれのエミッタはそれぞれ抵抗Ｒ３，Ｒ４を介して第２の電源端子Ｖｅｅに接続される。出力端子Ｖｏ１，Ｖｏ２には、配線容量および次段ゲートの入力容量などの負荷容量ＣＬ１，ＣＬ２が付随する。
【００６２】
次に動作について説明する。入力端子Ｖｉ１に入力される論理信号が低論理レベルから高論理レベルに変化したとき、入力端子Ｖｉ２に入力される論理信号が高論理レベルから低論理レベルに変化する。このときには、マルチエミッタトランジスタＱ１が導通状態になり、マルチエミッタトランジスタＱ２は遮断状態になる。電流源Ｉ３のスイッチング電流Ｉｓのほとんどは、マルチエミッタトランジスタＱ１および抵抗Ｒ１を介して流れる。抵抗Ｒ１による電圧降下でプルアップトランジスタＱ３のベース電位が下がり、プルアップトランジスタＱ３は遮断状態になる。また、プルダウントランジスタＱ５のベース電位は入力端子Ｖｉ１に与えられた論理信号に従って上がるので、抵抗Ｒ３を流れるエミッタフォロワ電流Ｉｅ１は増加する。このため、出力端子Ｖｏ１に接続された負荷容量ＣＬ１の電荷が急速に引抜かれ、出力端子Ｖｏ１は高論理レベルから低論理レベルに急速に変化する。
【００６３】
プルアップトランジスタＱ４は、抵抗Ｒ２における電圧降下はほとんどないため（スイッチング電流Ｉｓは電流Ｉｉ１，Ｉｉ２よりも十分大きい）、そのベース電位はほぼ端子Ｖｃｃの電源電圧レベルとなり、導通する。一方、プルダウントランジスタＱ６のベース電位は入力端子Ｖｉ２に与えられた論理信号に追随して下がるので、抵抗Ｒ４に流れるエミッタフォロワ電流Ｉｅ２は減少し、プルアップトランジスタＱ４のエミッタ電流はそのほとんどが負荷容量ＣＬ２の充電に使われ、出力端子Ｖｏ２は急速に低論理レベルから高論理レベルに変化する。
【００６４】
入力端子Ｖｉ１に入力される論理信号が高論理レベルから低論理レベルに変化したときは、上述の説明においてトランジスタＱ３〜Ｑ６の動作を逆にして考えればよい。
【００６５】
以上のように、この実施例のエミッタ結合型論理回路１においては、１つの出力端子に関して、出力信号が低論理レベルから高論理レベルに変化するときエミッタフォロワ電流が減少し、出力信号が高論理レベルから低論理レベルに変化するときエミッタフォロワ電流が増加するため、負荷駆動能力の向上を図ることができる。また、エミッタフォロワ電流を減少させることができるので、消費電力を削減することができる。
【００６６】
また、マルチエミッタトランジスタＱ１，Ｑ２のエミッタフォロワ動作により入力論理信号がプルダウントランジスタＱ５，Ｑ６のベースに伝達されるため、トランジスタＱ５，Ｑ６はそれぞれのベース電圧振幅は入力論理信号の振幅とほぼ等しくなり、プルダウントランジスタＱ５，Ｑ６が安定に動作する。したがって、入力容量の増大を招くことなく回路の安定化を図ることができる。また、エミッタフォロワ電流の変化を大きく取ることができるので、負荷駆動能力の向上および消費電力の削減という効果を大きくすることができる。
【００６７】
また、回路はＮＰＮバイポーラトランジスタと抵抗のみで構成可能であり、従来例のように容量結合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１およびショットキダイオードＳＤ３１などの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。
【００６８】
また、相補出力信号が取れるという利点がある。プルダウントランジスタＱ５，Ｑ６のベースへは入力論理信号がマルチエミッタトランジスタＱ１，Ｑ２の第１のエミッタを介して信号が与えられるので応答が早く、かつ基準電位Ｖｂｂ２が不要であるという効果もある。
【００６９】
また、マルチエミッタトランジスタＱ１，Ｑ２を用いることによって入力論理信号を直接プルダウントランジスタＱ５，Ｑ６のベースへ与える必要がなく、入力容量の増加を抑えることができる。電流源Ｉ１，Ｉ２の電流値は、プルダウントランジスタＱ５，Ｑ６の入力容量（ベース容量）を駆動させるだけなのでスイッチング電流Ｉｓやエミッタフォロワ電流Ｉｅ１，Ｉｅ２と比較して十分小さく設定することができる。したがって、これによる消費電力の増加は少ない。逆に、電流源Ｉ１，Ｉ２により、トランジスタＱ１，Ｑ２にはそれぞれ電流Ｉｉ１，Ｉｉ２が流れるため、トランジスタＱ１，Ｑ２のコレクタ電圧の高論理レベルおよび低論理レベルとも第１の電源端子Ｖｃｃの電圧からＲ１×Ｉｉ１またはＲ２×Ｉｉ１だけ電圧降下する。トランジスタＱ３，Ｑ４はエミッタフォロワ態様で動作するため、出力端子Ｖｏ１，Ｖｏ２の電圧レベルはトランジスタＱ３，Ｑ４のベース電圧により決定される。したがって出力端子Ｖｏ１，Ｖｏ２の出力信号の高論理レベル，低論理レベルとも、同様、低下し、この図１の回路は、レベルシフト回路としても使用できる。
【００７０】
また、電流源Ｉ１，Ｉ２は単純に抵抗で構成することができる。その場合、従来のエミッタ結合型論理回路と比べて素子数が増加することがない。
【００７１】
［実施例２］
図２はこの発明の第２の実施例によるエミッタ結合型論理回路２の構成を示す回路図である。図２のエミッタ結合型論理回路２が、図１で示したエミッタ結合型論理回路１と異なる点は、マルチエミッタトランジスタＱ１，Ｑ２の第１のエミッタと第１および第２の電流源Ｉ１，Ｉ２の間にそれぞれ第５および第６の抵抗Ｒ５，Ｒ６が挿入されたことと、第１および第２のプルダウントランジスタＱ５，Ｑ６のエミッタが直接第２の電源端子Ｖｅｅに接続されたことである。
【００７２】
このエミッタ結合型論理回路２の基本的な動作は実施例１とほぼ同じなので省略し、相違点のみ述べる。実施例１では、プルダウントランジスタＱ５，Ｑ６のベースには入力端子Ｖｉ１，Ｖｉ２へ与えられた入力電位からマルチエミッタトランジスタＱ１，Ｑ２のベース・エミッタ間電圧だけ低下した電位が印加される。
【００７３】
また、入力端子Ｖｉ１，Ｖｉ２と第２の電源端子Ｖｅｅの電位差が大きいとき、すなわち図１の抵抗Ｒ３，Ｒ４にかかる電圧が、プルダウントランジスタＱ５，Ｑ６のベース・エミッタ間電圧と比較して大きいとき、入力端子Ｖｉ１，Ｖｉ２の電位の変化に対してエミッタフォロワ電流Ｉｅ１，Ｉｅ２の変化はほぼ線形になる（エミッタフォロワ電流Ｉｅ１，Ｉｅ２がほぼ抵抗Ｒ３，Ｒ４にかかる電圧により決定されるため）。
【００７４】
一方、この実施例２では、抵抗Ｒ５，Ｒ６を挿入することでプルダウントランジスタＱ５，Ｑ６のベースに印加される電位を任意に設定でき、トランジスタＱ５，Ｑ６の動作特性を自由に設定できる。また、エミッタ抵抗Ｒ３，Ｒ４がないため、エミッタフォロワ電流Ｉｅ１，Ｉｅ２が入力端子Ｖｉ１，Ｖｉ２の電位に対して指数関数的に変化するため、高速動作および低消費電流の効果が大きくなる。
【００７５】
なお、この実施例２においても電流源Ｉ２，Ｉ３を単純に抵抗で構成してもよい。
【００７６】
［実施例３］
図３はこの発明の第３の実施例によるエミッタ結合型論理回路３の構成を示す回路図である。このエミッタ結合型論理回路３は、図１で示した電流切換回路１ａと、エミッタフォロワ回路３ｂを含む。このエミッタ結合型論理回路３が図１のエミッタ結合型論理回路１と異なる点は、プルダウントランジスタＱ５，Ｑ６のエミッタが互いに共通接続されるとともに第４の電流源Ｉ４を介して第２の電源端子Ｖｅｅに接続されたことである。
【００７７】
この図３に示すエミッタ結合型論理回路３において、電流切換回路１ａの動作は、図１に示す電流切換回路１ａのそれと同じである。エミッタフォロワ回路３ｂにおいては、プルダウントランジスタＱ５およびＱ６がエミッタ結合型差動段を構成する。すなわち、入力端子Ｖｉ１に高論理レベルの信号が与えられ、入力端子Ｖｉ２に低論理レベルの信号が与えられたとき、プルダウントランジスタＱ５が導通状態、プルダウントランジスタＱ６が遮断状態となる。プルアップトランジスタＱ３は、遮断状態にあり、出力端子Ｖｏ１は、プルダウントランジスタＱ５および電流源Ｉ４を介して第２の電源端子Ｖｅｅを流れるエミッタフォロワ電流により低論理レベルへ駆動される。一方、プルアップトランジスタＱ４は導通状態にあり、プルダウントランジスタＱ６が遮断状態にあるため、出力端子Ｖｏ２は、このプルアップトランジスタＱ４により、第１の電源端子Ｖｃｃに与えられた電圧レベルに対応すう高論理レベルに駆動される。高論理レベルへ駆動される出力端子においては、エミッタフォロワ電流はほとんど流れず、低論理レベルへ駆動される出力端子においては、エミッタフォロワ電流が流れるため、上述の実施例１および２と同様の効果を得ることができる。このプルダウントランジスタＱ５およびＱ６のエミッタを共通接続することにより、プルダウントランジスタＱ５およびＱ６を高速で動作させることができる。
【００７８】
また、プルダウントランジスタＱ５，Ｑ６のエミッタを１つの電流源Ｉ４に共通接続したので、一方のプルダウントランジスタのみにエミッタフォロワ電流が流れるだけであり、エミッタフォロワ電流Ｉｅを半減させることができ、また回路規模を低減できる。
【００７９】
［実施例４］
図４はこの発明の第４の実施例によるエミッタ結合型論理回路４の構成を示す回路図である。図４を参照して、このエミッタ結合型論理回路４は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、基準電位端子Ｖｂｂ１、第１および第２の出力端子Ｖｏ１，Ｖｏ２、ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。基準電位端子Ｖｂｂ１には入力端子Ｖｉ１，Ｖｉ２に入力される論理信号の論理のしきい値を与える基準電位が印加される。また、このエミッタ結合型論理回路４は、電流切換回路４ａと、図３で示したエミッタフォロワ回路３ｂを含む。
【００８０】
電流切換回路４ａは、入力トランジスタＱ７，Ｑ１０、リファレンストランジスタＱ８，Ｑ９、抵抗Ｒ７，Ｒ８および電流源Ｉ５，Ｉ６を含む。入力トランジスタＱ７，Ｑ１０は、それぞれのベースがそれぞれ入力端子Ｖｉ１，Ｖｉ２に接続され、それぞれのコレクタはともに第１の電源端子Ｖｃｃに接続され、それぞれのエミッタはそれぞれ電流源Ｉ５，Ｉ６を介して第２の電源端子Ｖｅｅに接続される。また、リファレンストランジスタＱ８，Ｑ９、それぞれのベースは基準電位端子Ｖｂｂ１に共通接続され、それぞれのコレクタはそれぞれ抵抗Ｒ７，Ｒ８を介して第１の電源端子Ｖｃｃに接続され、それぞれのエミッタはそれぞれ入力トランジスタＱ７，Ｑ１０のエミッタに接続される。
【００８１】
リファレンストランジスタＱ８のコレクタは、プルアップトランジスタＱ４のベースに接続され、またリファレンストランジスタＱ９のコレクタはプルアップトランジスタＱ３のベースに接続される。
【００８２】
次に動作について説明する。入力端子Ｖｉ１に入力される論理信号が低論理レベルから高論理レベルに変化し、入力端子Ｖｉ２に入力される論理信号が高論理レベルから低論理レベルに変化したとき、トランジスタＱ７，Ｑ９が導通状態になり、トランジスタＱ８，Ｑ１０は遮断状態になる。電流源Ｉ５，Ｉ６のスイッチング電流ＩｓのほとんどはそれぞれトランジスタＱ７，Ｑ９を流れる。抵抗Ｒ８における電圧降下でプルアップトランジスタＱ３のベース電位が下がりプルアップトランジスタＱ３は遮断状態になり、逆にプルアップトランジスタＱ４のベース電位は上昇し、プルアップトランジスタＱ４は導通状態になる。
【００８３】
一方、プルダウントランジスタＱ５のベース電位は入力端子Ｖｉ１に与えられた信号に従って上がり、プルダウントランジスタＱ６のベース電位は、入力端子Ｖｉ２に与えられた低論理レベルの信号によりＶｂｂ１−ＶＢＥレベルにまで下がるので、電流源Ｉ４によるエミッタフォロワ電流ＩｅはそのほとんどがプルダウントランジスタＱ５を流れる。ここで、ＶＢＥはトランジスタＱ９のベース・エミッタ間電圧を示す。このため、出力端子Ｖｏ１に接続された負荷容量ＣＬ１（図示せず）の電荷が急速に引抜かれ、出力端子Ｖｏ１は高論理レベルから低論理レベルに急速に変化する。プルアップトランジスタＱ４のエミッタ電流はそのほとんどが負荷容量ＣＬ２（図示せず）の充電に使われるので、出力端子Ｖｏ２は急速に低論理レベルから高論理レベルに変化する。
【００８４】
入力端子Ｖｉ１に入力される論理信号が高論理レベルから低論理レベルに変化したときは、入力端子Ｖｉ１と入力端子Ｖｉ２に与えられる論理信号の論理が上で説明したものと逆であり、同様に考えればよい。
【００８５】
この実施例４においては、プルダウントランジスタＱ５，Ｑ６のエミッタを１つの電流源Ｉ４に共通接続してエミッタフォロワ電流Ｉｅを半減させるとともに、１つの出力端子について出力信号が低論理レベルから高論理レベルに変化するときエミッタフォロワ電流Ｉｅをカットし、高論理レベルから低論理レベルに変化したときエミッタフォロワ電流Ｉｅを流すようにしたので、負荷駆動能力が向上し、また、常時流す場合と比べてエミッタフォロワ電流Ｉｅを小さくすることができ、消費電力を削減することができるという効果がある。
【００８６】
図１ないし図３のエミッタ結合型論理回路１〜３に比べスイッチング電流Ｉｓが２倍必要となるため、この部分での消費電力は増加するが、通常、スイッチング電流Ｉｓはエミッタフォロワ電流Ｉｅと同じかあるいはそれより小さく設定するので全体では消費電力は従来装置よりも小さくなる。
【００８７】
また、相補論理入力信号をそれぞれ独立した差動増幅器に与えることによって、相補論理の信号を生成してエミッタフォロワ電流Ｉｅを制御できるという利点を有する。プルダウントランジスタＱ５，Ｑ６のベースは入力トランジスタＱ７，Ｑ１０のエミッタから信号を受け、かつエミッタ結合論理を構成するため応答速度が速い。
【００８８】
また、入力相補論理信号の各々はトランジスタ１つのみを駆動するので入力容量が小さい。抵抗Ｒ７，Ｒ８は基準電位Ｖｂｂ１がベースに印加されたリファレンストランジスタＱ８，Ｑ９のコレクタに接続されてプルアップトランジスタＱ４，Ｑ３のベース電位を与えており、トランジスタＱ８，Ｑ９のベース・コレクタ間の寄生容量のミラー効果がなく、回路が高速に動作するという効果がある。
【００８９】
また、回路はＮＰＮトランジスタと抵抗のみで構成可能であり、従来例のように容量結合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショットキダイオードＳＤ３１などの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。また、相補出力信号が取れるという利点がある。
【００９０】
［実施例５］
図５はこの発明の第５の実施例によるエミッタ結合型論理回路５の構成を示す回路図である。図５を参照して、このエミッタ結合型論理回路５は、図４で示した電流切換回路４ａと、エミッタフォロワ回路５ｂを含む。エミッタフォロワ回路５ｂは、図３および図４で示したエミッタフォロワ回路３ｂに加えて、出力端子Ｖｏ１，Ｖｏ２と第２の電源端子Ｖｅｅの間にそれぞれ接続される電流源Ｉ７，Ｉ８を備える。
【００９１】
エミッタフォロワ回路３ｂにおいては、出力端子Ｖｏ１またはＶｏ２が高論理レベルのとき、プルダウントランジスタＱ５またはＱ６が遮断状態になる。したがって、負荷容量の充電が完了したときに、プルアップトランジスタＱ３またはＱ４にはほとんど電流が流れなくなるので、出力インピーダンスが極めて高くなり出力が不安定になる可能性がある。この問題を解決するために新たに電流源Ｉ７，Ｉ８を付加して、導通状態となるプルアップトランジスタに常時電流を流す。電流源Ｉ７，Ｉ８を流れる電流Ｉｂ１，Ｉｂ２は、消費電力の増加を抑えるために、プルアップトランジスタＱ３，Ｑ４が導通状態を保つ最低限の電流に設定される。図５の回路５の動作自体は図４の回路４のそれと同じである。
【００９２】
［実施例６］
図６はこの発明の第６の実施例によるエミッタ結合型論理回路６の構成を示す回路図である。図６を参照して、このエミッタ結合型論理回路６は、図４および図５で示した電流切換回路４ａと、エミッタフォロワ回路６ｂを含む。エミッタフォロワ回路６ｂは、図３および図４で示したエミッタフォロワ回路３ｂに安定化トランジスタＱ１１，Ｑ１２および電流源Ｉ９を付加した構成を備える。安定化トランジスタＱ１１は、そのベースはプルダウントランジスタＱ６のベースに接続され、そのコレクタは出力端子Ｖｏ１に接続され、そのエミッタは電流源Ｉ９を介して第２の電源端子Ｖｅｅに接続される。また、安定化トランジスタＱ１２は、そのベースはプルダウントランジスタＱ５のベースに接続され、そのコレクタは出力端子Ｖｏ２に接続され、そのエミッタは安定化トランジスタＱ１１のエミッタに接続される。
【００９３】
リファレンストランジスタＱ８，Ｑ９の各コレクタおよび各エミッタからの出力に応じて、トランジスタＱ４，Ｑ５が導通状態となり、かつトランジスタＱ３，Ｑ６が遮断状態となったとき、安定化トランジスタＱ１２が導通状態となり、安定化トランジスタＱ１１が遮断状態となる。出力端子Ｖｏ２の負荷容量が第１の電源端子Ｖｃｃの電圧レベル（Ｖｃｃ−ＶＢＥ）にまで充電された後においても、プルアップトランジスタＱ４には安定化トランジスタＱ１２を介して電流源Ｉ９の電流Ｉｂが流れ、プルアップトランジスタＱ４の動作が不安定になるのが防止される。逆に、トランジスタＱ３，Ｑ６が導通状態になりトランジスタＱ４，Ｑ５が遮断状態になったときは、プルアップトランジスタＱ３には、常時、安定化トランジスタＱ１１を介して電流Ｉｂが流れ、プルアップトランジスタＱ３の動作が不安定になるのが防止される。
【００９４】
この実施例６においては、導通状態にあるプルアップトランジスタＱ３またはＱ４には常にエミッタフォロワ電流Ｉｅ１またはバイアス電流Ｉｂが流れているため、負荷容量の充電が完了したときプルアップトランジスタＱ３またはＱ４にほとんど電流が流れず出力インピーダンスが極めて高くなり出力が不安定になるということがない。バイアス電流Ｉｂの値が極めて小さく設定できるので消費電力の増加は少ない。
【００９５】
［実施例７］
図７はこの発明の第７の実施例によるエミッタ結合型論理回路７の構成を示す回路図である。図７を参照して、このエミッタ結合型論理回路７は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、第１および第２の出力端子Ｖｏ１，Ｖｏ２、ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、このエミッタ結合型論理回路７は、電流切換回路７ａおよびエミッタフォロワ回路７ｂを含む。
【００９６】
電流切換回路７ａは、入力トランジスタＱ１３，Ｑ１４、抵抗Ｒ９，Ｒ１０および電流源Ｉ１０を含む。入力トランジスタＱ１３，Ｑ１４、それらのベースはそれぞれ入力端子Ｖｉ１，Ｖｉ２に接続され、それらのコレクタはそれぞれ抵抗Ｒ９，Ｒ１０を介して第１の電源端子Ｖｃｃに接続され、それらのエミッタは互いに共通接続されるとともに電流源Ｉ１０を介して第２の電源端子Ｖｅｅに接続される。
【００９７】
エミッタフォロワ回路７ｂは、マルチエミッタトランジスタＱ１５，Ｑ１６、プルダウントランジスタＱ１７，Ｑ１８および抵抗Ｒ１１〜Ｒ１６を含む。マルチエミッタトランジスタＱ１５は、そのベースは入力トランジスタＱ１３のコレクタに接続され、そのコレクタは第１の電源端子Ｖｃｃに接続され、その第１のエミッタは分圧抵抗Ｒ１１，Ｒ１２を介して第２の電源端子Ｖｅｅに接続され、その第２のエミッタは出力端子Ｖｏ１に接続される。マルチエミッタトランジスタＱ１６は、そのベースは入力トランジスタＱ１４のコレクタに接続され、そのコレクタは第１の電源端子Ｖｃｃに接続され、分圧抵抗Ｒ１３，Ｒ１４を介して第２の電源端子Ｖｅｅに接続され、その第２のエミッタは出力端子Ｖｏ２に接続される。プルダウントランジスタＱ１７は、そのベースは分圧抵抗Ｒ１３と分圧抵抗Ｒ１４の接続点に接続され、そのコレクタは出力端子Ｖｏ１に接続され、そのエミッタは抵抗Ｒ１５を介して第２の電源端子Ｖｅｅに接続される。プルダウントランジスタＱ１８のベースは分圧抵抗Ｒ１１およびＲ１２の接続点に接続され、そのコレクタは出力端子Ｖｏ２に接続され、そのエミッタは抵抗Ｒ１６を介して第２の電源端子Ｖｅｅに接続される。
【００９８】
次に動作について説明する。入力端子Ｖｉ１に入力される論理信号が低論理レベルから高論理レベルに変化し、入力端子Ｖｉ２に入力される論理信号が高論理レベルから低論理レベルに変化したとき、入力トランジスタＱ１３が導通状態になり、入力トランジスタＱ１４が遮断状態になる。電流源Ｉ１０のスイッチング電流Ｉｓのほとんどは入力トランジスタＱ１３を流れ、抵抗Ｒ９による電圧降下でマルチエミッタトランジスタＱ１５のベース電位が下がり、マルチエミッタトランジスタＱ１５は遮断状態になる。一方、マルチエミッタトランジスタＱ１６は、そのベース電位が上昇し導通状態になる。
【００９９】
プルダウントランジスタＱ１７のベースには、分圧抵抗Ｒ１３およびＲ１４の抵抗比およびマルチエミッタトランジスタＱ１６の第１のエミッタ電位と第２の電源端子Ｖｃｃの電位の差で決められた電位が与えられる。マルチエミッタトランジスタＱ１６のエミッタ電位は上昇するので、プルダウントランジスタＱ１７のベース電位も上昇し、抵抗Ｒ１５を流れるエミッタフォロワ電流Ｉｅ１が増加し、出力端子Ｖｏ１の電位を急速に立下げる。同様に、プルダウントランジスタＱ１８のベース電位は下降するので抵抗Ｒ１６を流れるエミッタフォロワ電流Ｉｅ４は減少する。マルチエミッタトランジスタＱ１６のエミッタ電流のそのほとんどは出力端子Ｖｏ２に付随する負荷容量の充電に使われるので、出力端子Ｖｏ２は急速に低論理レベルから高論理レベルに変化する。
【０１００】
入力端子Ｖｉ１に入力される論理信号が高論理レベルから低論理レベルに変化したときは、入力端子Ｖｉ１と入力端子Ｖｉ２に与えられる相補論理信号の論理を逆にして同様に考えればよい。
【０１０１】
この実施例７においては、１つの出力端子について出力信号が低論理レベルから高論理レベルに変化したときエミッタフォロワ電流を減少させ、出力信号が高論理レベルから低論理レベルに変化したときエミッタフォロワ電流を増加させるので、負荷駆動能力が向上し、また全体としてのエミッタフォロワ電流を小さくすることができるので、消費電力を削減することができるという効果がある。ここで、分圧抵抗Ｒ１１，Ｒ１２を流れる電流Ｉｅ３と分圧抵抗Ｒ１３，Ｒ１４を流れる電流Ｉｅ２は、それぞれプルダウントランジスタＱ１８，Ｑ１７を駆動させるのに必要な最小値に設定される。
【０１０２】
また、回路はすべてＮＰＮトランジスタと抵抗のみで構成可能であり、従来例のように容量結合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショットキダイオードＳＤ３１などの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。また、相補出力信号が取れるという利点がある。
【０１０３】
なお、抵抗Ｒ１１およびＲ１３はそれぞれプルダウントランジスタＱ１８，Ｑ１７が飽和して応答速度が遅くなるのを防ぐためのレベルシフトの働きをするが、図８に示すように、抵抗Ｒ１１，Ｒ１３をそれぞれダイオードＤ１，Ｄ２に置換えても同様の効果を奏する。図８に示す構成では、ダイオードＤ１，Ｄ２はＰＮダイオードで構成され、回路構成要素であるバイポーラトランジスタと同一製造プロセスで作成することができる。
【０１０４】
［実施例８］
図９はこの発明の第８の実施例によるラッチ回路９の構成を示す回路図である。図９を参照して、このラッチ回路９は、データ入力端子Ｖｉ１，Ｖｉ２、クロック入力端子Ｃ１，Ｃ２、出力端子Ｖｏ１，Ｖｏ２、第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。データ入力端子Ｖｉ１，Ｖｉ２には、互いに相補なデータ信号が入力される。クロック入力端子Ｃ１，Ｃ２には、互いに相補なクロック信号が入力される。
【０１０５】
また、このラッチ回路９は、図７で示したエミッタフォロワ回路７ｂと、トランジスタＱ１９〜Ｑ２４と、抵抗Ｒ１７，Ｒ１８と、電流源Ｉ１１を含む。トランジスタＱ１９，Ｑ２０はデータ書込回路を構成し、トランジスタＱ２１，Ｑ２２はデータ保持回路を構成する。
【０１０６】
トランジスタＱ１９，Ｑ２０は、それらのベースはそれぞれデータ入力端子Ｖｉ１，Ｖｉ２に接続され、それらのコレクタはそれぞれ抵抗Ｒ１７，Ｒ１８を介して第１の電源端子Ｖｃｃに接続されかつマルチエミッタトランジスタＱ１５，Ｑ１６のベースにそれぞれ接続され、それらのエミッタは互いに共通接続されるとともにトランジスタＱ２３のコレクタに接続される。トランジスタＱ２１，Ｑ２２は、それらのベースはそれぞれマルチエミッタトランジスタＱ１６，Ｑ１５の第１のエミッタに接続され、それらのコレクタはそれぞれマルチエミッタトランジスタＱ１５，Ｑ１６のベースに接続され、それらのエミッタは互いに共通接続されるとともにトランジスタＱ２４のコレクタに接続される。トランジスタＱ２３，Ｑ２４のベースはそれぞれクロック入力端子Ｃ１，Ｃ２に接続され、それらエミッタが互いに共通接続されるとともに電流源Ｉ１１を介して第２の電源端子Ｖｅｅに接続される。
【０１０７】
次に動作について説明する。クロック入力端子Ｃ１に入力されるクロック信号が低論理レベルのとき、クロック入力端子Ｃ２に入力されるクロック信号が高論理レベルとなる。この状態では、トランジスタＱ２３が導通状態になり、データ書込回路が活性化され、一方、トランジスタＱ２４が遮断状態になり、データ保持回路が非活性化される。このとき入力端子Ｖｉ１に入力されるデータ信号（ＩＤ１とする）が高論理レベルであれば、トランジスタＱ１９が導通状態となりトランジスタＱ２０が遮断状態となり、電流源Ｉ１１によって設定されているスイッチング電流ＩｓはトランジスタＱ２３，Ｑ１９を介して抵抗Ｒ１７を流れる。したがって、マルチエミッタトランジスタＱ１５は遮断状態となり、そのエミッタは低論理レベルとなる。トランジスタＱ２０は遮断状態にあるので抵抗Ｒ１８には電流はほとんど流れず、マルチエミッタトランジスタＱ１６は導通状態となり、そのエミッタは高論理レベルとなる。エミッタフォロワ回路７ｂの動作は図７に示す回路のそれと同じである。
【０１０８】
クロック入力端子Ｃ１に入力されるクロック信号が高論理レベルから低論理レベルに変わったときには、トランジスタＱ２４が導通状態になり、データ保持回路が活性化される。一方、トランジスタＱ２３は遮断状態になり、データ書込回路は非活性化される。クロック入力端子Ｃ１に入力されるクロック信号が高論理レベルのときに入力されていたデータ信号ＩＤ１により、マルチエミッタトランジスタＱ１６のエミッタ電位は高論理レベルである。トランジスタＱ２１は導通状態になり、トランジスタＱ２２は遮断状態になり、マルチエミッタトランジスタＱ１５，Ｑ１６のベース電位が保持される。したがって、マルチエミッタトランジスタＱ１５，Ｑ１６は、クロック入力端子Ｃ１に入力されるクロック信号が高論理レベルのときと同じ状態に維持され、同じデータ信号を出力し続ける。
【０１０９】
この実施例においても、図７で示した実施例と同様、消費電力の削減と負荷駆動能力の向上が図られる。
【０１１０】
［実施例９］
図１０はこの発明の第９の実施例による２入力のＮＯＲ論理回路１０の構成を示す回路図である。図１０を参照して、このＮＯＲ論理回路１０は、第１および第２の入力端子Ｖｉ１ａ，Ｖｉ１ｂ、基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。入力端子Ｖｉ１ａ，Ｖｉ１ｂにはそれぞれデータ信号が入力される。また、このＮＯＲ論理回路１０は、論理演算回路１０ａとエミッタフォロワ回路１０ｂを含む。
【０１１１】
論理演算回路１０ａは、マルチエミッタトランジスタＱ２５，Ｑ２６、リファレンストランジスタＱ２７、抵抗Ｒ１９，Ｒ２０および電流源Ｉ１２，Ｉ１３を含む。マルチエミッタトランジスタＱ２５，Ｑ２６は、それらのベースはそれぞれ入力端子Ｖｉ１ａ，Ｖｉ１ｂに接続され、それらのコレクタは共通接続されるとともに抵抗Ｒ１９を介して第１の電源端子Ｖｃｃに接続され、それらの第１のエミッタは共通接続されるとともに電流源Ｉ１２を介して第２の電源端子Ｖｅｅに接続され、それらの第２のエミッタは共通接続されるとともに電流源Ｉ１３を介して第２の電源端子Ｖｅｅに接続される。リファレンストランジスタＱ２７は、そのベースは基準電位端子Ｖｂｂ１に接続され、そのコレクタは抵抗Ｒ２０を介して第１の電源端子Ｖｃｃに接続され、そのエミッタはマルチエミッタトランジスタＱ２５，Ｑ２６の第２のエミッタに接続される。
【０１１２】
エミッタフォロワ回路１０ｂは、プルアップトランジスタＱ３、プルダウントランジスタＱ５および抵抗Ｒ３を含む。プルアップトランジスタＱ３は、そのベースはマルチエミッタトランジスタＱ２５，Ｑ２６のコレクタに接続され、そのコレクタは第１の電源端子Ｖｃｃに接続され、そのエミッタは出力端子Ｖｏ１に接続される。プルダウントランジスタＱ５は、そのベースはマルチエミッタトランジスタＱ２５，Ｑ２６の第１のエミッタに接続され、そのコレクタは出力端子Ｖｏ１に接続され、そのエミッタは抵抗Ｒ３を介して第２の電源端子Ｖｅｅに接続される。出力端子Ｖｏ１と第２の電源端子Ｖｅｅの間には配線容量および次段回路の入力容量などの負荷容量ＣＬ１が付随する。
【０１１３】
次に動作について説明する。今、入力端子Ｖｉ１ａ，Ｖｉ１ｂのうちの少なくとも１つの電位が低論理レベルから高論理レベルに変化したとき、対応するマルチエミッタトランジスタＱ２５および／またはＱ２６が導通状態になり、リファレンストランジスタＱ２７が遮断状態になる。電流源Ｉ１３によるスイッチング電流Ｉｓのほとんどは抵抗Ｒ１９を流れ、抵抗Ｒ１９による電圧降下でプルアップトランジスタＱ３のベース電位が下がり、プルアップトランジスタＱ３は遮断状態になる。一方、プルダウントランジスタＱ５のベース電位は、入力端子Ｖｉ１ａあるいはＶｉ１ｂに与えられた信号に連動して上がり、抵抗Ｒ３を流れるエミッタフォロワ電流Ｉｅ１は増加する。このため、出力端子Ｖｏ１の負荷容量ＣＬ１の電荷が急速に引抜かれ、出力端子Ｖｏ１の電位は高論理レベルから低論理レベルに急速に変化する。反対に、入力端子Ｖｉ１ａ，Ｖｉ１ｂのいずれもが低論理レベルのときにはプルアップトランジスタＱ３のベース電位が上昇し、プルダウントランジスタＱ５のベース電位が下降するため、プルアップトランジスタＱ３のエミッタ電流は負荷容量ＣＬ１の充電に使われ、出力端子Ｖｏ１は低論理レベルから高論理レベルに急速に立上がる。
【０１１４】
この実施例９においては、出力信号が低論理レベルから高論理レベルに変化するときエミッタフォロワ電流が減少し、出力信号が高論理レベルから低論理レベルに変化するときエミッタフォロワ電流が増加するようにしたので、負荷駆動能力が向上し、また出力充電時のエミッタフォロワ電流を小さくすることができ、消費電力を削減することができる。プルダウントランジスタＱ５のベースに印加される電位振幅はほぼ入力信号の論理振幅に等しくなるので、エミッタフォロワ電流の変化を大きく取ることができるので上記効果を大きくすることができる他、回路が安定に動作する。
【０１１５】
また、回路はＮＰＮトランジスタと抵抗のみで構成可能であり、従来例のように容量結合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショットキダイオードＳＤ３１などの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。
【０１１６】
また、プルダウントランジスタＱ５のベースへはマルチエミッタトランジスタＱ２５，Ｑ２６の第１のエミッタを介して入力論理信号が与えられるので応答が速いという効果もある。また、電流源Ｉ１２を単純に抵抗で構成することができる。この場合、従来のエミッタ結合型論理回路と比べて素子数の増加が少なくてすむ。
【０１１７】
また、マルチエミッタトランジスタＱ２５，Ｑ２６を入力トランジスタに用いることによって入力容量の増加を抑えることができる。電流源Ｉ１２の電流値Ｉｉ１は、プルダウントランジスタＱ５の入力容量を駆動するだけなのでスイッチング電流Ｉｓやエミッタフォロワ電流Ｉｅ１と比較して十分小さく設定することができ、消費電力の増加は少ない。この電流源Ｉ１２により、プルアップトランジスタＱ３のベース電位の高論理レベルおよび低論理レベルともＲ１９×Ｉｉ１だけ電圧降下するため、この回路１０は図１の回路と同様、レベルシフト回路としても使用できる。
【０１１８】
なお、この実施例９では２入力のＮＯＲ論理回路１０について説明したが、マルチエミッタトランジスタＱ２５，Ｑ２６の数をさらに増やすことにより多入力のＮＯＲ論理回路が構成できることは言うまでもない。
【０１１９】
［実施例１０］
図１１は、この発明の第１０の実施例であるエミッタ結合型論理回路の構成を示す回路図である。図１１において、エミッタ結合型論理回路１１は、入力端子Ｖｉ１およびＶｉ２に与えられる互いに相補な論理の相補論理信号を差動的に増幅するための電流切換回路１１ａと、この電流切換回路１１ａの出力信号に応答して、出力端子Ｖｏ１およびＶｏ２を入力相補論理信号の論理レベルに対応する論理レベルに対応するエミッタフォロワ回路１１ｂと、エミッタフォロワ回路１１ｂの出力ハイインピーダンス状態を防止するための電流制御手段として機能する安定化回路１１ｃを含む。
【０１２０】
電流切換回路１１ａは、ＮＰＮバイポーラトランジスタで構成される入力トランジスタＴ１およびＴ２と、電流源Ｉ１と、抵抗素子ＲＲ１およびＲＲ２を含む。入力トランジスタＴ１は、そのベースが入力端子Ｖｉ１に接続され、そのコレクタが抵抗素子ＲＲ１を介して第１の電源端子Ｖｃｃに結合され、そのエミッタが電流源Ｉ１を介して第２の電源端子Ｖｅｅに結合される。入力トランジスタＴ２は、そのベースが入力端子Ｖｉ２に接続され、そのコレクタが抵抗素子ＲＲ２を介して第１の電源端子Ｖｃｃに結合され、そのエミッタが入力トランジスタＴ１のエミッタに接続されるとともに、電流源Ｉ１を介して第２の電源端子Ｖｅｅに結合される。
【０１２１】
エミッタフォロワ回路１１ｂは、出力端子Ｖｏ１およびＶｏ２をそれぞれ高論理レベルへプルアップするためのプルアップトランジスタＴ３およびＴ４と、出力端子Ｖｏ１およびＶｏ２を低論理レベルへプルダウンするためのプルダウントランジスタＴ５およびＴ６と、電流源Ｉ２２を含む。プルアップトランジスタＴ３は、そのベースが入力トランジスタＴ１のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃに接続され、そのエミッタが出力端子Ｖｏ１に接続される。プルアップトランジスタＴ４は、そのベースが入力トランジスタＴ２のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃに接続され、そのエミッタが第２の出力端子Ｖｏ２に接続される。
【０１２２】
プルアップトランジスタＴ４は、そのベースが入力トランジスタＴ２のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃの電圧を受けるように接続され、そのエミッタが出力端子Ｖｏ２に接続される。プルダウントランジスタＴ５は、そのベースが入力端子Ｖｉ１に与えられた入力論理信号を受けるように接続され、そのコレクタが出力端子Ｖｏ１に接続され、そのエミッタが電流源Ｉ２２を介して第２の電源端子Ｖｅｅに結合される。プルダウントランジスタＴ６は、そのベースが入力端子Ｖｉ２に与えられた入力論理信号を受けるように接続され、そのコレクタが出力端子Ｖｏ２に接続され、そのエミッタがプルダウントランジスタＴ５のエミッタに接続され、かつ電流源Ｉ２２を介して第２の電源端子Ｖｅｅに結合される。
【０１２３】
安定化回路１１ｃは、エミッタ結合論理を構成する安定化トランジスタＴ７およびＴ８と、電流源Ｉ２２よりも十分小さな電流駆動力を有する電流源Ｉ２３を含む。安定化トランジスタＴ７は、そのベースが入力端子Ｖｉ２に与えられた入力論理信号を受けるように接続され、そのコレクタが出力端子Ｖｏ１に接続され、そのエミッタが電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合される。安定化トランジスタＴ８は、そのベースが入力端子Ｖｉ１に与えられた入力信号を受けるように接続され、そのコレクタが出力端子Ｖｏ２に接続され、そのエミッタが安定化トランジスタＴ７のエミッタに接続されるとともに、電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合される。電流源Ｉ２３を介して流れる電流Ｉｂは、プルアップトランジスタＴ３およびＴ４が導通状態を維持するのに必要最小限の電流に設定される。
【０１２４】
次に動作について説明する。入力端子Ｖｉ１に与えられる入力論理信号が低論理レベルから高論理レベルに変化するとき、入力端子Ｖｉ２に与えられる論理信号は高論理レベルから低論理レベルに変化する。この状態においては、入力トランジスタＴ１が導通状態、入力トランジスタＴ２が遮断状態となり、電流源Ｉ２１を介して流れるスイッチング電流Ｉｓは第１の電源端子Ｖｃｃから抵抗素子ＲＲ１および入力トランジスタＴ１を介して流れる。プルアップトランジスタＴ３のベース電位は、抵抗素子ＲＲ１における電圧降下により低論理レベルとなり、一方、プルアップトランジスタＴ４のベース電位は抵抗素子ＲＲ２にはほとんど電流が流れないため、高論理レベルとなる。これにより、プルアップトランジスタＴ３が遮断状態、プルアップトランジスタＴ４が導通状態となる。
【０１２５】
一方、プルダウントランジスタＴ５は、この入力端子Ｖｉ１に与えられた入力論理信号に応答して導通状態となり、プルダウントランジスタＴ６が入力端子Ｖｉ２に与えられた入力論理信号に応答して遮断状態となる。出力端子Ｖｏ１に付随する負荷容量（図示せず）はプルダウントランジスタＴ５および電流源Ｉ２２を介してエミッタフォロワ電流Ｉｅにより放電され、出力端子Ｖｏ１の電位は急速に低論理レベルとなる。一方、出力端子Ｖｏ２は、プルアップトランジスタＴ４が導通状態、かつプルダウントランジスタＴ６が遮断状態にあるため、その電位は高論理レベルとなる。
【０１２６】
さらに、安定化回路１１ｃにおいては、安定化トランジスタＴ７は入力端子Ｖｉ２に与えられた入力論理信号に応答して遮断状態、安定化トランジスタＴ８が入力端子Ｖｉ１に与えられた入力論理信号に応答して導通状態となる。したがって、プルアップトランジスタＴ４が出力端子Ｖｏ２を高論理レベルに駆動した状態においては、この出力端子Ｖｏ２は、安定化トランジスタＴ８および電流源Ｉ２３を介して放電されるため、プルアップトランジスタＴ４においては、常時最小限この電流源Ｉ２３が供給する電流Ｉｂが流れ、プルアップトランジスタＴ４が遮断状態となるのを防止することができる。これにより、出力端子Ｖｏ２において、プルアップトランジスタＴ４およびプルダウントランジスタＴ６がともに遮断状態となり、出力ハイインピーダンス状態となり、この出力端子Ｖｏ２における出力信号が不安定になるのを防止することができる。
【０１２７】
入力端子Ｖｉ１に与えられる入力論理信号が高論理レベルから低論理レベルへ変化する場合には、上の説明における入力端子Ｖｉ１およびＶｉ２に与えられる入力論理信号の論理が反対となるだけであり、出力端子Ｖｏ１の電位レベルが高論理レベルとなり、出力端子Ｖｏ２の電位が低論理レベルとなる。
【０１２８】
出力端子Ｖｏ１およびＶｏ２それぞれにおいて、高論理レベルへ駆動するときには、プルアップトランジスタおよびプルダウントランジスタの一方のみを導通状態とし、他方を遮断状態とすることにより、急速に出力端子を所望の論理レベルへ駆動することができる。
【０１２９】
また、プルダウントランジスタをエミッタ結合論理を構成するように接続し、これらのプルダウントランジスタを入力端子Ｖｉ１およびＶｉ２ヘ与えられる入力論理信号により駆動するように構成しているため、プルダウントランジスタＴ５およびＴ６を高速で動作させることができる。また、プルダウントランジスタ対を入力論理信号で駆動するため、これらのプルダウントランジスタのベースへ相補論理信号を生成して印加するための構成が不要となり、回路規模が低減されかつ回路構成が簡略化される。
【０１３０】
また回路構成要素は、ＮＰＮバイポーラトランジスタと抵抗素子のみであり、従来のような容量結合用の容量素子、出力ドライブ用のＮＰＮバイポーラトランジスタおよびショットキダイオードなどの特殊を素子を必要とすることがないため、ウエハプロセスが複雑になるのを防止することができ、応じて製品コストの増加を防止することができる。また、簡易な構成で相補出力信号を生成することができる。また、安定化回路１１ｃにより、プルダウントランジスタには、常時エミッタフォロワ電流Ｉｅまたはバイアス電流Ｉｂが流れるため、出力インピーダンスが極めて高くなって出力信号が不安定になるというのを防止することができる。また電流源Ｉ２３を介して流れる電流Ｉｂは、プルアップトランジスタを導通状態に維持することが必要とされるだけであり、その電流値は極めて小さく設定することができ、消費電流の増加は極めて少ない。
【０１３１】
なお、電流源Ｉ２１〜Ｉ２３は、それぞれ、抵抗素子で構成されてもよい。
［実施例１１］
図１２は、この発明の第１１の実施例であるエミッタ結合型論理回路の構成を示す図である。図１２に示すエミッタ結合型論理回路１２は、出力端子Ｖｏ１およびＶｏ２の出力信号を安定化するための安定化回路１２ａの構成を除いて図１１に示すエミッタ結合型論理回路と同じ構成を備える。図１２に示すエミッタ結合型論理回路において、図１１に示す回路と対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１３２】
図１２において、安定化回路１２ａは、そのアノードが出力端子Ｖｏ１に接続され、そのカソードが電流源Ｉ２３を介して第２の電源端子Ｖｅｅに接続されるダイオードＤ３と、そのアノードが出力端子Ｖｏ２に接続され、そのカソードがダイオードＤ３のカソードに接続されかつ電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ４を含む。ダイオードＤ３およびＤ４は、ＰＮダイオードで構成される。
【０１３３】
今、入力端子Ｖｉ１およびＶｉ２に与えられる相補入力論理信号に従って、出力端子Ｖｏ１の出力信号が低論理レベルから高論理レベルに立上がり、出力端子Ｖｏ２の出力信号が高論理レベルから低論理レベルへ変化する状態を考える。このとき、出力端子Ｖｏ１は、プルアップトランジスタＴ３を介して高論理レベルへ駆動され、出力端子Ｖｏ２は、プルダウントランジスタＴ６を介して低論理レベルへ駆動される。ダイオードＤ３のアノードの電位は、ダイオードＤ４のアノードの電位よりも高くなり、ダイオードＤ３が導通状態となる。このダイオードＤ３のアノードの電位は、その順方向電圧だけ低下してダイオードＤ４のカソードへ伝達される。これによりダイオードＤ４は、アノード−カソード間電圧が順方向電圧以下または逆バイアス状態とされ、遮断状態となる。これにより、出力端子Ｖｏ１がプルアップトランジスタＴ３により高論理レベルに駆動されても、このプルアップトランジスタＴ３へは、ダイオードＤ３および電流源Ｉ２３を介して電流Ｉｂが流れる。したがって出力端子Ｖｏ１が高論理レベルに駆動された状態においても、プルアップトランジスタＴ３には常時電流が流れ、プルアップトランジスタＴ３は導通状態を維持するため、トランジスタＴ３およびＴ５がともに遮断状態とされ、出力端子Ｖｏ１のインピーダンスが極めて高くなり、その出力信号が不安定になるのを防止することができる。
【０１３４】
出力端子Ｖｏ２の出力信号が高論理レベルとなる場合には、ダイオードＤ４が導通状態となり、ダイオードＤ３が遮断状態となり、同様プルアップトランジスタＴ４に常時電流を流すことができる。
【０１３５】
この図１２に示す構成を用いても、導通状態とされるプルアップトランジスタには、常時エミッタフォロワ電流Ｉｅまたはバイアス電流Ｉｂが流れるため、常時導通状態を維持することができ、出力ハイインピーダンス状態となるのを防止することができ、出力信号を安定に出力することができる。また、図１２に示す構成においても、先の図１１に示す構成と同様の効果を実現することができる。
【０１３６】
［実施例１２］
図１３は、この発明の第１２の実施例であるエミッタ結合型論理回路の構成を示す図である。図１３に示すエミッタ結合型論理回路１３は、図１１および図１２に示すエミッタ結合型論理回路と安定化回路１２ｂを除いて同じ構成を備える。図１３において、図１１および図１２に示す回路の構成要素と対応する部分には同一の参照番号を付し、その詳細説明を省略する。
【０１３７】
図１３において、安定化回路１２ｂは、その一方端が出力端子Ｖｏ１に接続され、その他方端が電流源Ｉ２３を介して第２の電源端子Ｖｅｅに接続される高抵抗抵抗素子ＲＲ３と、その一方端が出力端子Ｖｏ２に接続され、その他方端が抵抗素子ＲＲ３の他方端に接続されかつ電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合される高抵抗抵抗素子ＲＲ４を含む。
【０１３８】
次に動作について説明する。出力端子Ｖｏ１が高論理レベル、かつ出力端子Ｖｏ２が低論理レベルのとき、トランジスタＴ３およびＴ６が導通状態、トランジスタＴ４およびＴ５がオフ状態とされる。この状態においては、出力端子Ｖｏ１から抵抗素子ＲＲ３および電流源Ｉ２３を介して第２の電源端子Ｖｅｅへ電流Ｉｂが流れる。またこのとき、抵抗素子ＲＲ３およびＲＲ４を介して出力端子Ｖｏ１から出力端子Ｖｏ２へ小電流が流れ、この電流がプルダウントランジスタＴ６を介して流れる。これにより、プルアップトランジスタＴ３において常時電流を流すことができ、プルアップトランジスタＴ３およびプルダウントランジスタＴ５がともに遮断状態とされ、この出力端子Ｖｏ１の出力インピーダンスが高くなるのを防止することができる。このとき、高論理レベルの出力端子および低論理レベルの出力端子から抵抗素子ＲＲ３およびＲＲ４を介して電流が流れるが、この電流は微少電流であり、入力信号の論理変化時の出力端子Ｖｏ１およびＶｏ２の高論理レベルおよび低論理レベルへの駆動時の動作に対しても何ら悪影響を及ぼさない。
【０１３９】
また、図１３に示す構成において、抵抗素子ＲＲ３およびＲＲ４の抵抗値は十分大きくされるが（出力端子Ｖｏ１およびＶｏ２の間に電流が流れるのを防止するため）、このとき電流源Ｉ２３は特に設けられなくてもよい。すなわち、抵抗素子ＲＲ３が出力端子Ｖｏ１と第２の電源端子Ｖｅｅの間に接続され、抵抗素子ＲＲ４が出力端子Ｖｏ２と第２の電源端子Ｖｅｅの間に接続されてもよい。
【０１４０】
この図１３に示す構成を利用しても、先の図１１および図１２に示す構成と同様の効果を実現することができる。
【０１４１】
［実施例１３］
図１４は、この発明の第１３の実施例であるエミッタ結合型論理回路の構成を示す図である。この図１４に示すエミッタ結合型論理回路は、安定化回路１２ｃを除いて、先に図１１ないし図１３に示したエミッタ結合型論理回路と同じ構成を備える。図１４に示すエミッタ結合型論理回路において、図１１ないし図１３に示すエミッタ結合型論理回路の構成要素と対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１４２】
図１４に示す回路１４において、安定化回路１２ｃは、出力端子Ｖｏ１と第２の電源端子Ｖｅｅの間に接続される電流源Ｉ２５と、出力端子Ｖｏ２と第２の電源端子Ｖｅｅの間に接続される電流源Ｉ２６を含む。電流源Ｉ２５およびＩ２６は、それぞれ電流源Ｉ２２を介して流れるエミッタフォロワ電流Ｉｅよりも十分小さなバイアス電流Ｉｂ１、およびＩｂ２を供給する。この電流源Ｉ２５およびＩ２６の供給する電流Ｉｂ１およびＩｂ２は、それぞれプルアップトランジスタＴ３およびＴ４が導通状態を維持するのに必要最小限の電流値である。この図１４に示す構成においては、出力端子Ｖｏ１またはＶｏ２を高論理レベルへ駆動するときには、プルアップトランジスタＴ３またはＴ４が導通状態とされる。出力端子Ｖｏ１の電位が高論理レベルに上昇した場合においても、プルアップトランジスタＴ３には、電流源Ｉ２５を介して電流Ｉｂ１が流れる。これにより、プルアップトランジスタＴ３は、出力端子Ｖｏ１を高論理レベルへ駆動する場合においても、常時、導通状態を維持することができる。同様、出力端子Ｖｏ２を高論理レベルへ駆動する場合においても、プルアップトランジスタＴ４は、電流源Ｉ２６により、常時、導通状態を維持することができる。
【０１４３】
図１４に示す構成を利用しても、先の図１１ないし図１３に示す構成と同様の効果を得ることができる。また電流源Ｉ２５およびＩ２６が用いられるが、この電流Ｉｂ１およびＩｂ２は極めて小さな電流であり、その消費電流の増加は極めて僅かである。この電流源Ｉ２５およびＩ２６は、先に図１３を参照して説明したように、高抵抗の抵抗素子で置換えられてもよい。
【０１４４】
［実施例１４］
図１５は、この発明の第１４の実施例であるエミッタ結合型論理回路の構成を示す図である。この図１５に示すエミッタ結合型論理回路は、２相の互いに重なり合わないクロック信号Ｃ１およびＣ２に応答して、データ入力端子Ｖｉ１およびＶｉ２に与えられた入力信号をラッチし出力する。
【０１４５】
図１５において、このエミッタ結合型論理回路１５は、クロック信号Ｃ１に応答して入力端子Ｖｉ１およびＶｉ２に与えられた相補論理の入力信号を取込み差動的に増幅し出力しかつクロック信号Ｃ２に応答して取込んだ入力信号をラッチするデータ保持回路１５ａと、データ保持回路１５ａの相補内部出力信号を安定に維持するための安定化回路１５ｂと、データ保持回路１５ａと相補的に動作し、データ保持回路１５ａの出力する相補内部論理信号をラッチし出力するデータ保持回路１５ｃと、データ保持回路１５ｃの相補出力信号を安定に維持するための安定化回路１５ｄを含む。
【０１４６】
安定化回路１５ａは、活性化時入力端子Ｖｉ１およびＶｉ２に与えられた相補論理の入力信号を差動的に増幅するための入力トランジスタＴ１およびＴ２と、入力トランジスタＴ１およびＴ２により差動増幅された信号に応答して内部出力ノードＭ１およびＭ２をそれぞれ第１の電源端子Ｖｃｃへ与えられた電圧レベルの高論理レベルへ駆動するためのプルアップトランジスタＴ３およびＴ４と、活性化時入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号を差動的に増幅して内部出力ノードＭ１およびＭ２へ出力する出力ドライブトランジスタ（プルダウントランジスタ）Ｔ５およびＴ６と、活性化時トランジスタＴ１およびＴ２により差動増幅された信号（内部ノードＡ１およびＡ２上の信号）を保持するラッチ回路を構成するトランジスタＴ７およびＴ８と、クロック入力端子Ｃ１に与えられるクロック信号に応答してトランジスタＴ１およびＴ２で構成される差動段を活性化する活性化トランジスタＴ９と、クロック入力端子Ｃ２に与えられるクロック信号に応答してトランジスタＴ７およびＴ８で構成されるラッチ段を活性化する活性化トランジスタＴ１０と、クロック入力端子Ｃ１に与えられるクロック信号に応答して出力ドライブトランジスタ（プルダウントランジスタ）Ｔ５およびＴ６を活性化する活性化トランジスタＴ２１を含む。入力トランジスタＴ１は、そのベースが入力端子Ｖｉ１に接続され、そのコレクタが抵抗素子ＲＲ１を介して第１の電源端子Ｖｃｃに接続され、そのエミッタが活性化トランジスタＴ９のコレクタに接続される。トランジスタＴ２は、そのベースが入力端子Ｖｉ２に接続され、そのコレクタが抵抗素子ＲＲ２を介して第１の電源端子Ｖｃｃに接続され、そのエミッタが入力トランジスタＴ１のエミッタに結合されかつ活性化トランジスタＴ９のコレクタに接続される。活性化トランジスタＴ９は、そのベースがクロック入力端子Ｃ１に接続され、そのエミッタが電流源Ｉ２１を介して第２の電源端子Ｖｅｅに結合される。
【０１４７】
出力ドライブトランジスタ（プルアップトランジスタ）Ｔ３は、そのベースが内部ノードＡ１を介して入力トランジスタＴ１のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃ上の電圧を受けるように接続され、そのエミッタが内部出力ノードＭ１に接続される。出力ドライブトランジスタ（プルアップトランジスタ）Ｔ４は、そのベースが内部ノードＡ２を介して入力トランジスタＴ２のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃ上の電圧を受けるように接続され、そのエミッタが内部出力ノードＭ２に接続される。出力ドライブトランジスタ（Ｔ５）はそのベースが入力端子Ｖｉ１に接続され、そのコレクタが内部出力ノードＭ１に接続され、そのエミッタが活性化トランジスタＴ２１のコレクタに接続される。出力ドライブトランジスタＴ６（プルダウントランジスタ）Ｔ６は、そのベースが入力端子Ｖｉ２に接続され、そのコレクタが内部出力ノードＭ２に接続され、そのエミッタが出力ドライブトランジスタ（プルダウントランジスタ）Ｔ５のエミッタに接続されかつ活性化トランジスタＴ２１のコレクタに接続される。活性化トランジスタＴ２１は、そのベースがクロック信号入力端子Ｃ１に接続され、そのエミッタが電流源Ｉ２２を介して第２の電源端子Ｖｅｅに結合される。
【０１４８】
ラッチトランジスタＴ７は、そのベースが内部出力ノードＭ２に接続され、そのコレクタが内部ノードＡ１に接続され、そのエミッタが活性化トランジスタＴ１０のコレクタに接続される。ラッチトランジスタＴ８は、そのベースが内部出力ノードＭ１に接続され、そのコレクタが内部ノードＡ２に接続され、そのエミッタがトランジスタＴ７のエミッタおよび活性化トランジスタＴ１０のコレクタに接続される。活性化トランジスタＴ１０は、そのベースがクロック入力端子Ｃ２に接続され、そのエミッタが活性化トランジスタＴ９のエミッタに接続されかつ電流源Ｉ２１を介して第１の電源端子Ｖｅｅに結合される。電流源Ｉ２１には、トランジスタＴ１およびＴ２で構成される差動段、またはトランジスタＴ７およびＴ８で構成されるラッチ段を流れるスイッチング電流Ｉｓ１が流れる。
【０１４９】
安定化回路１５ｂは、内部出力ノードＭ１およびＭ２上の信号電位をラッチするためのラッチ段と、データ保持回路１５ａの出力インピーダンスが高くなるのを防止するための電流制御段を備える。ラッチ段は、エミッタが共通接続されるトランジスタＴ３１およびＴ３２と、クロック入力端子Ｃ２に与えられたクロック信号に応答してこのトランジスタＴ３１およびＴ３２の共通エミッタを電流源Ｉ２４へ結合する活性化トランジスタＴ２３を含む。トランジスタＴ３１は、そのベースが内部出力ノードＭ２に接続され、そのコレクタが内部出力ノードＭ１に接続され、そのエミッタが活性化トランジスタＴ２３のコレクタに接続される。トランジスタＴ３２は、そのベースが内部出力ノードＭ１に接続され、そのコレクタが内部出力ノードＭ２に接続され、そのエミッタが活性化トランジスタＴ２３のコレクタに接続される。活性化トランジスタＴ２３のエミッタは、電流源Ｉ２４を介して第２の電源端子Ｖｅｅに結合される。
【０１５０】
電流制御段は、そのアノードが内部出力ノードＭ１に接続され、そのカソードが電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ５と、そのアノードが内部出力ノードＭ２に接続され、そのカソードがダイオードＤ５のカソードに接続されかつ電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ６を含む。この電流源Ｉ２３を流れる電流Ｉｂ１は、電流源Ｉ２２を介して流れる電流（エミッタフォロワ電流）Ｉｅ１よりも十分小さい。
【０１５１】
安定化回路１５ｃは、安定化回路１５ａと同様の構成を備える。すなわち、安定化回路１５ｃは、クロック入力端子Ｃ２に与えられたクロック信号に応答して活性化され、内部出力ノードＭ１およびＭ２上の信号を差動的に増幅する差動段を含む。この差動段は、そのベースが内部出力ノードＭ１に接続され、そのコレクタが抵抗素子ＲＲ３を介して第１の電源端子Ｖｃｃに接続され、そのエミッタが活性化トランジスタＴ１９のコレクタに接続される差動トランジスタＴ１１と、そのベースが内部出力ノードＭ２に接続され、そのコレクタが抵抗素子ＲＲ４を介して第１の電源端子Ｖｃｃに接続され、そのエミッタがトランジスタＴ１１のエミッタに接続されかつ活性化トランジスタＴ１９のコレクタに接続される差動トランジスタＴ１２と、クロック入力端子Ｃ２に与えられたクロック信号に応答して導通し、トランジスタＴ１１およびＴ１２の共通エミッタを電流源Ｉ２５に結合する活性化トランジスタＴ１９を含む。
【０１５２】
安定化回路１５ｃは、また、差動段により差動増幅された内部ノードＡ３およびＡ４上に現われた信号電位に応答して出力端子Ｖｏ１およびＶｏ２を第１の電源端子Ｖｃｃ上の電圧レベルの高論理レベルへ駆動するための出力ドライブトランジスタ（プルアップトランジスタ）Ｔ１３およびＴ１４と、クロック入力端子Ｃ１に与えられたクロック信号に応答して活性化され、内部ノードＡ３およびＡ４上の信号電位をラッチするラッチ段と、内部出力ノードＭ１およびＭ２上の信号に応答して出力端子Ｖｏ１およびＶｏ２を、プルアップトランジスタＴ１３およびＴ１４と相補的に動作してエミッタフォロワ電流により低論理レベルの電圧レベルへ駆動する出力ドライブ段（プルダウン段）を含む。
【０１５３】
出力ドライブトランジスタ（プルアップトランジスタ）Ｔ１３は、そのベースが内部ノードＡ３を介してトランジスタＴ１１のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃ上の電圧を受けるように接続され、そのエミッタが出力端子Ｖｏ１に接続される。出力ドライブトランジスタ（プルアップトランジスタ）Ｔ１４は、そのベースが内部ノードＡ４を介してトランジスタＴ１２のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃ上の電圧を受けるように接続され、そのエミッタが出力端子Ｖｏ２に接続される。
【０１５４】
ラッチ段はトランジスタＴ１７、Ｔ１８、Ｔ２０および電流源Ｉ２５を含む。トランジスタＴ１７は、そのベースが出力端子Ｖｏ２に接続され、そのコレクタが内部ノードＡ３に接続され、そのエミッタが活性化トランジスタＴ２０のコレクタに接続される。トランジスタＴ１８は、そのベースが出力端子Ｖｏ１に接続され、そのコレクタが内部ノードＡ４に接続され、そのエミッタがトランジスタＴ１７のエミッタに接続されかつ活性化トランジスタＴ２０のコレクタに接続される。活性化トランジスタＴ２０は、そのベースがクロック入力端子Ｃ１に接続され、そのエミッタがトランジスタＴ１９のエミッタに接続されかつ電流源Ｉ２５を介して第２の電源端子Ｖｅｅに結合される。
【０１５５】
出力ドライブ段（プルダウン段）は、そのベースが内部出力ノードＭ１に接続され、そのコレクタが出力端子Ｖｏ１に接続され、そのエミッタが活性化トランジスタＴ２２のコレクタに接続される出力ドライブトランジスタ（プルダウントランジスタ）Ｔ１５と、そのベースが内部出力ノードＭ２に接続され、そのコレクタが出力端子Ｖｏ２に接続され、そのエミッタがトランジスタＴ１５に接続されかつ活性化トランジスタＴ２２のコレクタに接続される出力ドライブトランジスタ（プルダウントランジスタ）Ｔ１６と、そのベースがクロック入力端子Ｃ２に接続され、そのエミッタが安定化回路１５ａに含まれる活性化トランジスタＴ２１のエミッタに接続されかつ電流源Ｉ２２を介して第２の電源端子Ｖｅｅに接続される活性化トランジスタ２２を含む。
【０１５６】
安定化回路１５ｄは、出力端子Ｖｏ１およびＶｏ２上の信号電位を保持するためのラッチ段と、出力端子Ｖｏ１およびＶｏ２に対する出力インピーダンスが高くなるのを防止するための出力電流制御段を備える。ラッチ段は、そのベースが出力端子Ｖｏ２に接続され、そのコレクタが出力端子Ｖｏ１に接続され、そのエミッタが活性化トランジスタＴ２４のコレクタに接続されるラッチトランジスタＴ３３と、そのベースが出力端子Ｖｏ１に接続され、そのコレクタが出力端子Ｖｏ２に接続され、そのエミッタがラッチトランジスタＴ３３のエミッタに接続されかつ活性化トランジスタＴ２０のコレクタに接続されるラッチトランジスタＴ３４を含む。活性化トランジスタＴ２４は、そのベースがクロック入力端子Ｃ１に接続され、そのエミッタが安定化回路１５ｂに含まれる活性化トランジスタＴ２３のエミッタに接続されかつ電流源Ｉ２４を介して第２の電源端子Ｖｅｅに結合される。
【０１５７】
出力電流制御段は、そのアノードが出力端子Ｖｏ１に接続され、そのカソードが電流源Ｉ２６を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ７と、そのアノードが出力端子Ｖｏ２に接続され、そのカソードがダイオードＤ７のカソードに接続されかつ電流源Ｉ２６を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ８を含む。
【０１５８】
この図１５に示す構成において、用いられるトランジスタはすべてＮＰＮバイポーラトランジスタであり、また用いられるダイオードはＰＮダイオードである。電流源Ｉ２６の電流駆動力は、電流源Ｉ２４およびＩ２２の電流駆動力よりも小さい。
【０１５９】
次に動作について説明する。まず、クロック信号端子Ｃ１に与えられるクロック信号が活性状態の高論理レベルのとき、クロック入力端子Ｃ２に与えられるクロック信号は非活性状態の低論理レベルとなる。この状態においては、活性化トランジスタＴ９、Ｔ２１、Ｔ２０、およびＴ２４が導通状態とされ、一方、活性化トランジスタＴ１０、Ｔ１９、Ｔ２３、およびＴ２２が遮断状態とされる。すなわち、入力トランジスタＴ１およびＴ２で構成される差動段、トランジスタＴ５およびＴ６で構成される出力ドライブ段、トランジスタＴ１７およびＴ１８で構成されるラッチ段、ならびにトランジスタＴ３３およびＴ３４で構成されるラッチ段が活性状態とされる。すなわち、安定化回路１５ａにおいては、入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号はトランジスタＴ１およびＴ２により差動増幅されてその差動増幅された信号が内部ノードＡ１およびＡ２上に出力される。この内部ノードＡ１およびＡ２上の信号電位に応答してプルアップトランジスタ（出力ドライブトランジスタ）Ｔ３およびＴ４の一方が導通状態、他方が遮断状態とされる。同様に、トランジスタＴ５およびＴ６が入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号に応答して一方が導通状態、他方が遮断状態となる。今、入力端子Ｖｉ１に与えられる論理信号が高論理レベルのとき、内部ノードＡ１上の信号電位が低論理レベル、内部ノードＡ２上の信号電位が高論理レベルとなり、出力ドライブトランジスタ（プルアップトランジスタ）Ｔ３が遮断状態、出力ドライブトランジスタ（プルアップトランジスタ）Ｔ４が導通状態とされる。一方、出力ドライブトランジスタ（プルダウントランジスタ）Ｔ５が導通状態、出力ドライブトランジスタ（プルダウントランジスタ）Ｔ６が遮断状態とされる。これにより、内部出力ノードＭ１が、トランジスタＴ５およびＴ２１および電流源Ｉ２２を介して流れるエミッタフォロワ電流Ｉｅ１により放電され、その論理レベルが低論理レベルとなる。一方、内部出力ノードＭ２は、出力ドライブトランジスタ（プルアップトランジスタ）Ｔ４を介して充電され、その電位レベルが高論理レベルとされる。内部出力ノードＭ２が高論理レベルに駆動された状態においても、ダイオードＤ６が導通状態、ダイオードＤ５が遮断状態とされ、出力ドライブトランジスタ（プルアップトランジスタ：以下、単に出力ドライブトランジスタと称す）には電流源Ｉ２３により小さな電流Ｉｂ１が流れるため、この出力ドライブトランジスタＴ４は常時導通状態を維持する。この電流源Ｉ２３を介して流れる電流Ｉｂ１は、導通状態とされる出力ドライブトランジスタＴ４が導通状態を維持するのに最小限必要とされる電流値である。これら一連の動作により、クロック入力端子Ｃ１に与えられるクロック信号が高論理レベルの活性状態のときには、安定に入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号に対応する論理の信号が内部出力ノードＭ１およびＭ２へ出力される。
【０１６０】
一方、データ保持段１５ｃにおいては、ラッチ段（トランジスタＴ１７、Ｔ１８、およびＴ２０）が活性状態とされており、その入力部の差動段は非活性状態とされる。この状態においては、トランジスタＴ１１およびＴ１２は差動増幅動作は行なわず、内部出力ノードＭ１およびＭ２に現われた相補論理信号は伝達されない。今、出力端子Ｖｏ１が高論理レベル、出力端子Ｖｏ２が低論理レベルとする。この状態では、出力ドライブトランジスタＴ１３が導通状態にあり、内部ノードＡ３の電位は高論理レベルになり、一方、出力ドライブトランジスタＴ１４は遮断状態にあり、内部ノードＡ４の電位は低論理レベルにある。ラッチ段において、トランジスタＴ１７が遮断状態、トランジスタＴ１８が導通状態とされ、内部ノードＡ４上の低論理レベルの電位は、トランジスタＴ１８、活性化トランジスタＴ２０および電流源Ｉ２５により低論理レベルに維持される。内部ノードＡ３は、トランジスタＴ１７が遮断状態であり、抵抗素子ＲＲ３により高論理レベルに維持される。
【０１６１】
安定化回路１５ｄにおいては、トランジスタＴ３４が導通状態、トランジスタＴ３３が遮断状態とされ、出力端子Ｖｏ２は、トランジスタＴ３４、Ｔ２４および電流源Ｉ２４を介して流れるエミッタフォロワ電流Ｉｅ２により低論理レベルに維持される。一方、トランジスタＴ３４は遮断状態にあり、出力端子Ｖｏ１は、出力ドライブトランジスタＴ１３により高論理レベルに維持される。このトランジスタＴ３３およびＴ３４を設けることにより、出力ドライブ段のトランジスタＴ１５およびＴ１６の非活性時において出力端子Ｖｏ１およびＶｏ２におけるエミッタフォロワ電流の流れる経路を与え、出力端子Ｖｏ１およびＶｏ２における電位を安定に維持する。ダイオードＤ７およびＤ８は、出力端子Ｖｏ１が高論理レベルの電位レベルのときには、ダイオードＤ７が導通し、ダイオードＤ８が遮断状態となり、導通状態にある出力ドライブトランジスタＴ１３に、電流源Ｉ２６により与えられる微少電流Ｉｂ２の流れを生じさせる。これにより、出力端子Ｖｏ１の電位上昇に伴って出力ドライブトランジスタＴ１３が遮断状態となるのを防止する。
【０１６２】
クロック入力端子Ｃ１に与えられるクロック信号が低論理レベルの非活性状態となり、クロック入力端子Ｃ２に与えられるクロック信号が活性状態の高論理レベルとされたときには、安定化回路１５ａおよび１５ｃにおける差動動作およびラッチ動作が切換えられ、また安定化回路１５ｂおよび１５ｄにおいてラッチ動作の活性／非活性状態が切換えられる。すなわち、データ保持回路１５ａにおいては、トランジスタＴ７およびＴ８により、内部ノードＡ１およびＡ２の信号電位のラッチが行なわれる。安定化回路１５ｂにおいては、トランジスタＴ３１およびＴ３２における内部出力ノードＭ１およびＭ２の信号電位のラッチが行なわれる。このときダイオードＤ５およびＤ６は、内部出力ノードＭ１またはＭ２の一方に微少電流の流れを生じさせる動作を持続する。
【０１６３】
データ保持回路１５ｃにおいては、トランジスタＴ１１およびＴ１２により差動増幅動作が行なわれ、内部出力ノードＭ１およびＭ２に現われた相補論理の内部信号を差動的に増幅して内部ノードＡ３およびＡ４へ伝達する。ラッチ段（トランジスタＴ１７およびＴ１８）は非活性状態にあり、出力ドライブトランジスタＴ１３およびＴ１４は、この新たに内部ノードＡ３およびＡ４に伝達された信号電位に応答してその導通状態／遮断状態が決定される。また出力ドライブトランジスタＴ１５およびＴ１６も同様、この内部出力ノードＭ１およびＭ２上の相補論理の信号に応答して一方が導通状態、他方が遮断状態とされる。出力ドライブトランジスタＴ１３およびＴ１５は一方が導通状態、他方が遮断状態となり、また出力ドライブトランジスタＴ１４およびＴ１６は、一方が導通状態、他方が遮断状態とされる。安定化回路１５ｄにおいては、ラッチ段（トランジスタＴ３３およびＴ３４）が非活性状態とされる。この状態において、ダイオードＤ７およびＤ８による出力安定化が行なわれる。すなわち、先のラッチ時の動作と同様、出力端子Ｖｏ１およびＶｏ２に新たに現われた相補論理の出力信号に従ってダイオードＤ７およびＤ８の一方が導通状態とされ、導通状態となる出力ドライブトランジスタの一方に微少電流の流れを生じさせる。
【０１６４】
以上のように、出力ドライブトランジスタＴ５およびＴ６からなる出力ドライブ段と、ラッチトランジスタＴ３１およびＴ３２からなるラッチ段を相補的に活性状態とすることにより、内部出力ノードＭ１およびＭ２に常時安定にエミッタフォロワ電流を流すことができ、内部出力ノードＭ１およびＭ２上の信号電位を安定に保持することができる。またダイオードＤ５およびＤ６および電流源Ｉ２３を設けることにより、導通状態とされるべき出力ドライブトランジスタＴ３またはＴ４に常時電流の流れを生じさせることができ、出力が高インピーダンス状態となるのを防止することができる。これは、またデータ保持回路１５ｃおよび安定化回路１５ｄにおいても同様である。
【０１６５】
この図１５に示すデータ保持機能を備える回路は、基本的に図１２に示すエミッタ結合型論理回路のそれと同じであり、先に図１２以降において説明した回路と同じ効果を実現することができる。特に、出力ドライブ段を入力端子Ｖｉ１およびＶｉ２に与えられる相補論理信号で直接駆動し、また相補内部出力ノードＭ１およびＭ２上の信号により出力ドライブトランジスタＴ１５およびＴ１６を直接駆動することにより、これらの出力ドライブトランジスタへ与えられる差動信号の振幅を十分大きくすることができ、安定かつ高速で動作するデータ保持回路を実現することができる。また、ダイオードＤ５〜Ｄ８を用いて内部出力ノードおよび出力端子の信号電位の安定化を図るため、簡易な回路構成で出力安定を実現することができる。このダイオードＤ５、Ｄ６および電流源Ｉ２３、またはダイオードＤ７、Ｄ８および電流源Ｉ２６の構成に代えて先の図１２ないし図１４で示す構成を利用することもできる。
【０１６６】
［実施例１５］
図１６は、この発明の第１５の実施例であるエミッタ結合型論理回路を利用するデータラッチ回路の構成を示す図である。図１６に示すデータラッチ回路１６は、安定化回路１６ｂおよび１６ｄの構成を除いて図１５に示すデータラッチ回路と同じ構成を備える。このデータラッチ回路１６のデータ保持回路１５ａおよび１５ｃの構成は、図１５に示す回路と同じ構成であり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１６７】
内部出力ノードＭ１およびＭ２上の信号電位を安定化しかつ保持するための安定化回路１６ｂは、一方端が内部出力ノードＭ１に接続される抵抗素子ＲＲ５と、その一方端が内部出力ノードＭ２に接続されかつその他方端が抵抗素子ＲＲ５の他方端に接続される抵抗素子ＲＲ６と、そのベースがクロック信号入力端子Ｃ２に接続され、そのコレクタが抵抗素子ＲＲ５およびＲＲ６の他方端に接続され、そのエミッタが電流源Ｉ２８を介して第２の電源端子Ｖｅｅに結合される活性化トランジスタＴ２３を含む。電流源Ｉ２８は、電流源Ｉ２２とほぼ同じ電流駆動力を有する。
【０１６８】
安定化回路１６ｄは、出力端子Ｖｏ１に接続される一方端を有する抵抗素子ＲＲ７と、出力端子Ｖｏ２に接続される一方端と抵抗素子ＲＲ７の他方端に接続される他方端を有する抵抗素子ＲＲ８と、クロック入力端子Ｃ１に接続されるベースと、抵抗素子ＲＲ７およびＲＲ８の他方端に接続されるコレクタと、電流源Ｉ２８を介して第２の電源端子Ｖｅｅに結合されるエミッタを有する活性化トランジスタＴ２４を含む。
【０１６９】
活性化トランジスタＴ２３およびＴ２４は、ＮＰＮバイポーラトランジスタで構成され、そのベースへ与えられる信号が高論理レベルのときに動作状態とされる。
【０１７０】
次に動作について説明する。データ保持回路１５ａおよび１５ｃの動作は、図１５に示すデータ保持回路１５ａおよび１５ｃと同じであり、安定化回路１６ｂおよび１６ｄの動作について説明する。
【０１７１】
クロック入力端子Ｃ１に与えられるクロック信号が高論理レベルのとき、信号入力端子Ｖｉ１およびＶｉ２に与えられた相補論理の入力信号に従って、トランジスタＴ５およびＴ６の一方が導通状態、他方が遮断状態となる。出力ドライブトランジスタＴ３およびＴ４は、またトランジスタＴ１およびＴ２の差動増幅信号（ノードＡ１およびＡ２の電位）に応答して一方が導通状態、他方が遮断状態とされる。これにより、内部出力ノードＭ１およびＭ２の一方が高論理レベル、他方が低論理レベルとなる。今、出力ドライブトランジスタＴ３が導通状態、出力ドライブトランジスタＴ４が遮断状態の状態を考える。この場合には、プルダウン用のトランジスタＴ５は遮断状態、トランジスタＴ６が導通状態である。内部出力ノードＭ１が出力ドライブトランジスタＴ３を介して充電されてその電位が高論理レベルとなる。一方、内部出力ノードＭ２は、トランジスタＴ６、Ｔ２１および電流源Ｉ２２により放電され、その電位レベルは低論理レベルとなる。安定化回路１６ｂにおいては、活性化トランジスタＴ２３が遮断状態である。この状態においては、内部出力ノードＭ１の電位が高論理レベル、内部出力ノードＭ２の電位が低論理レベルである。内部出力ノードＭ１およびＭ２の間に抵抗素子ＲＲ５およびＲＲ６が直列に接続されるため、出力ドライブトランジスタＴ３からの電流が、抵抗素子ＲＲ５およびＲＲ６を介して導通状態のトランジスタＴ６、トランジスタＴ２１および電流源Ｉ２２を介して流れる。抵抗素子ＲＲ５およびＲＲ６の抵抗値は十分高く、内部出力ノードＭ１から抵抗素子ＲＲ５およびＲＲ６を介して内部出力ノードＭ２へ流れる電流は微少電流である。これにより、導通状態の出力ドライブトランジスタＴ３には常時電流が流れることになり、トランジスタＴ３は常時導通状態を維持することができる。このトランジスタＴ３から抵抗素子ＲＲ５およびＲＲ６を介して内部出力ノードＭ２へ与えられる微少電流により、出力ドライブトランジスタＴ４を介して流れる電流が低下し、これにより電流源Ｉ２２を介して流れるエミッタフォロワ電流Ｉｅは一定値を維持する。ここで、出力ドライブトランジスタＴ４は、遮断状態においても、電流を供給している（完全な非導通状態とはされていない）。
【０１７２】
クロック入力端子Ｃ１に与えられるクロック信号が低論理レベルとされ、活性化トランジスタＴ２１が遮断状態となると、クロック入力端子Ｃ２へ与えられるクロック信号が高論理レベルとなり、活性化トランジスタＴ２３が導通状態とされる。この状態においては、抵抗素子ＲＲ５およびＲＲ６が共通に電流源Ｉ２８に接続される。電流源Ｉ２８を介して流れる電流は小さな値の電流Ｉｂである。この状態においては、トランジスタＴ５およびＴ６には電流が流れない（活性化トランジスタＴ２１が非導通状態にある）。したがって、抵抗素子ＲＲ５およびＲＲ６には、この内部出力ノードＭ１およびＭ２の電位に従って決定される電流が流れる。今、内部出力ノードＭ１の高論理レベルの電圧をＶＨ、内部出力ノードＭ２の低論理レベルの電位をＶＬとし、抵抗素子ＲＲ５およびＲＲ６の抵抗値をともにＲとすると、抵抗素子ＲＲ５およびＲＲ６には次式で表わされる電流が流れる。
【０１７３】
ＲＲ５：｛Ｉｂ＋（ＶＨ−ＶＬ）／Ｒ｝／２
ＲＲ６：｛Ｉｂ−（ＶＨ−ＶＬ）／Ｒ｝／２
出力ドライブトランジスタＴ３およびＴ４には常時微少電流が流れるため、導通状態とすべき出力ドライブトランジスタが常時導通状態を維持することができる。またこのとき、抵抗素子ＲＲ５およびＲＲ６を流れる電流は、この内部出力ノードＭ１およびＭ２の信号電位に応じて決定されており、したがってこの内部出力ノードＭ１およびＭ２における電位差が小さくなることはなく、安定に内部出力ノードＭ１およびＭ２の信号電位を維持することができる。
【０１７４】
安定化回路１６ｄにおいても、安定化回路１６ｂと同じ動作が行なわれる。ただし、安定化回路１６ｄはクロック入力端子Ｃ１へ与えられるクロック信号に応答してその動作態様が決定されており、その動作状態は、安定化回路１６ｂと相補的なものとなる。電流源Ｉ２８は、交互に安定化回路１６ｂおよび１６ｄにより利用されるため、簡易な回路構成で、かつ低消費電流で安定に相補論理の入力信号を取込みかつラッチして出力するラッチ回路を実現することができる。また、電流源Ｉ２２はデータ保持回路１５ａおよび１５ｃにより交互に利用される。データ保持回路１５ａおよび１５ｃは、交互に活性化されるため、２つの回路段を設けても、一方のデータ保持回路のみが電流源を使用するため、消費電流を低減することができる。
【０１７５】
この図１６に示す構成においても、図１５に示す第１５の実施例と同様の効果を実現することができる。
【０１７６】
［その他の変更例］
上記図１ないし図１６に示す構成においては、トランジスタとしては、ＮＰＮバイポーラトランジスタのみが利用されており、第１の電源端子Ｖｃｃから第２の電源端子Ｖｅｅへ電流が流れるように構成されている。このとき、第１の電源端子Ｖｃｃの電位が第２の電源端子Ｖｅｅの電圧よりも低い場合には、先の実施例すべてにおいて、ＮＰＮバイポーラトランジスタに代えてＰＮＰバイポーラトランジスタを用いることにより同様の動作を実現することができる。ダイオードは、そのアノードとカソードとが逆転される。
【０１７７】
また上記実施例のいずれにおいても、バイポーラトランジスタが用いられているが、これはＭＯＳトランジスタのような絶縁ゲート型電界効果トランジスタ、およびガリウム・ヒ素により構成されるＭＥＳＦＥＴ（金属−半導体電界効果型トランジスタ）などのトランジスタを用いても同様の効果を得ることができる。絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を用いる場合には、ソース結合型論理回路、または電流モード型論理回路が構成される。これらのエミッタ結合型論理回路、ソース結合型論理回路、および電流モード型論理回路を総称して電流切換型論理回路と称す。
【０１７８】
また、１段の論理回路において、入力端子Ｖｉ１およびＶｉ２へ与えられる論理信号の論理が反転されて出力端子Ｖｏ１およびＶｏ２へ伝達されている。たとえば、入力端子Ｖｉ１に高論理レベルの信号が出力された場合には、出力端子Ｖｏ１に低論理レベルが出力される。この場合、回路はバッファ機能を有するように構成されてもよい。すなわち、入力端子Ｖｉ１に高論理レベルの信号が与えられたとき、出力端子Ｖｏ１に高論理レベルの信号が出力されるように構成されてもよい。
【０１７９】
【発明の効果】
以上のように、この発明によれば、１つの出力端子について出力信号が低論理レベルから高論理レベルに変化するときエミッタフォロワ電流が減少し、出力信号が高論理レベルから低論理レベルに変化するときエミッタフォロワ電流が増加するようにしたので、負荷駆動能力が向上し、またこの増減によりエミッタフォロワ電流を小さくすることができ、消費電力を削減することができる。また、プルダウントランジスタのベース電位振幅がほぼ入力信号の論理振幅に等しくなるので、回路は安定に動作する。また、回路は同一導電型トランジスタと抵抗のみで構成可能であり、容量結合用の容量素子やＰＮＰトランジスタやショットキダイオードなどの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。また、相補出力信号も容易に得られる。また出力電流制御段により、出力インピーダンスが高くなって出力が不安定になるのを防止できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図２】この発明の第２の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図３】この発明の第３の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図４】この発明の第４の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図５】この発明の第５の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図６】この発明の第６の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図７】この発明の第７の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図８】この発明の第７の実施例の変形例によるエミッタ結合型論理回路の構成を示す回路図である。
【図９】この発明の第８の実施例によるラッチ回路の構成を示す回路図である。
【図１０】この発明の第９の実施例によるＮＯＲ論理回路の構成を示す回路図である。
【図１１】この発明の第１０の実施例であるエミッタ結合型論理回路の構成を示す回路図である。
【図１２】この発明の第１１の実施例であるエミッタ結合型論理回路の構成を示す回路図である。
【図１３】この発明の第１２の実施例であるエミッタ結合型論理回路の構成を示す回路図である。
【図１４】この発明の第１３の実施例であるエミッタ結合型論理回路の構成を示す回路図である。
【図１５】この発明の第１４の実施例であるデータラッチ回路の構成を示す回路図である。
【図１６】この発明の第１５の実施例であるデータラッチ回路の構成を示す回路図である。
【図１７】従来のエミッタ結合型論理回路３１の構成を示す回路図である。
【図１８】従来の他のエミッタ結合型論理回路３２の構成を示す回路図である。
【図１９】従来のさらに他のエミッタ結合型論理回路３３の構成を示す回路図である。
【図２０】従来のさらに他のエミッタ結合型論理回路３４の構成を示す回路図である。
【符号の説明】
１〜８ エミッタ結合型論理回路、９ ラッチ回路、１０ ＮＯＲ論理回路、Ｑ１，Ｑ２，Ｑ１５，Ｑ１６，Ｑ２５，Ｑ２６ マルチエミッタトランジスタ、Ｑ３，Ｑ４ プルアップトランジスタ、Ｑ５，Ｑ６，Ｑ１７，Ｑ１８ プルダウントランジスタ、Ｑ７，Ｑ１０，Ｑ１３，Ｑ１４ 入力トランジスタ、Ｑ８，Ｑ９，Ｑ２７ リファレンストランジスタ、Ｒ１〜Ｒ２０ 抵抗、Ｉ１〜Ｉ１３電流源、Ｖｉ１，Ｖｉ１ａ，Ｖｉ１ｂ，Ｖｉ２ 入力端子、Ｖｏ，Ｖｏ１，Ｖｏ２ 出力端子、ＣＬ，ＣＬ１，ＣＬ２ 負荷容量、Ｔ１，Ｔ２，Ｔ１１，Ｔ１２入力トランジスタ、Ｔ３〜Ｔ６，Ｔ１３〜Ｔ１６ 出力ドライブトランジスタ、Ｔ７，Ｔ８ 安定化トランジスタ、Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３７，Ｔ３８ ラッチトランジスタ、Ｄ１〜Ｄ８ ダイオード、Ｔ１７，Ｔ１８ ラッチトランジスタ、Ｔ９，Ｔ１０，Ｔ１９〜Ｔ２４ 活性化トランジスタ、Ｉ２１〜Ｉ２６ 電流源、ＲＲ１〜ＲＲ８ 抵抗素子。
【産業上の利用分野】
この発明は、エミッタ結合型論理回路、ソース結合型論理回路、および電流モード論理回路などの電流切換型論理回路に関する。
【０００２】
【従来の技術】
図１７は従来のエミッタ結合型論理回路３１の構成を示す回路図である。図１７を参照して、このエミッタ結合型論理回路３１は、入力端子Ｖｉ１、基準電圧端子Ｖｂｂ１、第１および第２の出力端子Ｖｏ１，Ｖｏ２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。入力端子Ｖｉ１には高論理レベルと低論理レベルを持つ２値の論理信号が入力される。基準電位端子Ｖｂｂ１には入力論理信号の論理のしきい値が印加される。第１の電源端子Ｖｃｃには一方動作電源電圧としての第１の電源電位が印加され、第２の電源端子Ｖｅｅには第１の電源電位より低い他方動作電源電圧としての第２の電源電位が印加される。第１および第２の出力端子Ｖｏ１，Ｖｏ２にはそれぞれ次段のゲートの入力容量や配線容量といった負荷容量がぶら下がっている。
【０００３】
このエミッタ結合型論理回路３１は、さらに、電流切換回路３１ａおよびエミッタフォロワ回路３１ｂを含む。電流切換回路３１ａは、入力トランジスタＱ３１、リファレンストランジスタＱ３２、抵抗Ｒ３１，Ｒ３２および電流源Ｉ３１を含む。トランジスタＱ３１およびＱ３２のベースは、それぞれ入力端子Ｖｉ１および基準電位端子Ｖｂｂ１に接続され、それぞれのコレクタは抵抗Ｒ３１およびＲ３２を介して第１の電源端子Ｖｃｃに接続され、それぞれのエミッタは互いに共通接続されるとともに電流源Ｉ３１を介して第２の電源端子Ｖｅｅに接続される。
【０００４】
エミッタフォロワ回路３１ｂは、プルアップトランジスタＱ３３，Ｑ３４および電流源Ｉ３２，Ｉ３３を含む。プルアップトランジスタＱ３３，Ｑ３４のベースはそれぞれトランジスタＱ３１，Ｑ３２のコレクタに接続され、それぞれのコレクタはともに第１の電源端子Ｖｃｃに接続され、それぞれのエミッタは第１および第２の出力端子Ｖｏ１およびＶｏ２に接続されるとともに、電流源Ｉ３２およびＩ３３を介して第２の電源端子Ｖｅｅに接続される。
【０００５】
次に動作について説明する。入力論理信号が低論理レベルから高論理レベルに変化したとき、トランジスタＱ３１が導通状態になり、トランジスタＱ３２は遮断状態になる。したがって、電流源Ｉ３１のスイッチング電流ＩｓのほとんどはトランジスタＱ３１を介して抵抗Ｒ３１を流れる。抵抗Ｒ３１における電圧降下によりトランジスタＱ３３のベース電位が下がり、トランジスタＱ３３は遮断状態になる。一方、トランジスタＱ３２のコレクタ電圧すなわちトランジスタＱ３４のベース電圧はほぼ第１の電源端子Ｖｃｃの電位まで上昇し、トランジスタＱ３４は導通状態になる。このため、出力端子Ｖｏ１に接続された負荷容量の電荷が電流源Ｉ３２により引き抜かれ、出力端子Ｖｏ１の電圧は高論理レベルから低論理レベルに変化する。一方、出力端子Ｖｏ２に接続された負荷容量はトランジスタＱ３４を介して充電され、出力端子Ｖｏ２の電圧は低論理レベルから高論理レベルに変化する。
【０００６】
このエミッタ結合型論理回路３１にあっては、負荷容量が論理回路３１の応答速度を遅くするため、高速化を図るためには電流源Ｉ３２，Ｉ３３を流れるエミッタフォロワ電流Ｉｅ１，Ｉｅ２を増加させなければならず、消費電力の増大を招くという欠点がある。また、エミッタフォロワ電流Ｉｅ１，Ｉｅ２が出力が変化しないときでも流れ続けるため、電流利用効率が悪いという欠点もある。
【０００７】
このような欠点を克服するものとしてたとえばISSCC'89（International Solid State Circuits Conference ）, p224-p225 に記載された回路が挙げられる。図１８はこの文献に示されたエミッタ結合型論理回路３２の構成を示す回路図である。図１８を参照して、このエミッタ結合型論理回路３２は、入力端子Ｖｉ１、基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、このエミッタ結合型論理回路３２は、図１７で示した電流切換回路３１ａと、エミッタフォロワ回路３２ｂを含む。
【０００８】
エミッタフォロワ回路３２ｂは、容量素子Ｃ３１、ダイオードＤ３１，Ｄ３２、電流源Ｉ３４、プルアップトランジスタＱ３３、プルダウントランジスタＱ３５および抵抗３３を含む。ダイオードＤ３１，Ｄ３２、および電流源Ｉ３４は、第１の電源端子Ｖｃｃと第２の電源端子Ｖｅｅの間に直列に接続され、バイアス回路を構成する。容量素子Ｃ３１は、リファレンストランジスタＱ３２のコレクタとノードＮ３１の間に接続される。プルアップトランジスタＱ３３のベースは入力トランジスタＱ３１のコレクタに接続され、そのコレクタは第１の電源端子Ｖｃｃに接続され、そのエミッタは出力端子Ｖｏ１に接続される。プルダウントランジスタＱ３５のベースはノードＮ３１に接続され、そのコレクタは出力端子Ｖｏ１に接続され、そのエミッタは抵抗Ｒ３３を介して第２の電源端子Ｖｅｅに接続される。
【０００９】
次に動作について説明する。入力論理信号が低論理レベルから高論理レベルに変化したとき、トランジスタＱ３１が導通状態になり、トランジスタＱ３２は遮断状態になる。したがって、スイッチング電流ＩｓのほとんどはトランジスタＱ３１を介して抵抗Ｒ３１を流れ、抵抗Ｒ３１による電圧降下でプルアップトランジスタＱ３３のベース電位が低下し、プルアップトランジスタＱ３３は遮断状態になる。一方、トランジスタＱ３２のコレクタ電圧はほぼ第１の電源端子Ｖｃｃの電位まで上昇し、容量素子Ｃ３１による容量結合によりプルダウントランジスタＱ３５のベース電位は上昇するので、エミッタフォロワ電流Ｉｅ１は増加する。このため、出力端子Ｖｏに接続された負荷容量ＣＬ１の電荷が急速に引抜かれ、出力端子Ｖｏ１の信号は高論理レベルから低論理レベルに急速に変化する。
【００１０】
このエミッタ結合型論理回路３２にあっては、入力論理信号の論理レベルが変化しないときにはエミッタフォロワ電流Ｉｅ１を小さく設定し、入力論理信号の論理レベルが変化し、出力信号を立下げるときのみエミッタフォロワ電流Ｉｅ１を増加させるようにしているため、高速動作を保ちつつ消費電力を下げることができる。
【００１１】
しかし、高速動作のためにはノードＮ３１の電位を容量Ｃ３１の容量結合により高速で変化させる必要があるが、このためには容量素子Ｃ３１の容量値は数ｐＦ程度必要であり、面積が増加し、また、容量素子Ｃ３１を作るためにプロセスの工程数が増加するなどの欠点を有している。また、反転出力もしくは非反転出力のいずれか一方しかとれず、相補信号出力に対応できないという欠点がある。
【００１２】
相補出力が可能なエミッタ結合型論理回路として、特開平４−３６４６０７号公報の図５（ｂ）の回路が挙げられる。図１９は、先行文献に示されるエミッタ結合型論理回路３３の構成を示す回路図である。図１９を参照して、このエミッタ結合型論理回路３３は、入力端子Ｖｉ１、第１および第２の基準電位端子Ｖｂｂ１，Ｖｂｂ２、第１および第２の出力端子Ｖｏ１，Ｖｏ２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。第２の基準電位端子Ｖｂｂ２にはプルダウントランジスタＱ３５の入力のしきい値が印加される。また、このエミッタ結合型論理回路３３は、図１７で示した電流切換回路３１ａと、エミッタフォロワ回路３３ｂを含む。
【００１３】
エミッタフォロワ回路３３ｂは、プルアップトランジスタＱ３３，Ｑ３４、プルダウントランジスタＱ３５，Ｑ３６および電流源Ｉ３５を含む。プルアップトランジスタＱ３３，Ｑ３４のベースはそれぞれトランジスタＱ３１，Ｑ３２のコレクタに接続され、それぞれのコレクタはともに第１の電源端子Ｖｃｃに接続され、それぞれのエミッタは第１および第２の出力端子Ｖｏ１，Ｖｏ２に接続される。プルダウントランジスタＱ３５，Ｑ３６のベースはそれぞれトランジスタＱ３１，Ｑ３２のエミッタおよび第２の基準電圧端子Ｖｂｂ２に接続され、それぞれのコレクタは第１および第２の出力端子Ｖｏ１，Ｖｏ２に接続され、それぞれのエミッタは互いに共通接続されるとともに電流源Ｉ３５を介して第２の電源端子Ｖｅｅに接続される。
【００１４】
今、入力論理信号Ｖｉ１が低論理レベルから高論理レベルに変化したとき、上述したとおりプルアップトランジスタＱ３３のベース電位が降下し、プルアップトランジスタＱ３４のベース電位が上昇する。また、プルダウントランジスタＱ３５のベース電位はトランジスタＱ３１のエミッタフォロワ動作により入力端子Ｖｉ１に与えられた信号に追随して上昇する。したがって、プルアップトランジスタＱ３３が遮断状態になり、プルダウントランジスタＱ３５が導通状態になって、第１の出力端子Ｖｏ１の信号は高論理レベルから低論理レベルに変化する。また、プルアップトランジスタＱ３４が導通状態になり、プルダウントランジスタＱ３６が遮断状態になって、第２の出力端子Ｖｏ２の信号が低論理レベルから高論理レベルに変化する。
【００１５】
しかし、このエミッタ結合型論理回路３３にあっては、新たに第２の基準電位端子Ｖｂｂ２が必要となる他、プルダウントランジスタＱ３５のベースに印加される電位は、高論理レベルがＶｉ１（Ｈ）−ＶＢＥ，低論理レベルがＶｂｂ１−ＶＢＥとなるためその電位振幅が入力論理信号の論理振幅のほぼ半分となり、回路動作が不安定になるという欠点を有している。ここで、Ｖｉ１（Ｈ）は入力論理信号の高論理レベル電圧，ＶＢＥはトランジスタＱ３１，Ｑ３２のベース−エミッタ間電圧を示す。
【００１６】
相補出力が可能な他の従来技術として、特公平１−５４８９０号公報に記載されている回路が挙げられる。図２０はこの先行技術文献に示されるエミッタ結合型論理回路３４の構成を示す回路図である。図２０を参照して、このエミッタ結合型論理回路３４は、入力端子Ｖｉ１、第１の基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、このエミッタ結合型論理回路３４は、図１７で示した電流切換回路３１ａと、エミッタフォロワ回路３４ｂを含む。
【００１７】
エミッタフォロワ回路３４ｂは、第１および第２のエミッタを持つＮＰＮマルチエミッタトランジスタＱ３７、ショットキダイオードＳＤ３１、抵抗Ｒ３４およびＰＮＰトランジスタＱＰ３１を含む。マルチエミッタトランジスタＱ３７は、そのベースがトランジスタＱ３１のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃに接続され、その第１のエミッタがショットキダイオードＳＤ３１および抵抗Ｒ３４を介して第２の電源端子Ｖｅｅに接続され、その第２のエミッタが出力端子Ｖｏ１に接続される。また、ＰＮＰトランジスタＱＰ３１は、そのベースがショットキダイオードＳＤ３１と抵抗Ｒ３４との接続点に接続され、そのエミッタが出力端子Ｖｏ１に接続され、そのコレクタが第２の電源端子Ｖｅｅに接続される。
【００１８】
次に動作について説明する。今、入力論理信号が低論理レベルにあり、応じてトランジスタＱ３１が遮断状態にあり、かつトランジスタＱ３２，Ｑ３７が導通状態にあるとき、ショットキダイオードＳＤ１にかかる電圧はＰＮＰトランジスタＱＰ３１のベース・エミッタ間電圧よりも小さいため、ＰＮＰトランジスタＱＰ３１は遮断状態にある。したがって、負荷容量ＣＬ１は、マルチエミッタトランジスタＱ３７を介して充電され、出力端子Ｖｏ１は高論理レベルにある。
【００１９】
次いで、入力論理信号が低論理レベルから高論理レベルに変化し、応じてトランジスタＱ３１が導通状態になり、トランジスタＱ３２，Ｑ３７が遮断状態になったとき、マルチエミッタトランジスタＱ３７の第１および第２のエミッタ間の電圧とショットキダイオードＳＤ３１にかかる電圧との和がＰＮＰトランジスタＱＰ３１のベース・エミッタ間電圧よりも大きくなり、ＰＮＰトランジスタＱＰ３１が導通状態になる。したがって、負荷容量ＣＬ１の電荷はＰＮＰトランジスタＱＰ３１を介して急速に放電され、出力端子Ｖｏ１の電圧は低論理レベルとなる。
【００２０】
しかし、このエミッタ結合型論理回路３４にあっては、導電型が異なりかつ高速なＰＮＰトランジスタＱＰ３１が要求されるため、プロセスコストが増加する、あるいはＰＮダイオードと異なるショットキダイオードＳＤ３１が必要となるためプロセスが複雑になり製造コストが増加するといった欠点がある。
【００２１】
【発明が解決しようとする課題】
図１７に示す従来のエミッタ結合型論理回路３１には、負荷駆動能力の増大を図ると消費電力も増大するという欠点があった。
【００２２】
また、図１８に示す従来のエミッタ結合型論理回路３２には、相補出力が取れない、あるいは容量素子Ｃ３１を必要とするため回路面積が増加する、製造工程に容量形成工程を追加することが必要なため製造コストが増加するという欠点があった。
【００２３】
また、図１９に示す従来のエミッタ結合型論理回路３３には、新たに基準電圧源が必要であり、また動作が不安定であるという欠点があった。
【００２４】
また、図２０に示す従来のエミッタ結合型論理回路３４には、ショットキダイオードＳＤ３１やＰＮＰトランジスタＱＰ３１が必要なため製造コストが増加するという欠点があった。
【００２５】
この発明は上記のような問題点を解決するためになされたものであり、その第１の目的は低消費電力で負荷駆動能力に優れ、安定に動作し、かつ低コストの電流切換型論理回路を提供することであり、その第２の目的はさらに相補出力が取れる電流切換型論理回路を提供することである。
【００２６】
【課題を解決するための手段】
請求項１に係る電流切換型論理回路は、それぞれが第１および第２の一方側導通ノードを有する第１および第２のマルチノードトランジスタと、第１、第２および第３の電流源とを含む電流切換段を含む。この電流切換段においては、第１および第２のマルチノードトランジスタのそれぞれの制御電極ノードが互いに相補な論理の信号が入力される第１および第２の入力ノードに接続され、それぞれの他方側導通ノードが第１の電源ノードの電圧を受けるように結合され、それぞれの第１の一方側導通ノードが第１および第２の電流源を介して第２の電源ノードに接続され、それぞれのエミッタは共通に第３の電流源を介して第２の電源ノードに結合される。
【００２７】
請求項１に係る電流切換型論理回路は、さらに、第１ないし第４の出力ドライブトランジスタを含む出力ドライブ段を備える。この出力ドライブ段においては、第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードが第１および第２のマルチノードトランジスタのそれぞれの他方側導通ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続され、それぞれの一方側導通ノードが第１および第２の出力ノードに接続される。第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードが第１および第２のマルチノードトランジスタの第１の一方側導通ノードに接続され、それぞれの一方側導通ノードが共通に第２の電源ノードが電圧を受けるように接続され、かつそれぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される。
【００２８】
好ましくは第１および第２の電流源は、抵抗を備える。
また、好ましくは、第１のマルチノードトランジスタの第１の一方側導通ノードと第１の電流源の間に接続される第１の抵抗素子と、第２のマルチノードトランジスタの第１の一方側導通ノードと第２の電流源の間に接続される第２の抵抗素子をさらに備える。この第１の抵抗素子と第１の電流源との接続ノードが第３の出力ドライブトランジスタの制御電極ノードに接続され、また第２の抵抗素子と第２の電流源との接続ノードが第４の出力ドライブトランジスタの制御電極ノードに接続される。
【００２９】
請求項４に係る電流切換型論理回路は、第１および第２の入力トランジスタ、第１および第２のリファレンストランジスタ、ならびに第１および第２の電流源を含む電流切換段を含む。この電流切換段においては、第１および第２の入力トランジスタは、それぞれの制御電極ノードがそれぞれ互いに相補な論理の信号が入力される第１および第２の入力ノードに接続され、それぞれの一方側導通ノードがそれぞれ第１および第２の電流源を介して第２の電源ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続される。第１および第２のリファレンストランジスタは、それぞれの制御電極ノードが共通に基準電位を受けるように接続され、それぞれの一方側導通ノードがそれぞれ第１および第２の入力トランジスタの一方側導通ノードに接続され、それぞれの他方側導通ノードがそれぞれ第１の電源ノードの電圧を受けるように接続される。
【００３０】
この請求項４に係る電流切換型論理回路は、さらに、第１ないし第４の出力ドライブトランジスタを含む出力ドライブ段を備える。この出力ドライブ段においては、第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ第１および第２のリファレンストランジスタの他方側導通ノードに接続され、それぞれの一方側導通ノードがそれぞれ第１および第２の出力ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続される。第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ第１および第２の入力トランジスタの一方側導通ノードに接続され、それぞれの一方側導通ノードが共通に第２の電源ノードの電圧を受けるように接続され、それぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される。
【００３１】
請求項５に係る電流切換型論理回路は、第１および第２の入力ノードに与えられる互いに相補な論理信号を差動的に増幅して相補内部論理信号を出力する電流切換段と、各々が第１および第２の一方側導通ノードを有する第１および第２のマルチノード出力ドライブトランジスタと、第３および第４の出力ドライブトランジスタと、第１および第２の分圧回路を含む出力ドライブ段を含む。この出力ドライブ段において、第１および第２のマルチノード出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ相補内部論理信号をそれぞれ受け、それぞれの第１の一方側導通ノードが第１および第２の分圧段を介して第２の電源ノードの電圧を受けるように接続され、それぞれの第２の一方側導通ノードがそれぞれの第１および第２の出力ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続される。第１および第２の分圧段は、第１の一方側導通ノード各々と第２の電源ノード上の電圧とをそれぞれ分圧して出力する。第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ第１および第２の分圧段により分圧されるように接続され、それぞれの一方側導通ノードが第２の電源ノードの電圧を受けるように接続され、それぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される。
【００３２】
請求項６に係る電流切換型論理回路は、互いに相補的に活性化される差動段およびラッチ段を含むデータ保持段を含む。この差動段は第１および第２の入力ノードへ与えられた互いに相補な論理の信号を差動的に増幅して相補内部論理信号を出力する。ラッチ段は、差動段と相補的に活性化されてこの差動段の出力する相補内部論理信号を保持する。
【００３３】
請求項６に係る電流切換型論理回路は、さらに、それぞれが第１および第２の一方側導通ノードを有する第１および第２の出力ドライブトランジスタと、第３および第４の出力ドライブトランジスタと、第１および第２の分圧段を含む出力ドライブ段を備える。この出力ドライブ段において、第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ相補内部論理信号を受け、それぞれの第１の一方側導通ノードがそれぞれ第１および第２の分圧段を介して第２の電源ノードの電圧を受けるように接続され、それぞれの第２の一方側導通ノードがそれぞれ第１および第２の出力ノードに接続され、それぞれの他方側導通ノードが共通に第１の電源ノード上の電圧を受けるように接続される。この第１および第２の出力ドライブトランジスタのそれぞれの第１の一方側導通ノードの電圧は、またラッチ段へ与えられ、ラッチ段はこの与えられた信号に応答して相補内部論理信号をラッチする。第１および第２の分圧段は、それぞれ第１および第２の出力ドライブトランジスタのそれぞれの第１の一方側導通ノードと第２の電源ノードの電圧を分圧して出力する。第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードがそれぞれ第１および第２の分圧段から与えられる分圧電圧を受けるように接続され、それぞれの一方側導通ノードが第２の電源ノードの電圧を受けるように接続され、それぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される。
【００３４】
好ましくは、第１および第２の分圧段は、それぞれ、互いに直列に接続される複数の抵抗素子を含む。
【００３５】
また第１および第２の分圧段は、それぞれ、互いに直列に接続されるダイオード素子および抵抗素子を含んでもよい。
【００３６】
さらに、第３および第４の出力ドライブトランジスタの一方側導通ノードと第２の電源ノードの間にそれぞれ別々に抵抗素子が接続される。
【００３７】
また、好ましくは、第３および第４の出力ドライブトランジスタの一方側導通ノードと第２の電源ノードの間に共通に第４の電流源がさらに接続される。
【００３８】
また、好ましくは、第１および第２の出力ノードそれぞれと第２の電源ノードの間に別々の電流源が接続される。
【００３９】
また、好ましくは、さらに、それぞれの制御電極ノードがそれぞれ第４および第３の出力ドライブトランジスタの制御電極ノードに接続され、それぞれの一方側導通ノードが共通に電流源を介して第２の電源ノードに接続され、かつそれぞれの他方側導通ノードがそれぞれ第１および第２の出力ノードに接続される第１および第２の安定化トランジスタがさらに設けられる。
【００４０】
請求項１３に係る電流切換型論理回路は、それぞれが第１および第２の一方側導通ノードを有する複数の入力トランジスタと、リファレンストランジスタと、第１および第２の電流源を含む論理演算段を備える。この論理演算段において、複数の入力トランジスタは、それぞれの制御電極ノードがそれぞれ互いに異なる複数の論理信号を受けるように接続され、それぞれの第１の一方側導通ノードが共通に第１の電流源を介して第２の電源ノードに結合され、それぞれの第２の一方側導通ノードが共通に第２の電流源を介して第２の電源ノードに結合され、それぞれの他方側導通ノードが共通に第１の電源ノードの電圧を受けるように接続される。リファレンストランジスタは、その制御電極ノードが基準電位を受けるように接続され、その一方側導通ノードが複数の入力トランジスタの第２の一方側導通ノードに共通に接続され、その他方側導通ノードが第１の電源ノードの電圧を受けるように接続される。
【００４１】
請求項１３に係る電流切換型論理回路は、さらに、第１および第２の出力ドライブトランジスタを含む出力ドライブ段を含む。第１の出力ドライブトランジスタは、その電源ノードが複数の入力トランジスタの他方側導通ノードに共通に接続され、その一方側導通ノードが出力ノードに接続され、その他方側導通ノードが第１の電源ノード上の電圧を受けるように接続される。第２の出力ドライブトランジスタは、その制御電極ノードが複数の入力トランジスタの第１の一方側導通ノードに共通に接続され、その一方側導通ノードが第２の電源ノード上の電圧を受けるように接続され、その他方側導通ノードが出力ノードに接続される。
【００４２】
好ましくは、さらに、第２の出力ドライブトランジスタの一方側導通ノードと第２の電源ノードの間に接続される第３の抵抗素子を備える。
【００４３】
請求項１５に係る電流切換型論理回路は、第２の論理の電圧を供給する第２の電源に結合される第１の電流源と、それぞれの一方側導通ノードが共通に接続されかつ第１の電流源に結合され、それぞれの制御電極ノードが互いに相補な論理の入力信号をそれぞれ受けるように接続され、かつそれぞれの他方側導通ノードに入力信号に従って互いに相補な論理の内部信号が出力される１対の差動トランジスタと、この１対の差動トランジスタからの相補な内部信号の一方に応答して第１の出力ノードを第１の論理レベルへドライブする第１の出力ドライブトランジスタと、内部信号の他方に応答して第１の出力ドライブトランジスタと相補的に導通して、第２の出力ノードを第１の論理レベルへドライブするための第２の出力ドライブトランジスタと、第２の電源に結合される第２の電流源と、入力信号の一方に応答して第１の出力ドライブトランジスタと相補的に導通し、第２の電流源と第１の出力ノードとを結合して第１の出力ノードを第２の論理レベルへドライブするための第３の出力ドライブトランジスタと、入力信号の他方に応答して第２および第３の出力ドライブトランジスタと相補的に導通して、第２の電流源と第２の出力ノードとを結合して第２の出力ノードを第２の論理レベルへドライブする第４の出力ドライブトランジスタと、第１および第２の出力ノードと第２の電源との間に結合される、第２の電流源が有する電流駆動力よりも小さな電流駆動力を有する出力電流制御手段を備える。
【００４４】
好ましくは、この出力電流制御手段は、第２の電流源が有する電流駆動力よりも小さな電流駆動力を有しかつ第２の電源に結合される第３の電流源と、第１の出力ノードと第３の電流源との間に結合される第１のダイオード素子と、第２の出力ノードと第３の電流源との間に結合される第２のダイオード素子とを備える。これら第１および第２のダイオード素子は、それぞれ第１および第２の出力ドライブトランジスタの導通時に導通するように接続される。
【００４５】
また、出力電流制御手段は、第２の電源に結合されかつ第２の電流源の電流駆動力よりも小さな電流駆動力を有する第３の電流源と、第１の出力ノードと第３の電流源との間に接続される第１の抵抗素子と、第２の出力ノードと第３の電流源との間に接続される第２の抵抗素子とを備える。
【００４６】
また、これに代えて、出力電流制御手段は、第１の電源に結合されかつ第２の電流源の有する電流駆動力よりも小さな電流駆動力を有する第３の電流源と、入力信号の他方を受ける制御電極ノードと、第３の電流源に結合される一方側導通ノードと、第１の出力ノードに結合される他方側導通ノードとを有し、第３の出力ドライブトランジスタと相補的に導通状態となる第１のトランジスタ素子と、入力信号の一方を受ける制御電極ノードと、第３の電流源に結合される一方側導通ノードと、第２の出力ノードに結合される他方側導通ノードとを有し、第４の出力ドライブトランジスタと相補的に導通状態となる第２のトランジスタ素子とを備える。
【００４７】
また、これに代えて、好ましくは、出力電流制御手段は、第１の出力ノードと第１の電源との間に接続されかつ第２の電流源よりも電流駆動力の小さな第３の電流源と、第２の出力ノードと第２の電源との間に接続されかつ第２の電流源の電流駆動力よりも小さな電流駆動力を有する第４の電流源とを備える。
【００４８】
請求項２０に係る電流切換型論理回路は、第２の論理レベルの電圧を供給する第２の電源に結合される第１の電流源と、入力ノードに与えられる互いに相補な論理の信号を差動的に増幅して第１および第２の内部中間ノードへ相補論理信号を生成する第１の差動段と、第１のクロック信号に応答して第１の差動段を第１の電流源へ結合してこの第１の差動段を活性化する第１の活性化トランジスタと、第１の内部出力ノードと第１の論理の電圧を供給する第１の電源との間に結合され、第１の内部中間ノード上の信号に応答して導通し、第１の内部出力ノードを第２の論理レベルへとドライブする第１の出力ドライブトランジスタと、第２の内部出力ノードと第１の電源との間に結合され、第２の内部中間ノード上の信号に応答して第１の出力ドライブトランジスタと相補的に導通し、第２の内部出力ノードを第１の論理レベルへとドライブする第２の出力ドライブトランジスタと、活性化時第１および第２の内部中間ノードの電位を保持する第１のラッチ手段と、第１のクロック信号と逆相の第２のクロック信号に応答して第１のラッチ段を第１の電流源へ結合して第１のラッチ手段を活性化する第２の活性化トランジスタと、第２の電源に結合される第２の電流源と、第１および第２の出力ドライブトランジスタと相補的に導通するように入力信号をそれぞれの制御電極ノードに受けかつそれぞれの一方側導通ノードが共通に接続されかつそれぞれの他方側導通ノードがそれぞれ第１および第２の内部出力ノードに結合される１対のトランジスタを含む第２の差動段と、第１のクロック信号に応答してこの第２の差動段の１対のトランジスタの一方側導通ノードを第２の電流源に結合して第２の差動段を活性化する第３の活性化トランジスタと、第２のクロック信号に応答して活性化され、第１および第２の内部出力ノードの電位を保持する第２のラッチ手段と、第１および第２の内部出力ノードの信号を差動的に増幅して第３および第４の内部中間ノードへ伝達する第３の差動段と、第３の電流源と、第２のクロック信号に応答して第３の差動段を第３の電流源に結合して第３の差動段を活性化する第５の活性化トランジスタと、第３の内部中間ノード上の信号に応答して第１の出力ノードを第２の論理レベルへドライブする第３の出力ドライブトランジスタと、第４の内部中間ノードの信号に応答して第２の出力ノードを第２の論理レベルへドライブする第４の出力ドライブトランジスタと、第１のクロック信号に応答して活性化され、第３および第４の内部中間ノードの電位をラッチする第３のラッチ手段と、第１および第２の内部出力ノード上の信号に応答して第３および第４の出力ドライブトランジスタと相補的に導通する１対のトランジスタを含む第４の差動段と、第２のクロック信号に応答してこの第４の差動段を第２の電流源に結合して第３の差動段を活性化する第７の活性化トランジスタと、第１のクロック信号に応答して活性化され、第１および第２の出力ノードの電位をラッチする第４のラッチ手段とを備える。
【００４９】
好ましくは、第２のラッチ手段は、第２の電源に結合される第４の電流源と、第１の内部出力ノードに接続される制御電極ノードと、一方側導通ノードと、第２の内部出力ノードに接続される他方側導通ノードとを有する第１のラッチトランジスタと、第２の内部出力ノードに接続される制御電極ノードと、第１のラッチトランジスタの一方側導通ノードに接続される一方側導通ノードと、第２の内部出力ノードに接続される他方側導通ノードとを有する第２のラッチトランジスタと、第２のクロック信号に応答して第１および第２のラッチトランジスタの一方側導通ノードを共通に第４の電流源へ結合する第８の活性化トランジスタを備える。また、第４のラッチ手段は、第１の出力ノードに接続される制御電極ノードと一方側導通ノードと、第２の出力ノードに接続される他方側導通ノードとを有する第３のラッチトランジスタと、第２の出力ノードに接続される制御電極ノードと、第３のラッチトランジスタの一方側導通ノードに接続される一方側導通ノードと、第２の出力ノードに接続される他方側導通ノードとを有する第４のラッチトランジスタと、第１のクロック信号に応答して第４の電流源へ第３および第４のラッチトランジスタの一方側導通ノードを共通に結合する第９の活性化トランジスタとを備える。
【００５０】
またこれに代えて、好ましくは、第２のラッチ手段は第１の出力ノードに接続される一方端と、他方端とを有する第１の抵抗素子と、第２の内部出力ノードに接続される一方端と、第１の抵抗素子の他方端に接続される他方端を有する第２の抵抗素子と、第４の電流源と、第２のクロック信号に応答して第１および第２の抵抗素子の他方端を共通に第４の電流源へ結合する第８の活性化トランジスタを含む。また第４のラッチ手段は、第１の出力ノードに接続される一方端と、他方端とを有する第３の抵抗素子と、第２の出力ノードに接続される一方端と第３の抵抗素子の他方端に接続される他方端とを有する第４の抵抗素子と、第１のクロック信号に応答して第３および第４の抵抗素子の他方端をともに第４の電流源へ結合する第９の活性化トランジスタを含む。
【００５１】
また好ましくは、第１および第２の内部出力ノードと第２の電源との間に結合され、かつ第２の電流源の電流駆動力よりも小さな電流駆動力を有する第１の出力電流制御手段と、第１および第２の出力ノードと第１の電源との間に接続され、第２の電流源の電流駆動よりも小さな電流駆動力を有する第２の出力電流制御手段をさらに含む。
【００５２】
好ましくは、この第１の出力電流制御手段は、第１および第２の出力ドライブトランジスタのうち導通状態とされる出力ドライブトランジスタに電流の流れを生じさせる手段を含み、第２の出力電流制御手段は、第３および第４の出力ドライブトランジスタのうち導通状態とされる出力ドライブトランジスタに電流の流れを生じさせる手段を含む。
【００５３】
【作用】
請求項１の発明の電流切換型論理回路にあっては、第１のマルチノードトランジスタは、その他方導通ノードおよび第１の一方導通ノードから第１の相補内部論理信号対を出力し、第１および第３の出力ドライブトランジスタを駆動させる。第２のマルチノードトランジスタは、その他方導通ノードおよび第１の一方導通ノードから第２の相補内部論理信号対を出力し、第２および第４の出力ドライブトランジスタを駆動させる。第１および第２のマルチノードトランジスタの第２の一方導通ノードは、共通接続されて差動増幅器を構成する。したがって、相補出力が取れる。相補出力ノードの各々においては、出力が低論理レベルから高論理レベルに変化するときエミッタ（ソース）フォロワ電流が減少し、高論理レベルから低論理レベルに変化するときエミッタ（ソース）フォロワ電流が増加する。よって、消費電力を増大させることなく負荷駆動能力の向上を図ることができる。また、第３および第４の出力ドライブトランジスタの制御電極ノードに印加される電位はほぼ入力信号の論理振幅に等しくなるので、入力容量を増大させることなく回路が安定に動作する。また、容量結合用の容量素子およびショットキダイオードなどの特殊な素子を必要しないため、ウェハプロセスが複雑になって製造コストが増加することがない。
【００５４】
また、請求項４の発明の電流切換型論理回路にあっては、第２および第１のリファレンストランジスタは、それぞれその他方導通ノードおよび一方導通ノードから第１の相補内部論理信号対を出力して、第１および第３の出力ドライブトランジスタを駆動させる。また、第１および第２のリファレンストランジスタは、それぞれその他方導通ノードおよび一方導通ノードから第２の相補内部論理信号対を出力して、第２および第４の出力ドライブトランジスタを駆動させる。第１の入力トランジスタおよびリファレンストランジスタの一方導通ノードは、共通接続されて第１の差動増幅器を構成する。第２の入力トランジスタおよびリファレンストランジスタの一方導通ノードは、共通接続されて第２の差動増幅器を構成する。したがって、上記請求項１の電流切換型論理回路と同様、相補出力が取れ、負荷駆動能力に優れ、安定に動作し、しかも消費電力、入力容量および製造コストが増加することがない。
【００５５】
また、請求項５の発明の電流切換型論理回路にあっては、第１および第２のマルチノードトランジスタが出力ドライブトランジスタとして使用されるとともに、その第１の一方導通ノードの出力がそれぞれ第１および第２の分圧段に入力され、第１および第２の分圧段の出力が第４および第３の出力ドライブトランジスタを駆動させる。したがって、上記請求項１の電流切換型論理回路と同様、相補出力が取れ、負荷駆動能力に優れ、安定に動作し、しかも消費電力および入力容量および製造コストが増加することがない。
【００５６】
また、請求項１３の電流切換型論理回路にあっては、複数のマルチノード入力トランジスタが、それぞれ共通接続された他方導通ノードおよび第１の一方導通ノードから相補内部論理信号を出力して第１および第２の出力ドライブトランジスタを駆動させる。複数の入力トランジスタの第２の一方導通ノードとリファレンストランジスタの一方導通ノードが共通接続されて差動増幅器を構成する。したがって、請求項１の電流切換型論理回路と同様、負荷駆動能力に優れ、安定に動作し、しかも消費電力や入力容量や製造コストが増加することがない。
【００５７】
請求項１５の電流切換型論理回路にあっては、第３および第４の出力ドライブトランジスタが電流切換型差動増幅器を構成しかつそれぞれが相補論理の入力信号に応答して第１および第２の出力ドライブトランジスタと相補的に導通して第１および第２の出力ノードをドライブする。このため、第３および第４の出力ドライブトランジスタは、十分な論理振幅の信号に応答して安定に動作しかつこれらの一方のみが導通しているため消費電流を低減することができる。また、第１および第２の出力ノードが第１ないし第４の出力ドライブトランジスタにより、プッシュ／プル態様でドライブされるため、低消費電流かつ高速で出力負荷をドライブすることができる。また、電流制御手段により、第１または第２の出力ドライブトランジスタが導通して第１または第２の出力ノードが第１の論理レベルに駆動されても、導通すべき出力ドライブトランジスタには小さな電流が流れるため、第１および第２の出力ドライブトランジスタがともに遮断状態となるのを防止でき、出力インピーダンスが高くなるのを防止でき、応じて高速動作および安定動作を保証することができる。
【００５８】
請求項２０に係る電流切換型論理回路にあっては、入力信号に応答して第２の差動段が電流モードで動作しているため、この第２の差動段は安定かつ低消費電流で動作する。またこの第２の差動段は、第１および第２の出力ドライブトランジスタ対とプッシュ／プル類似態様で動作して第１および第２の内部出力ノードをドライブする。したがって、内部出力ノードを高速かつ低消費電流で入力信号の論理に対応する論理レベルにドライブすることができる。また、第１および第２の内部出力ノードに設けられるラッチ手段により、第２の差動段の非活性時においても第１および第２の出力ドライブトランジスタのうち導通状態とすべき出力ドライブトランジスタには電流の流れを生じさせることができ、これら第１および第２の出力ドライブトランジスタがともに遮断状態となるのが防止することができ、安定に、入力信号の論理レベルに応じた論理レベルの内部出力信号を保持することができる。同様、第４の差動段は、この第１および第２の内部出力ノードの相補論理信号に応答して電流モードで動作し、また第３および第４の出力ドライブトランジスタ対とプッシュ／プル類似態様で動作して出力ノードをドライブする。したがって出力ノードを高速かつ低消費電流でドライブすることができる。また、第１および第２の出力ノードに設けられた第４のラッチ手段により、第４の差動段の非活性時においても第３および第４の出力ドライブトランジスタのうち導通状態となる出力ドライブトランジスタには電流の流れを生じさせることができ、安定に出力ノードの電圧レベルを保持することができる。また、第３および第４の出力ドライブトランジスタがともに非導通状態となるのを防止することができる。
【００５９】
【実施例】
［実施例１］
図１はこの発明の一実施例によるエミッタ結合型論理回路１の構成を示す回路図である。図１を参照して、このエミッタ結合型論理回路１は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、第１および第２の出力端子Ｖｏ１，Ｖｏ２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。第１および第２の入力端子Ｖｉ１，Ｖｉ２には、それぞれ互いに相補な論理信号が入力される。また、このエミッタ結合型論理回路１は、電流切換回路１ａおよびエミッタフォロワ回路１ｂを含む。
【００６０】
電流切換回路１ａは、それぞれが第１および第２の一方側導通ノードとしてのエミッタを持つ第１および第２のマルチノードトランジスタとしてのＮＰＮマルチエミッタトランジスタＱ１，Ｑ２と、第１および第２の抵抗Ｒ１，Ｒ２と、第１、第２および第３の電流源Ｉ１，Ｉ２，Ｉ３を含む。第１および第２のマルチエミッタトランジスタＱ１，Ｑ２は、それぞれのベース（制御電極ノード）はそれぞれ第１および第２の入力端子Ｖｉ１，Ｖｉ２に接続され、それぞれのコレクタ（他方側導通ノード）はそれぞれ抵抗Ｒ１，Ｒ２を介して第１の電源端子Ｖｃｃに接続される。また、第１および第２のマルチエミッタトランジスタＱ１，Ｑ２の第１のエミッタはそれぞれ第１および第２の電流源Ｉ１，Ｉ２を介して第２の電源端子Ｖｅｅに接続され、それぞれの第２のエミッタは共通接続されるとともに第３の電流源Ｉ３を介して第２の電源端子Ｖｅｅに接続される。
【００６１】
また、エミッタフォロワ回路１ｂは、第１および第２の出力ドライブトランジスタとしてのＮＰＮプルアップトランジスタＱ３，Ｑ４と、第１および第２のＮＰＮプルダウントランジスタ（第３，第４の出力ドライブトランジスタ）Ｑ５，Ｑ６と、抵抗Ｒ３，Ｒ４を含む。第１および第２のプルアップトランジスタＱ３，Ｑ４は、それぞれのベースがそれぞれ第１および第２のマルチエミッタトランジスタＱ１，Ｑ２のコレクタに接続され、それぞれのコレクタがともに第１の電源端子Ｖｃｃに接続され、それぞれのエミッタはそれぞれ第１および第２の出力端子Ｖｏ１，Ｖｏ２に接続される。また、第１および第２のプルダウントランジスタＱ５，Ｑ６は、それぞれのベースがそれぞれ第１および第２のマルチエミッタトランジスタの第１のエミッタに接続され、それぞれのコレクタがそれぞれ第１および第２の出力端子Ｖｏ１，Ｖｏ２に接続され、それぞれのエミッタはそれぞれ抵抗Ｒ３，Ｒ４を介して第２の電源端子Ｖｅｅに接続される。出力端子Ｖｏ１，Ｖｏ２には、配線容量および次段ゲートの入力容量などの負荷容量ＣＬ１，ＣＬ２が付随する。
【００６２】
次に動作について説明する。入力端子Ｖｉ１に入力される論理信号が低論理レベルから高論理レベルに変化したとき、入力端子Ｖｉ２に入力される論理信号が高論理レベルから低論理レベルに変化する。このときには、マルチエミッタトランジスタＱ１が導通状態になり、マルチエミッタトランジスタＱ２は遮断状態になる。電流源Ｉ３のスイッチング電流Ｉｓのほとんどは、マルチエミッタトランジスタＱ１および抵抗Ｒ１を介して流れる。抵抗Ｒ１による電圧降下でプルアップトランジスタＱ３のベース電位が下がり、プルアップトランジスタＱ３は遮断状態になる。また、プルダウントランジスタＱ５のベース電位は入力端子Ｖｉ１に与えられた論理信号に従って上がるので、抵抗Ｒ３を流れるエミッタフォロワ電流Ｉｅ１は増加する。このため、出力端子Ｖｏ１に接続された負荷容量ＣＬ１の電荷が急速に引抜かれ、出力端子Ｖｏ１は高論理レベルから低論理レベルに急速に変化する。
【００６３】
プルアップトランジスタＱ４は、抵抗Ｒ２における電圧降下はほとんどないため（スイッチング電流Ｉｓは電流Ｉｉ１，Ｉｉ２よりも十分大きい）、そのベース電位はほぼ端子Ｖｃｃの電源電圧レベルとなり、導通する。一方、プルダウントランジスタＱ６のベース電位は入力端子Ｖｉ２に与えられた論理信号に追随して下がるので、抵抗Ｒ４に流れるエミッタフォロワ電流Ｉｅ２は減少し、プルアップトランジスタＱ４のエミッタ電流はそのほとんどが負荷容量ＣＬ２の充電に使われ、出力端子Ｖｏ２は急速に低論理レベルから高論理レベルに変化する。
【００６４】
入力端子Ｖｉ１に入力される論理信号が高論理レベルから低論理レベルに変化したときは、上述の説明においてトランジスタＱ３〜Ｑ６の動作を逆にして考えればよい。
【００６５】
以上のように、この実施例のエミッタ結合型論理回路１においては、１つの出力端子に関して、出力信号が低論理レベルから高論理レベルに変化するときエミッタフォロワ電流が減少し、出力信号が高論理レベルから低論理レベルに変化するときエミッタフォロワ電流が増加するため、負荷駆動能力の向上を図ることができる。また、エミッタフォロワ電流を減少させることができるので、消費電力を削減することができる。
【００６６】
また、マルチエミッタトランジスタＱ１，Ｑ２のエミッタフォロワ動作により入力論理信号がプルダウントランジスタＱ５，Ｑ６のベースに伝達されるため、トランジスタＱ５，Ｑ６はそれぞれのベース電圧振幅は入力論理信号の振幅とほぼ等しくなり、プルダウントランジスタＱ５，Ｑ６が安定に動作する。したがって、入力容量の増大を招くことなく回路の安定化を図ることができる。また、エミッタフォロワ電流の変化を大きく取ることができるので、負荷駆動能力の向上および消費電力の削減という効果を大きくすることができる。
【００６７】
また、回路はＮＰＮバイポーラトランジスタと抵抗のみで構成可能であり、従来例のように容量結合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１およびショットキダイオードＳＤ３１などの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。
【００６８】
また、相補出力信号が取れるという利点がある。プルダウントランジスタＱ５，Ｑ６のベースへは入力論理信号がマルチエミッタトランジスタＱ１，Ｑ２の第１のエミッタを介して信号が与えられるので応答が早く、かつ基準電位Ｖｂｂ２が不要であるという効果もある。
【００６９】
また、マルチエミッタトランジスタＱ１，Ｑ２を用いることによって入力論理信号を直接プルダウントランジスタＱ５，Ｑ６のベースへ与える必要がなく、入力容量の増加を抑えることができる。電流源Ｉ１，Ｉ２の電流値は、プルダウントランジスタＱ５，Ｑ６の入力容量（ベース容量）を駆動させるだけなのでスイッチング電流Ｉｓやエミッタフォロワ電流Ｉｅ１，Ｉｅ２と比較して十分小さく設定することができる。したがって、これによる消費電力の増加は少ない。逆に、電流源Ｉ１，Ｉ２により、トランジスタＱ１，Ｑ２にはそれぞれ電流Ｉｉ１，Ｉｉ２が流れるため、トランジスタＱ１，Ｑ２のコレクタ電圧の高論理レベルおよび低論理レベルとも第１の電源端子Ｖｃｃの電圧からＲ１×Ｉｉ１またはＲ２×Ｉｉ１だけ電圧降下する。トランジスタＱ３，Ｑ４はエミッタフォロワ態様で動作するため、出力端子Ｖｏ１，Ｖｏ２の電圧レベルはトランジスタＱ３，Ｑ４のベース電圧により決定される。したがって出力端子Ｖｏ１，Ｖｏ２の出力信号の高論理レベル，低論理レベルとも、同様、低下し、この図１の回路は、レベルシフト回路としても使用できる。
【００７０】
また、電流源Ｉ１，Ｉ２は単純に抵抗で構成することができる。その場合、従来のエミッタ結合型論理回路と比べて素子数が増加することがない。
【００７１】
［実施例２］
図２はこの発明の第２の実施例によるエミッタ結合型論理回路２の構成を示す回路図である。図２のエミッタ結合型論理回路２が、図１で示したエミッタ結合型論理回路１と異なる点は、マルチエミッタトランジスタＱ１，Ｑ２の第１のエミッタと第１および第２の電流源Ｉ１，Ｉ２の間にそれぞれ第５および第６の抵抗Ｒ５，Ｒ６が挿入されたことと、第１および第２のプルダウントランジスタＱ５，Ｑ６のエミッタが直接第２の電源端子Ｖｅｅに接続されたことである。
【００７２】
このエミッタ結合型論理回路２の基本的な動作は実施例１とほぼ同じなので省略し、相違点のみ述べる。実施例１では、プルダウントランジスタＱ５，Ｑ６のベースには入力端子Ｖｉ１，Ｖｉ２へ与えられた入力電位からマルチエミッタトランジスタＱ１，Ｑ２のベース・エミッタ間電圧だけ低下した電位が印加される。
【００７３】
また、入力端子Ｖｉ１，Ｖｉ２と第２の電源端子Ｖｅｅの電位差が大きいとき、すなわち図１の抵抗Ｒ３，Ｒ４にかかる電圧が、プルダウントランジスタＱ５，Ｑ６のベース・エミッタ間電圧と比較して大きいとき、入力端子Ｖｉ１，Ｖｉ２の電位の変化に対してエミッタフォロワ電流Ｉｅ１，Ｉｅ２の変化はほぼ線形になる（エミッタフォロワ電流Ｉｅ１，Ｉｅ２がほぼ抵抗Ｒ３，Ｒ４にかかる電圧により決定されるため）。
【００７４】
一方、この実施例２では、抵抗Ｒ５，Ｒ６を挿入することでプルダウントランジスタＱ５，Ｑ６のベースに印加される電位を任意に設定でき、トランジスタＱ５，Ｑ６の動作特性を自由に設定できる。また、エミッタ抵抗Ｒ３，Ｒ４がないため、エミッタフォロワ電流Ｉｅ１，Ｉｅ２が入力端子Ｖｉ１，Ｖｉ２の電位に対して指数関数的に変化するため、高速動作および低消費電流の効果が大きくなる。
【００７５】
なお、この実施例２においても電流源Ｉ２，Ｉ３を単純に抵抗で構成してもよい。
【００７６】
［実施例３］
図３はこの発明の第３の実施例によるエミッタ結合型論理回路３の構成を示す回路図である。このエミッタ結合型論理回路３は、図１で示した電流切換回路１ａと、エミッタフォロワ回路３ｂを含む。このエミッタ結合型論理回路３が図１のエミッタ結合型論理回路１と異なる点は、プルダウントランジスタＱ５，Ｑ６のエミッタが互いに共通接続されるとともに第４の電流源Ｉ４を介して第２の電源端子Ｖｅｅに接続されたことである。
【００７７】
この図３に示すエミッタ結合型論理回路３において、電流切換回路１ａの動作は、図１に示す電流切換回路１ａのそれと同じである。エミッタフォロワ回路３ｂにおいては、プルダウントランジスタＱ５およびＱ６がエミッタ結合型差動段を構成する。すなわち、入力端子Ｖｉ１に高論理レベルの信号が与えられ、入力端子Ｖｉ２に低論理レベルの信号が与えられたとき、プルダウントランジスタＱ５が導通状態、プルダウントランジスタＱ６が遮断状態となる。プルアップトランジスタＱ３は、遮断状態にあり、出力端子Ｖｏ１は、プルダウントランジスタＱ５および電流源Ｉ４を介して第２の電源端子Ｖｅｅを流れるエミッタフォロワ電流により低論理レベルへ駆動される。一方、プルアップトランジスタＱ４は導通状態にあり、プルダウントランジスタＱ６が遮断状態にあるため、出力端子Ｖｏ２は、このプルアップトランジスタＱ４により、第１の電源端子Ｖｃｃに与えられた電圧レベルに対応すう高論理レベルに駆動される。高論理レベルへ駆動される出力端子においては、エミッタフォロワ電流はほとんど流れず、低論理レベルへ駆動される出力端子においては、エミッタフォロワ電流が流れるため、上述の実施例１および２と同様の効果を得ることができる。このプルダウントランジスタＱ５およびＱ６のエミッタを共通接続することにより、プルダウントランジスタＱ５およびＱ６を高速で動作させることができる。
【００７８】
また、プルダウントランジスタＱ５，Ｑ６のエミッタを１つの電流源Ｉ４に共通接続したので、一方のプルダウントランジスタのみにエミッタフォロワ電流が流れるだけであり、エミッタフォロワ電流Ｉｅを半減させることができ、また回路規模を低減できる。
【００７９】
［実施例４］
図４はこの発明の第４の実施例によるエミッタ結合型論理回路４の構成を示す回路図である。図４を参照して、このエミッタ結合型論理回路４は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、基準電位端子Ｖｂｂ１、第１および第２の出力端子Ｖｏ１，Ｖｏ２、ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。基準電位端子Ｖｂｂ１には入力端子Ｖｉ１，Ｖｉ２に入力される論理信号の論理のしきい値を与える基準電位が印加される。また、このエミッタ結合型論理回路４は、電流切換回路４ａと、図３で示したエミッタフォロワ回路３ｂを含む。
【００８０】
電流切換回路４ａは、入力トランジスタＱ７，Ｑ１０、リファレンストランジスタＱ８，Ｑ９、抵抗Ｒ７，Ｒ８および電流源Ｉ５，Ｉ６を含む。入力トランジスタＱ７，Ｑ１０は、それぞれのベースがそれぞれ入力端子Ｖｉ１，Ｖｉ２に接続され、それぞれのコレクタはともに第１の電源端子Ｖｃｃに接続され、それぞれのエミッタはそれぞれ電流源Ｉ５，Ｉ６を介して第２の電源端子Ｖｅｅに接続される。また、リファレンストランジスタＱ８，Ｑ９、それぞれのベースは基準電位端子Ｖｂｂ１に共通接続され、それぞれのコレクタはそれぞれ抵抗Ｒ７，Ｒ８を介して第１の電源端子Ｖｃｃに接続され、それぞれのエミッタはそれぞれ入力トランジスタＱ７，Ｑ１０のエミッタに接続される。
【００８１】
リファレンストランジスタＱ８のコレクタは、プルアップトランジスタＱ４のベースに接続され、またリファレンストランジスタＱ９のコレクタはプルアップトランジスタＱ３のベースに接続される。
【００８２】
次に動作について説明する。入力端子Ｖｉ１に入力される論理信号が低論理レベルから高論理レベルに変化し、入力端子Ｖｉ２に入力される論理信号が高論理レベルから低論理レベルに変化したとき、トランジスタＱ７，Ｑ９が導通状態になり、トランジスタＱ８，Ｑ１０は遮断状態になる。電流源Ｉ５，Ｉ６のスイッチング電流ＩｓのほとんどはそれぞれトランジスタＱ７，Ｑ９を流れる。抵抗Ｒ８における電圧降下でプルアップトランジスタＱ３のベース電位が下がりプルアップトランジスタＱ３は遮断状態になり、逆にプルアップトランジスタＱ４のベース電位は上昇し、プルアップトランジスタＱ４は導通状態になる。
【００８３】
一方、プルダウントランジスタＱ５のベース電位は入力端子Ｖｉ１に与えられた信号に従って上がり、プルダウントランジスタＱ６のベース電位は、入力端子Ｖｉ２に与えられた低論理レベルの信号によりＶｂｂ１−ＶＢＥレベルにまで下がるので、電流源Ｉ４によるエミッタフォロワ電流ＩｅはそのほとんどがプルダウントランジスタＱ５を流れる。ここで、ＶＢＥはトランジスタＱ９のベース・エミッタ間電圧を示す。このため、出力端子Ｖｏ１に接続された負荷容量ＣＬ１（図示せず）の電荷が急速に引抜かれ、出力端子Ｖｏ１は高論理レベルから低論理レベルに急速に変化する。プルアップトランジスタＱ４のエミッタ電流はそのほとんどが負荷容量ＣＬ２（図示せず）の充電に使われるので、出力端子Ｖｏ２は急速に低論理レベルから高論理レベルに変化する。
【００８４】
入力端子Ｖｉ１に入力される論理信号が高論理レベルから低論理レベルに変化したときは、入力端子Ｖｉ１と入力端子Ｖｉ２に与えられる論理信号の論理が上で説明したものと逆であり、同様に考えればよい。
【００８５】
この実施例４においては、プルダウントランジスタＱ５，Ｑ６のエミッタを１つの電流源Ｉ４に共通接続してエミッタフォロワ電流Ｉｅを半減させるとともに、１つの出力端子について出力信号が低論理レベルから高論理レベルに変化するときエミッタフォロワ電流Ｉｅをカットし、高論理レベルから低論理レベルに変化したときエミッタフォロワ電流Ｉｅを流すようにしたので、負荷駆動能力が向上し、また、常時流す場合と比べてエミッタフォロワ電流Ｉｅを小さくすることができ、消費電力を削減することができるという効果がある。
【００８６】
図１ないし図３のエミッタ結合型論理回路１〜３に比べスイッチング電流Ｉｓが２倍必要となるため、この部分での消費電力は増加するが、通常、スイッチング電流Ｉｓはエミッタフォロワ電流Ｉｅと同じかあるいはそれより小さく設定するので全体では消費電力は従来装置よりも小さくなる。
【００８７】
また、相補論理入力信号をそれぞれ独立した差動増幅器に与えることによって、相補論理の信号を生成してエミッタフォロワ電流Ｉｅを制御できるという利点を有する。プルダウントランジスタＱ５，Ｑ６のベースは入力トランジスタＱ７，Ｑ１０のエミッタから信号を受け、かつエミッタ結合論理を構成するため応答速度が速い。
【００８８】
また、入力相補論理信号の各々はトランジスタ１つのみを駆動するので入力容量が小さい。抵抗Ｒ７，Ｒ８は基準電位Ｖｂｂ１がベースに印加されたリファレンストランジスタＱ８，Ｑ９のコレクタに接続されてプルアップトランジスタＱ４，Ｑ３のベース電位を与えており、トランジスタＱ８，Ｑ９のベース・コレクタ間の寄生容量のミラー効果がなく、回路が高速に動作するという効果がある。
【００８９】
また、回路はＮＰＮトランジスタと抵抗のみで構成可能であり、従来例のように容量結合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショットキダイオードＳＤ３１などの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。また、相補出力信号が取れるという利点がある。
【００９０】
［実施例５］
図５はこの発明の第５の実施例によるエミッタ結合型論理回路５の構成を示す回路図である。図５を参照して、このエミッタ結合型論理回路５は、図４で示した電流切換回路４ａと、エミッタフォロワ回路５ｂを含む。エミッタフォロワ回路５ｂは、図３および図４で示したエミッタフォロワ回路３ｂに加えて、出力端子Ｖｏ１，Ｖｏ２と第２の電源端子Ｖｅｅの間にそれぞれ接続される電流源Ｉ７，Ｉ８を備える。
【００９１】
エミッタフォロワ回路３ｂにおいては、出力端子Ｖｏ１またはＶｏ２が高論理レベルのとき、プルダウントランジスタＱ５またはＱ６が遮断状態になる。したがって、負荷容量の充電が完了したときに、プルアップトランジスタＱ３またはＱ４にはほとんど電流が流れなくなるので、出力インピーダンスが極めて高くなり出力が不安定になる可能性がある。この問題を解決するために新たに電流源Ｉ７，Ｉ８を付加して、導通状態となるプルアップトランジスタに常時電流を流す。電流源Ｉ７，Ｉ８を流れる電流Ｉｂ１，Ｉｂ２は、消費電力の増加を抑えるために、プルアップトランジスタＱ３，Ｑ４が導通状態を保つ最低限の電流に設定される。図５の回路５の動作自体は図４の回路４のそれと同じである。
【００９２】
［実施例６］
図６はこの発明の第６の実施例によるエミッタ結合型論理回路６の構成を示す回路図である。図６を参照して、このエミッタ結合型論理回路６は、図４および図５で示した電流切換回路４ａと、エミッタフォロワ回路６ｂを含む。エミッタフォロワ回路６ｂは、図３および図４で示したエミッタフォロワ回路３ｂに安定化トランジスタＱ１１，Ｑ１２および電流源Ｉ９を付加した構成を備える。安定化トランジスタＱ１１は、そのベースはプルダウントランジスタＱ６のベースに接続され、そのコレクタは出力端子Ｖｏ１に接続され、そのエミッタは電流源Ｉ９を介して第２の電源端子Ｖｅｅに接続される。また、安定化トランジスタＱ１２は、そのベースはプルダウントランジスタＱ５のベースに接続され、そのコレクタは出力端子Ｖｏ２に接続され、そのエミッタは安定化トランジスタＱ１１のエミッタに接続される。
【００９３】
リファレンストランジスタＱ８，Ｑ９の各コレクタおよび各エミッタからの出力に応じて、トランジスタＱ４，Ｑ５が導通状態となり、かつトランジスタＱ３，Ｑ６が遮断状態となったとき、安定化トランジスタＱ１２が導通状態となり、安定化トランジスタＱ１１が遮断状態となる。出力端子Ｖｏ２の負荷容量が第１の電源端子Ｖｃｃの電圧レベル（Ｖｃｃ−ＶＢＥ）にまで充電された後においても、プルアップトランジスタＱ４には安定化トランジスタＱ１２を介して電流源Ｉ９の電流Ｉｂが流れ、プルアップトランジスタＱ４の動作が不安定になるのが防止される。逆に、トランジスタＱ３，Ｑ６が導通状態になりトランジスタＱ４，Ｑ５が遮断状態になったときは、プルアップトランジスタＱ３には、常時、安定化トランジスタＱ１１を介して電流Ｉｂが流れ、プルアップトランジスタＱ３の動作が不安定になるのが防止される。
【００９４】
この実施例６においては、導通状態にあるプルアップトランジスタＱ３またはＱ４には常にエミッタフォロワ電流Ｉｅ１またはバイアス電流Ｉｂが流れているため、負荷容量の充電が完了したときプルアップトランジスタＱ３またはＱ４にほとんど電流が流れず出力インピーダンスが極めて高くなり出力が不安定になるということがない。バイアス電流Ｉｂの値が極めて小さく設定できるので消費電力の増加は少ない。
【００９５】
［実施例７］
図７はこの発明の第７の実施例によるエミッタ結合型論理回路７の構成を示す回路図である。図７を参照して、このエミッタ結合型論理回路７は、第１および第２の入力端子Ｖｉ１，Ｖｉ２、第１および第２の出力端子Ｖｏ１，Ｖｏ２、ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。また、このエミッタ結合型論理回路７は、電流切換回路７ａおよびエミッタフォロワ回路７ｂを含む。
【００９６】
電流切換回路７ａは、入力トランジスタＱ１３，Ｑ１４、抵抗Ｒ９，Ｒ１０および電流源Ｉ１０を含む。入力トランジスタＱ１３，Ｑ１４、それらのベースはそれぞれ入力端子Ｖｉ１，Ｖｉ２に接続され、それらのコレクタはそれぞれ抵抗Ｒ９，Ｒ１０を介して第１の電源端子Ｖｃｃに接続され、それらのエミッタは互いに共通接続されるとともに電流源Ｉ１０を介して第２の電源端子Ｖｅｅに接続される。
【００９７】
エミッタフォロワ回路７ｂは、マルチエミッタトランジスタＱ１５，Ｑ１６、プルダウントランジスタＱ１７，Ｑ１８および抵抗Ｒ１１〜Ｒ１６を含む。マルチエミッタトランジスタＱ１５は、そのベースは入力トランジスタＱ１３のコレクタに接続され、そのコレクタは第１の電源端子Ｖｃｃに接続され、その第１のエミッタは分圧抵抗Ｒ１１，Ｒ１２を介して第２の電源端子Ｖｅｅに接続され、その第２のエミッタは出力端子Ｖｏ１に接続される。マルチエミッタトランジスタＱ１６は、そのベースは入力トランジスタＱ１４のコレクタに接続され、そのコレクタは第１の電源端子Ｖｃｃに接続され、分圧抵抗Ｒ１３，Ｒ１４を介して第２の電源端子Ｖｅｅに接続され、その第２のエミッタは出力端子Ｖｏ２に接続される。プルダウントランジスタＱ１７は、そのベースは分圧抵抗Ｒ１３と分圧抵抗Ｒ１４の接続点に接続され、そのコレクタは出力端子Ｖｏ１に接続され、そのエミッタは抵抗Ｒ１５を介して第２の電源端子Ｖｅｅに接続される。プルダウントランジスタＱ１８のベースは分圧抵抗Ｒ１１およびＲ１２の接続点に接続され、そのコレクタは出力端子Ｖｏ２に接続され、そのエミッタは抵抗Ｒ１６を介して第２の電源端子Ｖｅｅに接続される。
【００９８】
次に動作について説明する。入力端子Ｖｉ１に入力される論理信号が低論理レベルから高論理レベルに変化し、入力端子Ｖｉ２に入力される論理信号が高論理レベルから低論理レベルに変化したとき、入力トランジスタＱ１３が導通状態になり、入力トランジスタＱ１４が遮断状態になる。電流源Ｉ１０のスイッチング電流Ｉｓのほとんどは入力トランジスタＱ１３を流れ、抵抗Ｒ９による電圧降下でマルチエミッタトランジスタＱ１５のベース電位が下がり、マルチエミッタトランジスタＱ１５は遮断状態になる。一方、マルチエミッタトランジスタＱ１６は、そのベース電位が上昇し導通状態になる。
【００９９】
プルダウントランジスタＱ１７のベースには、分圧抵抗Ｒ１３およびＲ１４の抵抗比およびマルチエミッタトランジスタＱ１６の第１のエミッタ電位と第２の電源端子Ｖｃｃの電位の差で決められた電位が与えられる。マルチエミッタトランジスタＱ１６のエミッタ電位は上昇するので、プルダウントランジスタＱ１７のベース電位も上昇し、抵抗Ｒ１５を流れるエミッタフォロワ電流Ｉｅ１が増加し、出力端子Ｖｏ１の電位を急速に立下げる。同様に、プルダウントランジスタＱ１８のベース電位は下降するので抵抗Ｒ１６を流れるエミッタフォロワ電流Ｉｅ４は減少する。マルチエミッタトランジスタＱ１６のエミッタ電流のそのほとんどは出力端子Ｖｏ２に付随する負荷容量の充電に使われるので、出力端子Ｖｏ２は急速に低論理レベルから高論理レベルに変化する。
【０１００】
入力端子Ｖｉ１に入力される論理信号が高論理レベルから低論理レベルに変化したときは、入力端子Ｖｉ１と入力端子Ｖｉ２に与えられる相補論理信号の論理を逆にして同様に考えればよい。
【０１０１】
この実施例７においては、１つの出力端子について出力信号が低論理レベルから高論理レベルに変化したときエミッタフォロワ電流を減少させ、出力信号が高論理レベルから低論理レベルに変化したときエミッタフォロワ電流を増加させるので、負荷駆動能力が向上し、また全体としてのエミッタフォロワ電流を小さくすることができるので、消費電力を削減することができるという効果がある。ここで、分圧抵抗Ｒ１１，Ｒ１２を流れる電流Ｉｅ３と分圧抵抗Ｒ１３，Ｒ１４を流れる電流Ｉｅ２は、それぞれプルダウントランジスタＱ１８，Ｑ１７を駆動させるのに必要な最小値に設定される。
【０１０２】
また、回路はすべてＮＰＮトランジスタと抵抗のみで構成可能であり、従来例のように容量結合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショットキダイオードＳＤ３１などの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。また、相補出力信号が取れるという利点がある。
【０１０３】
なお、抵抗Ｒ１１およびＲ１３はそれぞれプルダウントランジスタＱ１８，Ｑ１７が飽和して応答速度が遅くなるのを防ぐためのレベルシフトの働きをするが、図８に示すように、抵抗Ｒ１１，Ｒ１３をそれぞれダイオードＤ１，Ｄ２に置換えても同様の効果を奏する。図８に示す構成では、ダイオードＤ１，Ｄ２はＰＮダイオードで構成され、回路構成要素であるバイポーラトランジスタと同一製造プロセスで作成することができる。
【０１０４】
［実施例８］
図９はこの発明の第８の実施例によるラッチ回路９の構成を示す回路図である。図９を参照して、このラッチ回路９は、データ入力端子Ｖｉ１，Ｖｉ２、クロック入力端子Ｃ１，Ｃ２、出力端子Ｖｏ１，Ｖｏ２、第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。データ入力端子Ｖｉ１，Ｖｉ２には、互いに相補なデータ信号が入力される。クロック入力端子Ｃ１，Ｃ２には、互いに相補なクロック信号が入力される。
【０１０５】
また、このラッチ回路９は、図７で示したエミッタフォロワ回路７ｂと、トランジスタＱ１９〜Ｑ２４と、抵抗Ｒ１７，Ｒ１８と、電流源Ｉ１１を含む。トランジスタＱ１９，Ｑ２０はデータ書込回路を構成し、トランジスタＱ２１，Ｑ２２はデータ保持回路を構成する。
【０１０６】
トランジスタＱ１９，Ｑ２０は、それらのベースはそれぞれデータ入力端子Ｖｉ１，Ｖｉ２に接続され、それらのコレクタはそれぞれ抵抗Ｒ１７，Ｒ１８を介して第１の電源端子Ｖｃｃに接続されかつマルチエミッタトランジスタＱ１５，Ｑ１６のベースにそれぞれ接続され、それらのエミッタは互いに共通接続されるとともにトランジスタＱ２３のコレクタに接続される。トランジスタＱ２１，Ｑ２２は、それらのベースはそれぞれマルチエミッタトランジスタＱ１６，Ｑ１５の第１のエミッタに接続され、それらのコレクタはそれぞれマルチエミッタトランジスタＱ１５，Ｑ１６のベースに接続され、それらのエミッタは互いに共通接続されるとともにトランジスタＱ２４のコレクタに接続される。トランジスタＱ２３，Ｑ２４のベースはそれぞれクロック入力端子Ｃ１，Ｃ２に接続され、それらエミッタが互いに共通接続されるとともに電流源Ｉ１１を介して第２の電源端子Ｖｅｅに接続される。
【０１０７】
次に動作について説明する。クロック入力端子Ｃ１に入力されるクロック信号が低論理レベルのとき、クロック入力端子Ｃ２に入力されるクロック信号が高論理レベルとなる。この状態では、トランジスタＱ２３が導通状態になり、データ書込回路が活性化され、一方、トランジスタＱ２４が遮断状態になり、データ保持回路が非活性化される。このとき入力端子Ｖｉ１に入力されるデータ信号（ＩＤ１とする）が高論理レベルであれば、トランジスタＱ１９が導通状態となりトランジスタＱ２０が遮断状態となり、電流源Ｉ１１によって設定されているスイッチング電流ＩｓはトランジスタＱ２３，Ｑ１９を介して抵抗Ｒ１７を流れる。したがって、マルチエミッタトランジスタＱ１５は遮断状態となり、そのエミッタは低論理レベルとなる。トランジスタＱ２０は遮断状態にあるので抵抗Ｒ１８には電流はほとんど流れず、マルチエミッタトランジスタＱ１６は導通状態となり、そのエミッタは高論理レベルとなる。エミッタフォロワ回路７ｂの動作は図７に示す回路のそれと同じである。
【０１０８】
クロック入力端子Ｃ１に入力されるクロック信号が高論理レベルから低論理レベルに変わったときには、トランジスタＱ２４が導通状態になり、データ保持回路が活性化される。一方、トランジスタＱ２３は遮断状態になり、データ書込回路は非活性化される。クロック入力端子Ｃ１に入力されるクロック信号が高論理レベルのときに入力されていたデータ信号ＩＤ１により、マルチエミッタトランジスタＱ１６のエミッタ電位は高論理レベルである。トランジスタＱ２１は導通状態になり、トランジスタＱ２２は遮断状態になり、マルチエミッタトランジスタＱ１５，Ｑ１６のベース電位が保持される。したがって、マルチエミッタトランジスタＱ１５，Ｑ１６は、クロック入力端子Ｃ１に入力されるクロック信号が高論理レベルのときと同じ状態に維持され、同じデータ信号を出力し続ける。
【０１０９】
この実施例においても、図７で示した実施例と同様、消費電力の削減と負荷駆動能力の向上が図られる。
【０１１０】
［実施例９］
図１０はこの発明の第９の実施例による２入力のＮＯＲ論理回路１０の構成を示す回路図である。図１０を参照して、このＮＯＲ論理回路１０は、第１および第２の入力端子Ｖｉ１ａ，Ｖｉ１ｂ、基準電位端子Ｖｂｂ１、出力端子Ｖｏ１ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。入力端子Ｖｉ１ａ，Ｖｉ１ｂにはそれぞれデータ信号が入力される。また、このＮＯＲ論理回路１０は、論理演算回路１０ａとエミッタフォロワ回路１０ｂを含む。
【０１１１】
論理演算回路１０ａは、マルチエミッタトランジスタＱ２５，Ｑ２６、リファレンストランジスタＱ２７、抵抗Ｒ１９，Ｒ２０および電流源Ｉ１２，Ｉ１３を含む。マルチエミッタトランジスタＱ２５，Ｑ２６は、それらのベースはそれぞれ入力端子Ｖｉ１ａ，Ｖｉ１ｂに接続され、それらのコレクタは共通接続されるとともに抵抗Ｒ１９を介して第１の電源端子Ｖｃｃに接続され、それらの第１のエミッタは共通接続されるとともに電流源Ｉ１２を介して第２の電源端子Ｖｅｅに接続され、それらの第２のエミッタは共通接続されるとともに電流源Ｉ１３を介して第２の電源端子Ｖｅｅに接続される。リファレンストランジスタＱ２７は、そのベースは基準電位端子Ｖｂｂ１に接続され、そのコレクタは抵抗Ｒ２０を介して第１の電源端子Ｖｃｃに接続され、そのエミッタはマルチエミッタトランジスタＱ２５，Ｑ２６の第２のエミッタに接続される。
【０１１２】
エミッタフォロワ回路１０ｂは、プルアップトランジスタＱ３、プルダウントランジスタＱ５および抵抗Ｒ３を含む。プルアップトランジスタＱ３は、そのベースはマルチエミッタトランジスタＱ２５，Ｑ２６のコレクタに接続され、そのコレクタは第１の電源端子Ｖｃｃに接続され、そのエミッタは出力端子Ｖｏ１に接続される。プルダウントランジスタＱ５は、そのベースはマルチエミッタトランジスタＱ２５，Ｑ２６の第１のエミッタに接続され、そのコレクタは出力端子Ｖｏ１に接続され、そのエミッタは抵抗Ｒ３を介して第２の電源端子Ｖｅｅに接続される。出力端子Ｖｏ１と第２の電源端子Ｖｅｅの間には配線容量および次段回路の入力容量などの負荷容量ＣＬ１が付随する。
【０１１３】
次に動作について説明する。今、入力端子Ｖｉ１ａ，Ｖｉ１ｂのうちの少なくとも１つの電位が低論理レベルから高論理レベルに変化したとき、対応するマルチエミッタトランジスタＱ２５および／またはＱ２６が導通状態になり、リファレンストランジスタＱ２７が遮断状態になる。電流源Ｉ１３によるスイッチング電流Ｉｓのほとんどは抵抗Ｒ１９を流れ、抵抗Ｒ１９による電圧降下でプルアップトランジスタＱ３のベース電位が下がり、プルアップトランジスタＱ３は遮断状態になる。一方、プルダウントランジスタＱ５のベース電位は、入力端子Ｖｉ１ａあるいはＶｉ１ｂに与えられた信号に連動して上がり、抵抗Ｒ３を流れるエミッタフォロワ電流Ｉｅ１は増加する。このため、出力端子Ｖｏ１の負荷容量ＣＬ１の電荷が急速に引抜かれ、出力端子Ｖｏ１の電位は高論理レベルから低論理レベルに急速に変化する。反対に、入力端子Ｖｉ１ａ，Ｖｉ１ｂのいずれもが低論理レベルのときにはプルアップトランジスタＱ３のベース電位が上昇し、プルダウントランジスタＱ５のベース電位が下降するため、プルアップトランジスタＱ３のエミッタ電流は負荷容量ＣＬ１の充電に使われ、出力端子Ｖｏ１は低論理レベルから高論理レベルに急速に立上がる。
【０１１４】
この実施例９においては、出力信号が低論理レベルから高論理レベルに変化するときエミッタフォロワ電流が減少し、出力信号が高論理レベルから低論理レベルに変化するときエミッタフォロワ電流が増加するようにしたので、負荷駆動能力が向上し、また出力充電時のエミッタフォロワ電流を小さくすることができ、消費電力を削減することができる。プルダウントランジスタＱ５のベースに印加される電位振幅はほぼ入力信号の論理振幅に等しくなるので、エミッタフォロワ電流の変化を大きく取ることができるので上記効果を大きくすることができる他、回路が安定に動作する。
【０１１５】
また、回路はＮＰＮトランジスタと抵抗のみで構成可能であり、従来例のように容量結合用の容量素子Ｃ３１、ＰＮＰトランジスタＱＰ３１、およびショットキダイオードＳＤ３１などの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。
【０１１６】
また、プルダウントランジスタＱ５のベースへはマルチエミッタトランジスタＱ２５，Ｑ２６の第１のエミッタを介して入力論理信号が与えられるので応答が速いという効果もある。また、電流源Ｉ１２を単純に抵抗で構成することができる。この場合、従来のエミッタ結合型論理回路と比べて素子数の増加が少なくてすむ。
【０１１７】
また、マルチエミッタトランジスタＱ２５，Ｑ２６を入力トランジスタに用いることによって入力容量の増加を抑えることができる。電流源Ｉ１２の電流値Ｉｉ１は、プルダウントランジスタＱ５の入力容量を駆動するだけなのでスイッチング電流Ｉｓやエミッタフォロワ電流Ｉｅ１と比較して十分小さく設定することができ、消費電力の増加は少ない。この電流源Ｉ１２により、プルアップトランジスタＱ３のベース電位の高論理レベルおよび低論理レベルともＲ１９×Ｉｉ１だけ電圧降下するため、この回路１０は図１の回路と同様、レベルシフト回路としても使用できる。
【０１１８】
なお、この実施例９では２入力のＮＯＲ論理回路１０について説明したが、マルチエミッタトランジスタＱ２５，Ｑ２６の数をさらに増やすことにより多入力のＮＯＲ論理回路が構成できることは言うまでもない。
【０１１９】
［実施例１０］
図１１は、この発明の第１０の実施例であるエミッタ結合型論理回路の構成を示す回路図である。図１１において、エミッタ結合型論理回路１１は、入力端子Ｖｉ１およびＶｉ２に与えられる互いに相補な論理の相補論理信号を差動的に増幅するための電流切換回路１１ａと、この電流切換回路１１ａの出力信号に応答して、出力端子Ｖｏ１およびＶｏ２を入力相補論理信号の論理レベルに対応する論理レベルに対応するエミッタフォロワ回路１１ｂと、エミッタフォロワ回路１１ｂの出力ハイインピーダンス状態を防止するための電流制御手段として機能する安定化回路１１ｃを含む。
【０１２０】
電流切換回路１１ａは、ＮＰＮバイポーラトランジスタで構成される入力トランジスタＴ１およびＴ２と、電流源Ｉ１と、抵抗素子ＲＲ１およびＲＲ２を含む。入力トランジスタＴ１は、そのベースが入力端子Ｖｉ１に接続され、そのコレクタが抵抗素子ＲＲ１を介して第１の電源端子Ｖｃｃに結合され、そのエミッタが電流源Ｉ１を介して第２の電源端子Ｖｅｅに結合される。入力トランジスタＴ２は、そのベースが入力端子Ｖｉ２に接続され、そのコレクタが抵抗素子ＲＲ２を介して第１の電源端子Ｖｃｃに結合され、そのエミッタが入力トランジスタＴ１のエミッタに接続されるとともに、電流源Ｉ１を介して第２の電源端子Ｖｅｅに結合される。
【０１２１】
エミッタフォロワ回路１１ｂは、出力端子Ｖｏ１およびＶｏ２をそれぞれ高論理レベルへプルアップするためのプルアップトランジスタＴ３およびＴ４と、出力端子Ｖｏ１およびＶｏ２を低論理レベルへプルダウンするためのプルダウントランジスタＴ５およびＴ６と、電流源Ｉ２２を含む。プルアップトランジスタＴ３は、そのベースが入力トランジスタＴ１のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃに接続され、そのエミッタが出力端子Ｖｏ１に接続される。プルアップトランジスタＴ４は、そのベースが入力トランジスタＴ２のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃに接続され、そのエミッタが第２の出力端子Ｖｏ２に接続される。
【０１２２】
プルアップトランジスタＴ４は、そのベースが入力トランジスタＴ２のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃの電圧を受けるように接続され、そのエミッタが出力端子Ｖｏ２に接続される。プルダウントランジスタＴ５は、そのベースが入力端子Ｖｉ１に与えられた入力論理信号を受けるように接続され、そのコレクタが出力端子Ｖｏ１に接続され、そのエミッタが電流源Ｉ２２を介して第２の電源端子Ｖｅｅに結合される。プルダウントランジスタＴ６は、そのベースが入力端子Ｖｉ２に与えられた入力論理信号を受けるように接続され、そのコレクタが出力端子Ｖｏ２に接続され、そのエミッタがプルダウントランジスタＴ５のエミッタに接続され、かつ電流源Ｉ２２を介して第２の電源端子Ｖｅｅに結合される。
【０１２３】
安定化回路１１ｃは、エミッタ結合論理を構成する安定化トランジスタＴ７およびＴ８と、電流源Ｉ２２よりも十分小さな電流駆動力を有する電流源Ｉ２３を含む。安定化トランジスタＴ７は、そのベースが入力端子Ｖｉ２に与えられた入力論理信号を受けるように接続され、そのコレクタが出力端子Ｖｏ１に接続され、そのエミッタが電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合される。安定化トランジスタＴ８は、そのベースが入力端子Ｖｉ１に与えられた入力信号を受けるように接続され、そのコレクタが出力端子Ｖｏ２に接続され、そのエミッタが安定化トランジスタＴ７のエミッタに接続されるとともに、電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合される。電流源Ｉ２３を介して流れる電流Ｉｂは、プルアップトランジスタＴ３およびＴ４が導通状態を維持するのに必要最小限の電流に設定される。
【０１２４】
次に動作について説明する。入力端子Ｖｉ１に与えられる入力論理信号が低論理レベルから高論理レベルに変化するとき、入力端子Ｖｉ２に与えられる論理信号は高論理レベルから低論理レベルに変化する。この状態においては、入力トランジスタＴ１が導通状態、入力トランジスタＴ２が遮断状態となり、電流源Ｉ２１を介して流れるスイッチング電流Ｉｓは第１の電源端子Ｖｃｃから抵抗素子ＲＲ１および入力トランジスタＴ１を介して流れる。プルアップトランジスタＴ３のベース電位は、抵抗素子ＲＲ１における電圧降下により低論理レベルとなり、一方、プルアップトランジスタＴ４のベース電位は抵抗素子ＲＲ２にはほとんど電流が流れないため、高論理レベルとなる。これにより、プルアップトランジスタＴ３が遮断状態、プルアップトランジスタＴ４が導通状態となる。
【０１２５】
一方、プルダウントランジスタＴ５は、この入力端子Ｖｉ１に与えられた入力論理信号に応答して導通状態となり、プルダウントランジスタＴ６が入力端子Ｖｉ２に与えられた入力論理信号に応答して遮断状態となる。出力端子Ｖｏ１に付随する負荷容量（図示せず）はプルダウントランジスタＴ５および電流源Ｉ２２を介してエミッタフォロワ電流Ｉｅにより放電され、出力端子Ｖｏ１の電位は急速に低論理レベルとなる。一方、出力端子Ｖｏ２は、プルアップトランジスタＴ４が導通状態、かつプルダウントランジスタＴ６が遮断状態にあるため、その電位は高論理レベルとなる。
【０１２６】
さらに、安定化回路１１ｃにおいては、安定化トランジスタＴ７は入力端子Ｖｉ２に与えられた入力論理信号に応答して遮断状態、安定化トランジスタＴ８が入力端子Ｖｉ１に与えられた入力論理信号に応答して導通状態となる。したがって、プルアップトランジスタＴ４が出力端子Ｖｏ２を高論理レベルに駆動した状態においては、この出力端子Ｖｏ２は、安定化トランジスタＴ８および電流源Ｉ２３を介して放電されるため、プルアップトランジスタＴ４においては、常時最小限この電流源Ｉ２３が供給する電流Ｉｂが流れ、プルアップトランジスタＴ４が遮断状態となるのを防止することができる。これにより、出力端子Ｖｏ２において、プルアップトランジスタＴ４およびプルダウントランジスタＴ６がともに遮断状態となり、出力ハイインピーダンス状態となり、この出力端子Ｖｏ２における出力信号が不安定になるのを防止することができる。
【０１２７】
入力端子Ｖｉ１に与えられる入力論理信号が高論理レベルから低論理レベルへ変化する場合には、上の説明における入力端子Ｖｉ１およびＶｉ２に与えられる入力論理信号の論理が反対となるだけであり、出力端子Ｖｏ１の電位レベルが高論理レベルとなり、出力端子Ｖｏ２の電位が低論理レベルとなる。
【０１２８】
出力端子Ｖｏ１およびＶｏ２それぞれにおいて、高論理レベルへ駆動するときには、プルアップトランジスタおよびプルダウントランジスタの一方のみを導通状態とし、他方を遮断状態とすることにより、急速に出力端子を所望の論理レベルへ駆動することができる。
【０１２９】
また、プルダウントランジスタをエミッタ結合論理を構成するように接続し、これらのプルダウントランジスタを入力端子Ｖｉ１およびＶｉ２ヘ与えられる入力論理信号により駆動するように構成しているため、プルダウントランジスタＴ５およびＴ６を高速で動作させることができる。また、プルダウントランジスタ対を入力論理信号で駆動するため、これらのプルダウントランジスタのベースへ相補論理信号を生成して印加するための構成が不要となり、回路規模が低減されかつ回路構成が簡略化される。
【０１３０】
また回路構成要素は、ＮＰＮバイポーラトランジスタと抵抗素子のみであり、従来のような容量結合用の容量素子、出力ドライブ用のＮＰＮバイポーラトランジスタおよびショットキダイオードなどの特殊を素子を必要とすることがないため、ウエハプロセスが複雑になるのを防止することができ、応じて製品コストの増加を防止することができる。また、簡易な構成で相補出力信号を生成することができる。また、安定化回路１１ｃにより、プルダウントランジスタには、常時エミッタフォロワ電流Ｉｅまたはバイアス電流Ｉｂが流れるため、出力インピーダンスが極めて高くなって出力信号が不安定になるというのを防止することができる。また電流源Ｉ２３を介して流れる電流Ｉｂは、プルアップトランジスタを導通状態に維持することが必要とされるだけであり、その電流値は極めて小さく設定することができ、消費電流の増加は極めて少ない。
【０１３１】
なお、電流源Ｉ２１〜Ｉ２３は、それぞれ、抵抗素子で構成されてもよい。
［実施例１１］
図１２は、この発明の第１１の実施例であるエミッタ結合型論理回路の構成を示す図である。図１２に示すエミッタ結合型論理回路１２は、出力端子Ｖｏ１およびＶｏ２の出力信号を安定化するための安定化回路１２ａの構成を除いて図１１に示すエミッタ結合型論理回路と同じ構成を備える。図１２に示すエミッタ結合型論理回路において、図１１に示す回路と対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１３２】
図１２において、安定化回路１２ａは、そのアノードが出力端子Ｖｏ１に接続され、そのカソードが電流源Ｉ２３を介して第２の電源端子Ｖｅｅに接続されるダイオードＤ３と、そのアノードが出力端子Ｖｏ２に接続され、そのカソードがダイオードＤ３のカソードに接続されかつ電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ４を含む。ダイオードＤ３およびＤ４は、ＰＮダイオードで構成される。
【０１３３】
今、入力端子Ｖｉ１およびＶｉ２に与えられる相補入力論理信号に従って、出力端子Ｖｏ１の出力信号が低論理レベルから高論理レベルに立上がり、出力端子Ｖｏ２の出力信号が高論理レベルから低論理レベルへ変化する状態を考える。このとき、出力端子Ｖｏ１は、プルアップトランジスタＴ３を介して高論理レベルへ駆動され、出力端子Ｖｏ２は、プルダウントランジスタＴ６を介して低論理レベルへ駆動される。ダイオードＤ３のアノードの電位は、ダイオードＤ４のアノードの電位よりも高くなり、ダイオードＤ３が導通状態となる。このダイオードＤ３のアノードの電位は、その順方向電圧だけ低下してダイオードＤ４のカソードへ伝達される。これによりダイオードＤ４は、アノード−カソード間電圧が順方向電圧以下または逆バイアス状態とされ、遮断状態となる。これにより、出力端子Ｖｏ１がプルアップトランジスタＴ３により高論理レベルに駆動されても、このプルアップトランジスタＴ３へは、ダイオードＤ３および電流源Ｉ２３を介して電流Ｉｂが流れる。したがって出力端子Ｖｏ１が高論理レベルに駆動された状態においても、プルアップトランジスタＴ３には常時電流が流れ、プルアップトランジスタＴ３は導通状態を維持するため、トランジスタＴ３およびＴ５がともに遮断状態とされ、出力端子Ｖｏ１のインピーダンスが極めて高くなり、その出力信号が不安定になるのを防止することができる。
【０１３４】
出力端子Ｖｏ２の出力信号が高論理レベルとなる場合には、ダイオードＤ４が導通状態となり、ダイオードＤ３が遮断状態となり、同様プルアップトランジスタＴ４に常時電流を流すことができる。
【０１３５】
この図１２に示す構成を用いても、導通状態とされるプルアップトランジスタには、常時エミッタフォロワ電流Ｉｅまたはバイアス電流Ｉｂが流れるため、常時導通状態を維持することができ、出力ハイインピーダンス状態となるのを防止することができ、出力信号を安定に出力することができる。また、図１２に示す構成においても、先の図１１に示す構成と同様の効果を実現することができる。
【０１３６】
［実施例１２］
図１３は、この発明の第１２の実施例であるエミッタ結合型論理回路の構成を示す図である。図１３に示すエミッタ結合型論理回路１３は、図１１および図１２に示すエミッタ結合型論理回路と安定化回路１２ｂを除いて同じ構成を備える。図１３において、図１１および図１２に示す回路の構成要素と対応する部分には同一の参照番号を付し、その詳細説明を省略する。
【０１３７】
図１３において、安定化回路１２ｂは、その一方端が出力端子Ｖｏ１に接続され、その他方端が電流源Ｉ２３を介して第２の電源端子Ｖｅｅに接続される高抵抗抵抗素子ＲＲ３と、その一方端が出力端子Ｖｏ２に接続され、その他方端が抵抗素子ＲＲ３の他方端に接続されかつ電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合される高抵抗抵抗素子ＲＲ４を含む。
【０１３８】
次に動作について説明する。出力端子Ｖｏ１が高論理レベル、かつ出力端子Ｖｏ２が低論理レベルのとき、トランジスタＴ３およびＴ６が導通状態、トランジスタＴ４およびＴ５がオフ状態とされる。この状態においては、出力端子Ｖｏ１から抵抗素子ＲＲ３および電流源Ｉ２３を介して第２の電源端子Ｖｅｅへ電流Ｉｂが流れる。またこのとき、抵抗素子ＲＲ３およびＲＲ４を介して出力端子Ｖｏ１から出力端子Ｖｏ２へ小電流が流れ、この電流がプルダウントランジスタＴ６を介して流れる。これにより、プルアップトランジスタＴ３において常時電流を流すことができ、プルアップトランジスタＴ３およびプルダウントランジスタＴ５がともに遮断状態とされ、この出力端子Ｖｏ１の出力インピーダンスが高くなるのを防止することができる。このとき、高論理レベルの出力端子および低論理レベルの出力端子から抵抗素子ＲＲ３およびＲＲ４を介して電流が流れるが、この電流は微少電流であり、入力信号の論理変化時の出力端子Ｖｏ１およびＶｏ２の高論理レベルおよび低論理レベルへの駆動時の動作に対しても何ら悪影響を及ぼさない。
【０１３９】
また、図１３に示す構成において、抵抗素子ＲＲ３およびＲＲ４の抵抗値は十分大きくされるが（出力端子Ｖｏ１およびＶｏ２の間に電流が流れるのを防止するため）、このとき電流源Ｉ２３は特に設けられなくてもよい。すなわち、抵抗素子ＲＲ３が出力端子Ｖｏ１と第２の電源端子Ｖｅｅの間に接続され、抵抗素子ＲＲ４が出力端子Ｖｏ２と第２の電源端子Ｖｅｅの間に接続されてもよい。
【０１４０】
この図１３に示す構成を利用しても、先の図１１および図１２に示す構成と同様の効果を実現することができる。
【０１４１】
［実施例１３］
図１４は、この発明の第１３の実施例であるエミッタ結合型論理回路の構成を示す図である。この図１４に示すエミッタ結合型論理回路は、安定化回路１２ｃを除いて、先に図１１ないし図１３に示したエミッタ結合型論理回路と同じ構成を備える。図１４に示すエミッタ結合型論理回路において、図１１ないし図１３に示すエミッタ結合型論理回路の構成要素と対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１４２】
図１４に示す回路１４において、安定化回路１２ｃは、出力端子Ｖｏ１と第２の電源端子Ｖｅｅの間に接続される電流源Ｉ２５と、出力端子Ｖｏ２と第２の電源端子Ｖｅｅの間に接続される電流源Ｉ２６を含む。電流源Ｉ２５およびＩ２６は、それぞれ電流源Ｉ２２を介して流れるエミッタフォロワ電流Ｉｅよりも十分小さなバイアス電流Ｉｂ１、およびＩｂ２を供給する。この電流源Ｉ２５およびＩ２６の供給する電流Ｉｂ１およびＩｂ２は、それぞれプルアップトランジスタＴ３およびＴ４が導通状態を維持するのに必要最小限の電流値である。この図１４に示す構成においては、出力端子Ｖｏ１またはＶｏ２を高論理レベルへ駆動するときには、プルアップトランジスタＴ３またはＴ４が導通状態とされる。出力端子Ｖｏ１の電位が高論理レベルに上昇した場合においても、プルアップトランジスタＴ３には、電流源Ｉ２５を介して電流Ｉｂ１が流れる。これにより、プルアップトランジスタＴ３は、出力端子Ｖｏ１を高論理レベルへ駆動する場合においても、常時、導通状態を維持することができる。同様、出力端子Ｖｏ２を高論理レベルへ駆動する場合においても、プルアップトランジスタＴ４は、電流源Ｉ２６により、常時、導通状態を維持することができる。
【０１４３】
図１４に示す構成を利用しても、先の図１１ないし図１３に示す構成と同様の効果を得ることができる。また電流源Ｉ２５およびＩ２６が用いられるが、この電流Ｉｂ１およびＩｂ２は極めて小さな電流であり、その消費電流の増加は極めて僅かである。この電流源Ｉ２５およびＩ２６は、先に図１３を参照して説明したように、高抵抗の抵抗素子で置換えられてもよい。
【０１４４】
［実施例１４］
図１５は、この発明の第１４の実施例であるエミッタ結合型論理回路の構成を示す図である。この図１５に示すエミッタ結合型論理回路は、２相の互いに重なり合わないクロック信号Ｃ１およびＣ２に応答して、データ入力端子Ｖｉ１およびＶｉ２に与えられた入力信号をラッチし出力する。
【０１４５】
図１５において、このエミッタ結合型論理回路１５は、クロック信号Ｃ１に応答して入力端子Ｖｉ１およびＶｉ２に与えられた相補論理の入力信号を取込み差動的に増幅し出力しかつクロック信号Ｃ２に応答して取込んだ入力信号をラッチするデータ保持回路１５ａと、データ保持回路１５ａの相補内部出力信号を安定に維持するための安定化回路１５ｂと、データ保持回路１５ａと相補的に動作し、データ保持回路１５ａの出力する相補内部論理信号をラッチし出力するデータ保持回路１５ｃと、データ保持回路１５ｃの相補出力信号を安定に維持するための安定化回路１５ｄを含む。
【０１４６】
安定化回路１５ａは、活性化時入力端子Ｖｉ１およびＶｉ２に与えられた相補論理の入力信号を差動的に増幅するための入力トランジスタＴ１およびＴ２と、入力トランジスタＴ１およびＴ２により差動増幅された信号に応答して内部出力ノードＭ１およびＭ２をそれぞれ第１の電源端子Ｖｃｃへ与えられた電圧レベルの高論理レベルへ駆動するためのプルアップトランジスタＴ３およびＴ４と、活性化時入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号を差動的に増幅して内部出力ノードＭ１およびＭ２へ出力する出力ドライブトランジスタ（プルダウントランジスタ）Ｔ５およびＴ６と、活性化時トランジスタＴ１およびＴ２により差動増幅された信号（内部ノードＡ１およびＡ２上の信号）を保持するラッチ回路を構成するトランジスタＴ７およびＴ８と、クロック入力端子Ｃ１に与えられるクロック信号に応答してトランジスタＴ１およびＴ２で構成される差動段を活性化する活性化トランジスタＴ９と、クロック入力端子Ｃ２に与えられるクロック信号に応答してトランジスタＴ７およびＴ８で構成されるラッチ段を活性化する活性化トランジスタＴ１０と、クロック入力端子Ｃ１に与えられるクロック信号に応答して出力ドライブトランジスタ（プルダウントランジスタ）Ｔ５およびＴ６を活性化する活性化トランジスタＴ２１を含む。入力トランジスタＴ１は、そのベースが入力端子Ｖｉ１に接続され、そのコレクタが抵抗素子ＲＲ１を介して第１の電源端子Ｖｃｃに接続され、そのエミッタが活性化トランジスタＴ９のコレクタに接続される。トランジスタＴ２は、そのベースが入力端子Ｖｉ２に接続され、そのコレクタが抵抗素子ＲＲ２を介して第１の電源端子Ｖｃｃに接続され、そのエミッタが入力トランジスタＴ１のエミッタに結合されかつ活性化トランジスタＴ９のコレクタに接続される。活性化トランジスタＴ９は、そのベースがクロック入力端子Ｃ１に接続され、そのエミッタが電流源Ｉ２１を介して第２の電源端子Ｖｅｅに結合される。
【０１４７】
出力ドライブトランジスタ（プルアップトランジスタ）Ｔ３は、そのベースが内部ノードＡ１を介して入力トランジスタＴ１のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃ上の電圧を受けるように接続され、そのエミッタが内部出力ノードＭ１に接続される。出力ドライブトランジスタ（プルアップトランジスタ）Ｔ４は、そのベースが内部ノードＡ２を介して入力トランジスタＴ２のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃ上の電圧を受けるように接続され、そのエミッタが内部出力ノードＭ２に接続される。出力ドライブトランジスタ（Ｔ５）はそのベースが入力端子Ｖｉ１に接続され、そのコレクタが内部出力ノードＭ１に接続され、そのエミッタが活性化トランジスタＴ２１のコレクタに接続される。出力ドライブトランジスタＴ６（プルダウントランジスタ）Ｔ６は、そのベースが入力端子Ｖｉ２に接続され、そのコレクタが内部出力ノードＭ２に接続され、そのエミッタが出力ドライブトランジスタ（プルダウントランジスタ）Ｔ５のエミッタに接続されかつ活性化トランジスタＴ２１のコレクタに接続される。活性化トランジスタＴ２１は、そのベースがクロック信号入力端子Ｃ１に接続され、そのエミッタが電流源Ｉ２２を介して第２の電源端子Ｖｅｅに結合される。
【０１４８】
ラッチトランジスタＴ７は、そのベースが内部出力ノードＭ２に接続され、そのコレクタが内部ノードＡ１に接続され、そのエミッタが活性化トランジスタＴ１０のコレクタに接続される。ラッチトランジスタＴ８は、そのベースが内部出力ノードＭ１に接続され、そのコレクタが内部ノードＡ２に接続され、そのエミッタがトランジスタＴ７のエミッタおよび活性化トランジスタＴ１０のコレクタに接続される。活性化トランジスタＴ１０は、そのベースがクロック入力端子Ｃ２に接続され、そのエミッタが活性化トランジスタＴ９のエミッタに接続されかつ電流源Ｉ２１を介して第１の電源端子Ｖｅｅに結合される。電流源Ｉ２１には、トランジスタＴ１およびＴ２で構成される差動段、またはトランジスタＴ７およびＴ８で構成されるラッチ段を流れるスイッチング電流Ｉｓ１が流れる。
【０１４９】
安定化回路１５ｂは、内部出力ノードＭ１およびＭ２上の信号電位をラッチするためのラッチ段と、データ保持回路１５ａの出力インピーダンスが高くなるのを防止するための電流制御段を備える。ラッチ段は、エミッタが共通接続されるトランジスタＴ３１およびＴ３２と、クロック入力端子Ｃ２に与えられたクロック信号に応答してこのトランジスタＴ３１およびＴ３２の共通エミッタを電流源Ｉ２４へ結合する活性化トランジスタＴ２３を含む。トランジスタＴ３１は、そのベースが内部出力ノードＭ２に接続され、そのコレクタが内部出力ノードＭ１に接続され、そのエミッタが活性化トランジスタＴ２３のコレクタに接続される。トランジスタＴ３２は、そのベースが内部出力ノードＭ１に接続され、そのコレクタが内部出力ノードＭ２に接続され、そのエミッタが活性化トランジスタＴ２３のコレクタに接続される。活性化トランジスタＴ２３のエミッタは、電流源Ｉ２４を介して第２の電源端子Ｖｅｅに結合される。
【０１５０】
電流制御段は、そのアノードが内部出力ノードＭ１に接続され、そのカソードが電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ５と、そのアノードが内部出力ノードＭ２に接続され、そのカソードがダイオードＤ５のカソードに接続されかつ電流源Ｉ２３を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ６を含む。この電流源Ｉ２３を流れる電流Ｉｂ１は、電流源Ｉ２２を介して流れる電流（エミッタフォロワ電流）Ｉｅ１よりも十分小さい。
【０１５１】
安定化回路１５ｃは、安定化回路１５ａと同様の構成を備える。すなわち、安定化回路１５ｃは、クロック入力端子Ｃ２に与えられたクロック信号に応答して活性化され、内部出力ノードＭ１およびＭ２上の信号を差動的に増幅する差動段を含む。この差動段は、そのベースが内部出力ノードＭ１に接続され、そのコレクタが抵抗素子ＲＲ３を介して第１の電源端子Ｖｃｃに接続され、そのエミッタが活性化トランジスタＴ１９のコレクタに接続される差動トランジスタＴ１１と、そのベースが内部出力ノードＭ２に接続され、そのコレクタが抵抗素子ＲＲ４を介して第１の電源端子Ｖｃｃに接続され、そのエミッタがトランジスタＴ１１のエミッタに接続されかつ活性化トランジスタＴ１９のコレクタに接続される差動トランジスタＴ１２と、クロック入力端子Ｃ２に与えられたクロック信号に応答して導通し、トランジスタＴ１１およびＴ１２の共通エミッタを電流源Ｉ２５に結合する活性化トランジスタＴ１９を含む。
【０１５２】
安定化回路１５ｃは、また、差動段により差動増幅された内部ノードＡ３およびＡ４上に現われた信号電位に応答して出力端子Ｖｏ１およびＶｏ２を第１の電源端子Ｖｃｃ上の電圧レベルの高論理レベルへ駆動するための出力ドライブトランジスタ（プルアップトランジスタ）Ｔ１３およびＴ１４と、クロック入力端子Ｃ１に与えられたクロック信号に応答して活性化され、内部ノードＡ３およびＡ４上の信号電位をラッチするラッチ段と、内部出力ノードＭ１およびＭ２上の信号に応答して出力端子Ｖｏ１およびＶｏ２を、プルアップトランジスタＴ１３およびＴ１４と相補的に動作してエミッタフォロワ電流により低論理レベルの電圧レベルへ駆動する出力ドライブ段（プルダウン段）を含む。
【０１５３】
出力ドライブトランジスタ（プルアップトランジスタ）Ｔ１３は、そのベースが内部ノードＡ３を介してトランジスタＴ１１のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃ上の電圧を受けるように接続され、そのエミッタが出力端子Ｖｏ１に接続される。出力ドライブトランジスタ（プルアップトランジスタ）Ｔ１４は、そのベースが内部ノードＡ４を介してトランジスタＴ１２のコレクタに接続され、そのコレクタが第１の電源端子Ｖｃｃ上の電圧を受けるように接続され、そのエミッタが出力端子Ｖｏ２に接続される。
【０１５４】
ラッチ段はトランジスタＴ１７、Ｔ１８、Ｔ２０および電流源Ｉ２５を含む。トランジスタＴ１７は、そのベースが出力端子Ｖｏ２に接続され、そのコレクタが内部ノードＡ３に接続され、そのエミッタが活性化トランジスタＴ２０のコレクタに接続される。トランジスタＴ１８は、そのベースが出力端子Ｖｏ１に接続され、そのコレクタが内部ノードＡ４に接続され、そのエミッタがトランジスタＴ１７のエミッタに接続されかつ活性化トランジスタＴ２０のコレクタに接続される。活性化トランジスタＴ２０は、そのベースがクロック入力端子Ｃ１に接続され、そのエミッタがトランジスタＴ１９のエミッタに接続されかつ電流源Ｉ２５を介して第２の電源端子Ｖｅｅに結合される。
【０１５５】
出力ドライブ段（プルダウン段）は、そのベースが内部出力ノードＭ１に接続され、そのコレクタが出力端子Ｖｏ１に接続され、そのエミッタが活性化トランジスタＴ２２のコレクタに接続される出力ドライブトランジスタ（プルダウントランジスタ）Ｔ１５と、そのベースが内部出力ノードＭ２に接続され、そのコレクタが出力端子Ｖｏ２に接続され、そのエミッタがトランジスタＴ１５に接続されかつ活性化トランジスタＴ２２のコレクタに接続される出力ドライブトランジスタ（プルダウントランジスタ）Ｔ１６と、そのベースがクロック入力端子Ｃ２に接続され、そのエミッタが安定化回路１５ａに含まれる活性化トランジスタＴ２１のエミッタに接続されかつ電流源Ｉ２２を介して第２の電源端子Ｖｅｅに接続される活性化トランジスタ２２を含む。
【０１５６】
安定化回路１５ｄは、出力端子Ｖｏ１およびＶｏ２上の信号電位を保持するためのラッチ段と、出力端子Ｖｏ１およびＶｏ２に対する出力インピーダンスが高くなるのを防止するための出力電流制御段を備える。ラッチ段は、そのベースが出力端子Ｖｏ２に接続され、そのコレクタが出力端子Ｖｏ１に接続され、そのエミッタが活性化トランジスタＴ２４のコレクタに接続されるラッチトランジスタＴ３３と、そのベースが出力端子Ｖｏ１に接続され、そのコレクタが出力端子Ｖｏ２に接続され、そのエミッタがラッチトランジスタＴ３３のエミッタに接続されかつ活性化トランジスタＴ２０のコレクタに接続されるラッチトランジスタＴ３４を含む。活性化トランジスタＴ２４は、そのベースがクロック入力端子Ｃ１に接続され、そのエミッタが安定化回路１５ｂに含まれる活性化トランジスタＴ２３のエミッタに接続されかつ電流源Ｉ２４を介して第２の電源端子Ｖｅｅに結合される。
【０１５７】
出力電流制御段は、そのアノードが出力端子Ｖｏ１に接続され、そのカソードが電流源Ｉ２６を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ７と、そのアノードが出力端子Ｖｏ２に接続され、そのカソードがダイオードＤ７のカソードに接続されかつ電流源Ｉ２６を介して第２の電源端子Ｖｅｅに結合されるダイオードＤ８を含む。
【０１５８】
この図１５に示す構成において、用いられるトランジスタはすべてＮＰＮバイポーラトランジスタであり、また用いられるダイオードはＰＮダイオードである。電流源Ｉ２６の電流駆動力は、電流源Ｉ２４およびＩ２２の電流駆動力よりも小さい。
【０１５９】
次に動作について説明する。まず、クロック信号端子Ｃ１に与えられるクロック信号が活性状態の高論理レベルのとき、クロック入力端子Ｃ２に与えられるクロック信号は非活性状態の低論理レベルとなる。この状態においては、活性化トランジスタＴ９、Ｔ２１、Ｔ２０、およびＴ２４が導通状態とされ、一方、活性化トランジスタＴ１０、Ｔ１９、Ｔ２３、およびＴ２２が遮断状態とされる。すなわち、入力トランジスタＴ１およびＴ２で構成される差動段、トランジスタＴ５およびＴ６で構成される出力ドライブ段、トランジスタＴ１７およびＴ１８で構成されるラッチ段、ならびにトランジスタＴ３３およびＴ３４で構成されるラッチ段が活性状態とされる。すなわち、安定化回路１５ａにおいては、入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号はトランジスタＴ１およびＴ２により差動増幅されてその差動増幅された信号が内部ノードＡ１およびＡ２上に出力される。この内部ノードＡ１およびＡ２上の信号電位に応答してプルアップトランジスタ（出力ドライブトランジスタ）Ｔ３およびＴ４の一方が導通状態、他方が遮断状態とされる。同様に、トランジスタＴ５およびＴ６が入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号に応答して一方が導通状態、他方が遮断状態となる。今、入力端子Ｖｉ１に与えられる論理信号が高論理レベルのとき、内部ノードＡ１上の信号電位が低論理レベル、内部ノードＡ２上の信号電位が高論理レベルとなり、出力ドライブトランジスタ（プルアップトランジスタ）Ｔ３が遮断状態、出力ドライブトランジスタ（プルアップトランジスタ）Ｔ４が導通状態とされる。一方、出力ドライブトランジスタ（プルダウントランジスタ）Ｔ５が導通状態、出力ドライブトランジスタ（プルダウントランジスタ）Ｔ６が遮断状態とされる。これにより、内部出力ノードＭ１が、トランジスタＴ５およびＴ２１および電流源Ｉ２２を介して流れるエミッタフォロワ電流Ｉｅ１により放電され、その論理レベルが低論理レベルとなる。一方、内部出力ノードＭ２は、出力ドライブトランジスタ（プルアップトランジスタ）Ｔ４を介して充電され、その電位レベルが高論理レベルとされる。内部出力ノードＭ２が高論理レベルに駆動された状態においても、ダイオードＤ６が導通状態、ダイオードＤ５が遮断状態とされ、出力ドライブトランジスタ（プルアップトランジスタ：以下、単に出力ドライブトランジスタと称す）には電流源Ｉ２３により小さな電流Ｉｂ１が流れるため、この出力ドライブトランジスタＴ４は常時導通状態を維持する。この電流源Ｉ２３を介して流れる電流Ｉｂ１は、導通状態とされる出力ドライブトランジスタＴ４が導通状態を維持するのに最小限必要とされる電流値である。これら一連の動作により、クロック入力端子Ｃ１に与えられるクロック信号が高論理レベルの活性状態のときには、安定に入力端子Ｖｉ１およびＶｉ２に与えられた相補論理信号に対応する論理の信号が内部出力ノードＭ１およびＭ２へ出力される。
【０１６０】
一方、データ保持段１５ｃにおいては、ラッチ段（トランジスタＴ１７、Ｔ１８、およびＴ２０）が活性状態とされており、その入力部の差動段は非活性状態とされる。この状態においては、トランジスタＴ１１およびＴ１２は差動増幅動作は行なわず、内部出力ノードＭ１およびＭ２に現われた相補論理信号は伝達されない。今、出力端子Ｖｏ１が高論理レベル、出力端子Ｖｏ２が低論理レベルとする。この状態では、出力ドライブトランジスタＴ１３が導通状態にあり、内部ノードＡ３の電位は高論理レベルになり、一方、出力ドライブトランジスタＴ１４は遮断状態にあり、内部ノードＡ４の電位は低論理レベルにある。ラッチ段において、トランジスタＴ１７が遮断状態、トランジスタＴ１８が導通状態とされ、内部ノードＡ４上の低論理レベルの電位は、トランジスタＴ１８、活性化トランジスタＴ２０および電流源Ｉ２５により低論理レベルに維持される。内部ノードＡ３は、トランジスタＴ１７が遮断状態であり、抵抗素子ＲＲ３により高論理レベルに維持される。
【０１６１】
安定化回路１５ｄにおいては、トランジスタＴ３４が導通状態、トランジスタＴ３３が遮断状態とされ、出力端子Ｖｏ２は、トランジスタＴ３４、Ｔ２４および電流源Ｉ２４を介して流れるエミッタフォロワ電流Ｉｅ２により低論理レベルに維持される。一方、トランジスタＴ３４は遮断状態にあり、出力端子Ｖｏ１は、出力ドライブトランジスタＴ１３により高論理レベルに維持される。このトランジスタＴ３３およびＴ３４を設けることにより、出力ドライブ段のトランジスタＴ１５およびＴ１６の非活性時において出力端子Ｖｏ１およびＶｏ２におけるエミッタフォロワ電流の流れる経路を与え、出力端子Ｖｏ１およびＶｏ２における電位を安定に維持する。ダイオードＤ７およびＤ８は、出力端子Ｖｏ１が高論理レベルの電位レベルのときには、ダイオードＤ７が導通し、ダイオードＤ８が遮断状態となり、導通状態にある出力ドライブトランジスタＴ１３に、電流源Ｉ２６により与えられる微少電流Ｉｂ２の流れを生じさせる。これにより、出力端子Ｖｏ１の電位上昇に伴って出力ドライブトランジスタＴ１３が遮断状態となるのを防止する。
【０１６２】
クロック入力端子Ｃ１に与えられるクロック信号が低論理レベルの非活性状態となり、クロック入力端子Ｃ２に与えられるクロック信号が活性状態の高論理レベルとされたときには、安定化回路１５ａおよび１５ｃにおける差動動作およびラッチ動作が切換えられ、また安定化回路１５ｂおよび１５ｄにおいてラッチ動作の活性／非活性状態が切換えられる。すなわち、データ保持回路１５ａにおいては、トランジスタＴ７およびＴ８により、内部ノードＡ１およびＡ２の信号電位のラッチが行なわれる。安定化回路１５ｂにおいては、トランジスタＴ３１およびＴ３２における内部出力ノードＭ１およびＭ２の信号電位のラッチが行なわれる。このときダイオードＤ５およびＤ６は、内部出力ノードＭ１またはＭ２の一方に微少電流の流れを生じさせる動作を持続する。
【０１６３】
データ保持回路１５ｃにおいては、トランジスタＴ１１およびＴ１２により差動増幅動作が行なわれ、内部出力ノードＭ１およびＭ２に現われた相補論理の内部信号を差動的に増幅して内部ノードＡ３およびＡ４へ伝達する。ラッチ段（トランジスタＴ１７およびＴ１８）は非活性状態にあり、出力ドライブトランジスタＴ１３およびＴ１４は、この新たに内部ノードＡ３およびＡ４に伝達された信号電位に応答してその導通状態／遮断状態が決定される。また出力ドライブトランジスタＴ１５およびＴ１６も同様、この内部出力ノードＭ１およびＭ２上の相補論理の信号に応答して一方が導通状態、他方が遮断状態とされる。出力ドライブトランジスタＴ１３およびＴ１５は一方が導通状態、他方が遮断状態となり、また出力ドライブトランジスタＴ１４およびＴ１６は、一方が導通状態、他方が遮断状態とされる。安定化回路１５ｄにおいては、ラッチ段（トランジスタＴ３３およびＴ３４）が非活性状態とされる。この状態において、ダイオードＤ７およびＤ８による出力安定化が行なわれる。すなわち、先のラッチ時の動作と同様、出力端子Ｖｏ１およびＶｏ２に新たに現われた相補論理の出力信号に従ってダイオードＤ７およびＤ８の一方が導通状態とされ、導通状態となる出力ドライブトランジスタの一方に微少電流の流れを生じさせる。
【０１６４】
以上のように、出力ドライブトランジスタＴ５およびＴ６からなる出力ドライブ段と、ラッチトランジスタＴ３１およびＴ３２からなるラッチ段を相補的に活性状態とすることにより、内部出力ノードＭ１およびＭ２に常時安定にエミッタフォロワ電流を流すことができ、内部出力ノードＭ１およびＭ２上の信号電位を安定に保持することができる。またダイオードＤ５およびＤ６および電流源Ｉ２３を設けることにより、導通状態とされるべき出力ドライブトランジスタＴ３またはＴ４に常時電流の流れを生じさせることができ、出力が高インピーダンス状態となるのを防止することができる。これは、またデータ保持回路１５ｃおよび安定化回路１５ｄにおいても同様である。
【０１６５】
この図１５に示すデータ保持機能を備える回路は、基本的に図１２に示すエミッタ結合型論理回路のそれと同じであり、先に図１２以降において説明した回路と同じ効果を実現することができる。特に、出力ドライブ段を入力端子Ｖｉ１およびＶｉ２に与えられる相補論理信号で直接駆動し、また相補内部出力ノードＭ１およびＭ２上の信号により出力ドライブトランジスタＴ１５およびＴ１６を直接駆動することにより、これらの出力ドライブトランジスタへ与えられる差動信号の振幅を十分大きくすることができ、安定かつ高速で動作するデータ保持回路を実現することができる。また、ダイオードＤ５〜Ｄ８を用いて内部出力ノードおよび出力端子の信号電位の安定化を図るため、簡易な回路構成で出力安定を実現することができる。このダイオードＤ５、Ｄ６および電流源Ｉ２３、またはダイオードＤ７、Ｄ８および電流源Ｉ２６の構成に代えて先の図１２ないし図１４で示す構成を利用することもできる。
【０１６６】
［実施例１５］
図１６は、この発明の第１５の実施例であるエミッタ結合型論理回路を利用するデータラッチ回路の構成を示す図である。図１６に示すデータラッチ回路１６は、安定化回路１６ｂおよび１６ｄの構成を除いて図１５に示すデータラッチ回路と同じ構成を備える。このデータラッチ回路１６のデータ保持回路１５ａおよび１５ｃの構成は、図１５に示す回路と同じ構成であり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１６７】
内部出力ノードＭ１およびＭ２上の信号電位を安定化しかつ保持するための安定化回路１６ｂは、一方端が内部出力ノードＭ１に接続される抵抗素子ＲＲ５と、その一方端が内部出力ノードＭ２に接続されかつその他方端が抵抗素子ＲＲ５の他方端に接続される抵抗素子ＲＲ６と、そのベースがクロック信号入力端子Ｃ２に接続され、そのコレクタが抵抗素子ＲＲ５およびＲＲ６の他方端に接続され、そのエミッタが電流源Ｉ２８を介して第２の電源端子Ｖｅｅに結合される活性化トランジスタＴ２３を含む。電流源Ｉ２８は、電流源Ｉ２２とほぼ同じ電流駆動力を有する。
【０１６８】
安定化回路１６ｄは、出力端子Ｖｏ１に接続される一方端を有する抵抗素子ＲＲ７と、出力端子Ｖｏ２に接続される一方端と抵抗素子ＲＲ７の他方端に接続される他方端を有する抵抗素子ＲＲ８と、クロック入力端子Ｃ１に接続されるベースと、抵抗素子ＲＲ７およびＲＲ８の他方端に接続されるコレクタと、電流源Ｉ２８を介して第２の電源端子Ｖｅｅに結合されるエミッタを有する活性化トランジスタＴ２４を含む。
【０１６９】
活性化トランジスタＴ２３およびＴ２４は、ＮＰＮバイポーラトランジスタで構成され、そのベースへ与えられる信号が高論理レベルのときに動作状態とされる。
【０１７０】
次に動作について説明する。データ保持回路１５ａおよび１５ｃの動作は、図１５に示すデータ保持回路１５ａおよび１５ｃと同じであり、安定化回路１６ｂおよび１６ｄの動作について説明する。
【０１７１】
クロック入力端子Ｃ１に与えられるクロック信号が高論理レベルのとき、信号入力端子Ｖｉ１およびＶｉ２に与えられた相補論理の入力信号に従って、トランジスタＴ５およびＴ６の一方が導通状態、他方が遮断状態となる。出力ドライブトランジスタＴ３およびＴ４は、またトランジスタＴ１およびＴ２の差動増幅信号（ノードＡ１およびＡ２の電位）に応答して一方が導通状態、他方が遮断状態とされる。これにより、内部出力ノードＭ１およびＭ２の一方が高論理レベル、他方が低論理レベルとなる。今、出力ドライブトランジスタＴ３が導通状態、出力ドライブトランジスタＴ４が遮断状態の状態を考える。この場合には、プルダウン用のトランジスタＴ５は遮断状態、トランジスタＴ６が導通状態である。内部出力ノードＭ１が出力ドライブトランジスタＴ３を介して充電されてその電位が高論理レベルとなる。一方、内部出力ノードＭ２は、トランジスタＴ６、Ｔ２１および電流源Ｉ２２により放電され、その電位レベルは低論理レベルとなる。安定化回路１６ｂにおいては、活性化トランジスタＴ２３が遮断状態である。この状態においては、内部出力ノードＭ１の電位が高論理レベル、内部出力ノードＭ２の電位が低論理レベルである。内部出力ノードＭ１およびＭ２の間に抵抗素子ＲＲ５およびＲＲ６が直列に接続されるため、出力ドライブトランジスタＴ３からの電流が、抵抗素子ＲＲ５およびＲＲ６を介して導通状態のトランジスタＴ６、トランジスタＴ２１および電流源Ｉ２２を介して流れる。抵抗素子ＲＲ５およびＲＲ６の抵抗値は十分高く、内部出力ノードＭ１から抵抗素子ＲＲ５およびＲＲ６を介して内部出力ノードＭ２へ流れる電流は微少電流である。これにより、導通状態の出力ドライブトランジスタＴ３には常時電流が流れることになり、トランジスタＴ３は常時導通状態を維持することができる。このトランジスタＴ３から抵抗素子ＲＲ５およびＲＲ６を介して内部出力ノードＭ２へ与えられる微少電流により、出力ドライブトランジスタＴ４を介して流れる電流が低下し、これにより電流源Ｉ２２を介して流れるエミッタフォロワ電流Ｉｅは一定値を維持する。ここで、出力ドライブトランジスタＴ４は、遮断状態においても、電流を供給している（完全な非導通状態とはされていない）。
【０１７２】
クロック入力端子Ｃ１に与えられるクロック信号が低論理レベルとされ、活性化トランジスタＴ２１が遮断状態となると、クロック入力端子Ｃ２へ与えられるクロック信号が高論理レベルとなり、活性化トランジスタＴ２３が導通状態とされる。この状態においては、抵抗素子ＲＲ５およびＲＲ６が共通に電流源Ｉ２８に接続される。電流源Ｉ２８を介して流れる電流は小さな値の電流Ｉｂである。この状態においては、トランジスタＴ５およびＴ６には電流が流れない（活性化トランジスタＴ２１が非導通状態にある）。したがって、抵抗素子ＲＲ５およびＲＲ６には、この内部出力ノードＭ１およびＭ２の電位に従って決定される電流が流れる。今、内部出力ノードＭ１の高論理レベルの電圧をＶＨ、内部出力ノードＭ２の低論理レベルの電位をＶＬとし、抵抗素子ＲＲ５およびＲＲ６の抵抗値をともにＲとすると、抵抗素子ＲＲ５およびＲＲ６には次式で表わされる電流が流れる。
【０１７３】
ＲＲ５：｛Ｉｂ＋（ＶＨ−ＶＬ）／Ｒ｝／２
ＲＲ６：｛Ｉｂ−（ＶＨ−ＶＬ）／Ｒ｝／２
出力ドライブトランジスタＴ３およびＴ４には常時微少電流が流れるため、導通状態とすべき出力ドライブトランジスタが常時導通状態を維持することができる。またこのとき、抵抗素子ＲＲ５およびＲＲ６を流れる電流は、この内部出力ノードＭ１およびＭ２の信号電位に応じて決定されており、したがってこの内部出力ノードＭ１およびＭ２における電位差が小さくなることはなく、安定に内部出力ノードＭ１およびＭ２の信号電位を維持することができる。
【０１７４】
安定化回路１６ｄにおいても、安定化回路１６ｂと同じ動作が行なわれる。ただし、安定化回路１６ｄはクロック入力端子Ｃ１へ与えられるクロック信号に応答してその動作態様が決定されており、その動作状態は、安定化回路１６ｂと相補的なものとなる。電流源Ｉ２８は、交互に安定化回路１６ｂおよび１６ｄにより利用されるため、簡易な回路構成で、かつ低消費電流で安定に相補論理の入力信号を取込みかつラッチして出力するラッチ回路を実現することができる。また、電流源Ｉ２２はデータ保持回路１５ａおよび１５ｃにより交互に利用される。データ保持回路１５ａおよび１５ｃは、交互に活性化されるため、２つの回路段を設けても、一方のデータ保持回路のみが電流源を使用するため、消費電流を低減することができる。
【０１７５】
この図１６に示す構成においても、図１５に示す第１５の実施例と同様の効果を実現することができる。
【０１７６】
［その他の変更例］
上記図１ないし図１６に示す構成においては、トランジスタとしては、ＮＰＮバイポーラトランジスタのみが利用されており、第１の電源端子Ｖｃｃから第２の電源端子Ｖｅｅへ電流が流れるように構成されている。このとき、第１の電源端子Ｖｃｃの電位が第２の電源端子Ｖｅｅの電圧よりも低い場合には、先の実施例すべてにおいて、ＮＰＮバイポーラトランジスタに代えてＰＮＰバイポーラトランジスタを用いることにより同様の動作を実現することができる。ダイオードは、そのアノードとカソードとが逆転される。
【０１７７】
また上記実施例のいずれにおいても、バイポーラトランジスタが用いられているが、これはＭＯＳトランジスタのような絶縁ゲート型電界効果トランジスタ、およびガリウム・ヒ素により構成されるＭＥＳＦＥＴ（金属−半導体電界効果型トランジスタ）などのトランジスタを用いても同様の効果を得ることができる。絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を用いる場合には、ソース結合型論理回路、または電流モード型論理回路が構成される。これらのエミッタ結合型論理回路、ソース結合型論理回路、および電流モード型論理回路を総称して電流切換型論理回路と称す。
【０１７８】
また、１段の論理回路において、入力端子Ｖｉ１およびＶｉ２へ与えられる論理信号の論理が反転されて出力端子Ｖｏ１およびＶｏ２へ伝達されている。たとえば、入力端子Ｖｉ１に高論理レベルの信号が出力された場合には、出力端子Ｖｏ１に低論理レベルが出力される。この場合、回路はバッファ機能を有するように構成されてもよい。すなわち、入力端子Ｖｉ１に高論理レベルの信号が与えられたとき、出力端子Ｖｏ１に高論理レベルの信号が出力されるように構成されてもよい。
【０１７９】
【発明の効果】
以上のように、この発明によれば、１つの出力端子について出力信号が低論理レベルから高論理レベルに変化するときエミッタフォロワ電流が減少し、出力信号が高論理レベルから低論理レベルに変化するときエミッタフォロワ電流が増加するようにしたので、負荷駆動能力が向上し、またこの増減によりエミッタフォロワ電流を小さくすることができ、消費電力を削減することができる。また、プルダウントランジスタのベース電位振幅がほぼ入力信号の論理振幅に等しくなるので、回路は安定に動作する。また、回路は同一導電型トランジスタと抵抗のみで構成可能であり、容量結合用の容量素子やＰＮＰトランジスタやショットキダイオードなどの特殊な素子を必要としないため、ウェハプロセスが複雑になって製造コストが増加することがない。また、相補出力信号も容易に得られる。また出力電流制御段により、出力インピーダンスが高くなって出力が不安定になるのを防止できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図２】この発明の第２の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図３】この発明の第３の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図４】この発明の第４の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図５】この発明の第５の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図６】この発明の第６の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図７】この発明の第７の実施例によるエミッタ結合型論理回路の構成を示す回路図である。
【図８】この発明の第７の実施例の変形例によるエミッタ結合型論理回路の構成を示す回路図である。
【図９】この発明の第８の実施例によるラッチ回路の構成を示す回路図である。
【図１０】この発明の第９の実施例によるＮＯＲ論理回路の構成を示す回路図である。
【図１１】この発明の第１０の実施例であるエミッタ結合型論理回路の構成を示す回路図である。
【図１２】この発明の第１１の実施例であるエミッタ結合型論理回路の構成を示す回路図である。
【図１３】この発明の第１２の実施例であるエミッタ結合型論理回路の構成を示す回路図である。
【図１４】この発明の第１３の実施例であるエミッタ結合型論理回路の構成を示す回路図である。
【図１５】この発明の第１４の実施例であるデータラッチ回路の構成を示す回路図である。
【図１６】この発明の第１５の実施例であるデータラッチ回路の構成を示す回路図である。
【図１７】従来のエミッタ結合型論理回路３１の構成を示す回路図である。
【図１８】従来の他のエミッタ結合型論理回路３２の構成を示す回路図である。
【図１９】従来のさらに他のエミッタ結合型論理回路３３の構成を示す回路図である。
【図２０】従来のさらに他のエミッタ結合型論理回路３４の構成を示す回路図である。
【符号の説明】
１〜８ エミッタ結合型論理回路、９ ラッチ回路、１０ ＮＯＲ論理回路、Ｑ１，Ｑ２，Ｑ１５，Ｑ１６，Ｑ２５，Ｑ２６ マルチエミッタトランジスタ、Ｑ３，Ｑ４ プルアップトランジスタ、Ｑ５，Ｑ６，Ｑ１７，Ｑ１８ プルダウントランジスタ、Ｑ７，Ｑ１０，Ｑ１３，Ｑ１４ 入力トランジスタ、Ｑ８，Ｑ９，Ｑ２７ リファレンストランジスタ、Ｒ１〜Ｒ２０ 抵抗、Ｉ１〜Ｉ１３電流源、Ｖｉ１，Ｖｉ１ａ，Ｖｉ１ｂ，Ｖｉ２ 入力端子、Ｖｏ，Ｖｏ１，Ｖｏ２ 出力端子、ＣＬ，ＣＬ１，ＣＬ２ 負荷容量、Ｔ１，Ｔ２，Ｔ１１，Ｔ１２入力トランジスタ、Ｔ３〜Ｔ６，Ｔ１３〜Ｔ１６ 出力ドライブトランジスタ、Ｔ７，Ｔ８ 安定化トランジスタ、Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３７，Ｔ３８ ラッチトランジスタ、Ｄ１〜Ｄ８ ダイオード、Ｔ１７，Ｔ１８ ラッチトランジスタ、Ｔ９，Ｔ１０，Ｔ１９〜Ｔ２４ 活性化トランジスタ、Ｉ２１〜Ｉ２６ 電流源、ＲＲ１〜ＲＲ８ 抵抗素子。
Claims (24)
- それぞれに相補論理信号が入力される第１および第２の入力ノードと、前記相補論理信号に対応する信号が出力される第１および第２の出力ノードと、一方および他方動作電源電圧をそれぞれ供給する第１および第２の電源ノードとを備える電流切換型論理回路であって、
それぞれが第１および第２の一方側導通ノードを有する第１および第２のマルチノードトランジスタ、ならびに第１、第２および第３の電流源を含み、前記第１および第２のマルチノードトランジスタは、それぞれの制御電極ノードが前記第１および第２の入力ノードに接続され、それぞれの他方側導通ノードが前記第１の電源ノードの電圧を受けるように結合され、それぞれの第１の一方側導通ノードが前記第１および第２の電流源を介して前記第２の電源ノードに結合され、それぞれの第２の一方側導通ノードが共通に前記第３の電流源を介して前記第２の電源ノードに結合される、電流切換段と、
第１ないし第４の出力ドライブトランジスタを含み、前記第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードが前記第１および第２のマルチノードトランジスタの他方側導通ノードに接続され、それぞれの一方側導通ノードが前記第１および第２の出力ノードに接続され、それぞれの他方側導通ノードが共通に前記第１の電源ノード上の電圧を受けるように接続され、前記第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードが前記第１および第２のマルチノードトランジスタのそれぞれの前記第１の一方側導通ノードに接続され、それぞれの一方側導通ノードがともに前記第２の電源ノード上の電圧を受けるように接続され、それぞれの他方側導通ノードが前記第１および第２の出力ノードに接続される出力ドライブ段とを備える、電流切換型論理回路。 - 前記第１および第２の電流源は、それぞれ抵抗素子を備える、請求項１記載の電流切換型論理回路。
- 前記第１のマルチノードトランジスタの第１の一方側導通ノードに接続される一方端と、前記第１の電流源および前記第３の出力ドライブトランジスタの制御電極ノードに接続される他方端を有する第１の抵抗素子と、
前記第２のマルチノードトランジスタの第１の一方側導通ノードに結合される一方端と、前記第４の出力ドライブトランジスタの制御電極ノードと前記第２の電流源に結合される他方端を有する第２の抵抗素子をさらに備える、請求項１または２に記載の電流切換型論理回路。 - それぞれに相補な論理の信号が入力される第１および第２の入力ノードと、それぞれが一方および他方動作電源電圧を供給する第１および第２の電源ノードと、前記第１および第２の入力ノードに与えられる相補論理信号に応じて互いに相補な論理の信号を出力する第１および第２の出力ノードとを有する電流切換型論理回路であって、
第１および第２の入力トランジスタ、第１および第２のリファレンストランジスタ、ならびに第１および第２の電流源を含み、前記第１および第２の入力トランジスタは、それぞれの制御電極ノードが前記第１および第２の入力ノードに接続され、それぞれの一方導通ノードが前記第１および第２の電流源を介して前記第２の電源ノードに結合され、それぞれの他方側導通ノードが共通に前記第１の電源ノードの電圧を受けるように接続され、前記第１および第２のリファレンストランジスタは、それぞれの制御電極ノードが共通に基準電位を受けるように接続され、それぞれの一方側導通ノードが前記第１および第２の入力トランジスタの一方側導通ノードに接続され、それぞれの他方側導通ノードが前記第１の電源ノード上の電圧を受けるように接続される、電流切換段と、
第１、第２、第３、および第４の出力ドライブトランジスタを含み、前記第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードが前記第１および第２のリファレンストランジスタの他方側導通ノードに接続され、それぞれの一方側導通ノードが前記第１および第２の出力ノードに結合され、それぞれの他方側導通ノードが共通に前記第１の電源ノード上の電圧を受けるように結合され、前記第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードが前記第１および第２の入力トランジスタの一方側導通ノードに結合され、それぞれの一方側導通ノードが共通に前記第２の電源ノードの電圧を受けるように結合され、それぞれの他方側導通ノードが前記第１および第２の出力ノードに接続される出力ドライブ段とを備える、電流切換型論理回路。 - それぞれに互いに相補な論理の相補論理信号が入力される第１および第２の入力ノードと、前記相補論理信号に応じて互いに相補な論理の信号が出力される第１および第２の出力ノードと、それぞれが一方および他方動作電源電圧をそれぞれ供給する第１および第２の電源ノードとを備える電流切換型論理回路であって、
前記第１および第２の入力ノードに与えられる相補論理信号に従って互いに相補な論理の相補内部論理信号を出力する電流切換段と、
それぞれが第１および第２の一方側導通ノードを有する第１および第２の出力ドライブトランジスタ、第３および第４の出力ドライブトランジスタ、ならびに前記第１および第２の出力ドライブトランジスタのそれぞれの一方側導通ノードと前記第２の電源ノード上の電圧を分圧する第１および第２の分圧段とを含み、前記第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードが前記相補内部論理信号を受けるように接続され、それぞれの他方側導通ノードが共通に前記第１の電源ノード上の電圧を受けるように接続され、それぞれの前記第２の一方側導通ノードが前記第１および第２の出力ノードに接続され、前記第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードが前記第２および第１の分圧段で分圧された電圧を受けるように接続され、それぞれの一方側導通ノードが前記第２の電源ノード上の電圧を受けるように接続され、かつそれぞれの他方側導通ノードが前記第１および第２の出力ノードに接続される出力段とを備える、電流切換型論理回路。 - それぞれに相補論理信号が入力される第１および第２の入力ノードと、一方および他方動作電源電圧をそれぞれ供給する第１および第２の電源ノードと、前記第１および第２の入力ノードに与えられた相補論理信号に応じて互いに相補な論理の信号が出力される第１および第２の出力ノードとを有する電流切換型論理回路であって、
互いに相補的に活性化される差動段およびラッチ段を含み、前記差動段は活性化時前記第１および第２の入力ノードへ与えられた相補論理信号を差動的に増幅して相補内部論理信号を出力し、かつ前記ラッチ段は活性化時相補内部帰還論理信号に応答して前記差動段の出力する相補内部論理信号を保持する、データ保持段と、
各々が第１および第２の一方側導通ノードを有する第１および第２の出力ドライブトランジスタ、第３および第４の出力ドライブトランジスタ、および前記第１および第２の出力ドライブトランジスタのそれぞれの第１の一方側導通ノードと前記第２の電源ノードとの間に接続される第１および第２の分圧段を含み、前記第１および第２の出力ドライブトランジスタは、それぞれの制御電極ノードに前記相補内部論理信号を受け、それぞれの第１の一方側導通ノードが前記相補内部帰還論理信号を出力し、それぞれの第２の一方側導通ノードが前記第１および第２の出力ノードに接続され、前記第３および第４の出力ドライブトランジスタは、それぞれの制御電極ノードが前記第２および第１の分圧段の出力する分圧電圧を受け、それぞれの一方側導通ノードがともに前記第２の電源ノード上の電圧を受けるように接続され、それぞれの他方側導通ノードが前記第１および第２の出力ノードに接続される出力段とを備える、電流切換型論理回路。 - 前記第１および第２の分圧段の各々は、互いに直列に接続される複数の抵抗を含む、請求項５または６に記載の電流切換型論理回路。
- 前記第１および第２の分圧段の各々は、互いに直列に接続されるダイオード素子および抵抗を含み、前記ダイオード素子と前記抵抗素子の接続点から分圧電圧が出力される、請求項５または６に記載の電流切換型論理回路。
- 前記第３および第４の出力ドライブトランジスタの一方側導通ノードと前記第２の電源ノードの間にそれぞれ別々に設けられる抵抗素子をさらに備える、請求項１ないし８のいずれかに記載の電流切換型論理回路。
- 前記第３および第４の出力ドライブトランジスタの一方側導通ノードが共通に接続され、かつ前記共通接続された一方側導通ノードと前記第２の電源ノードの間に接続される電流源をさらに備える、請求項１ないし８のいずれかに記載の電流切換型論理回路。
- 前記第１および第２の出力ノードの各々と前記第２の電源ノードの間にそれぞれ別々に設けられる電流源をさらに備える、請求項１ないし１０のいずれかに記載の電流切換型論理回路。
- 前記第４の出力ドライブトランジスタの制御電極ノードに接続される制御電極ノードと、一方側導通ノードと、前記第１の出力ノードに接続される他方側導通ノードとを有する第１の安定化トランジスタと、
前記第３の出力ドライブトランジスタの制御電極ノードに接続される制御電極ノードと、前記第１の安定化トランジスタの一方側導通ノードに接続される一方側導通ノードと、前記第２の出力ノードに接続される他方側導通ノードとを有する第２の安定化トランジスタと、
前記第１および第２の安定化トランジスタの一方側導通ノードと前記第２の電源ノードの間に接続される小電流源をさらに備える、請求項１ないし１０のいずれかに記載の電流切換型論理回路。 - それぞれに論理信号が入力される複数の入力ノードと、一方および他方動作電源電圧をそれぞれ供給する第１および第２の電源ノードと、前記複数の論理信号の論理演算結果に対応する論理の信号が出力される出力ノードとを有する電流切換型論理回路であって、
それぞれが第１および第２の一方側導通ノードを有する複数の入力トランジスタ、リファレンストランジスタ、ならびに第１および第２の電流源を含み、前記複数の入力トランジスタは、それぞれの制御電極ノードが互いに異なる入力ノードに与えられる論理信号を受けるように前記複数の入力ノードに接続され、それぞれの第１の一方側導通ノードが共通に前記第１の電流源を介して前記第２の電源ノードに結合され、それぞれの第２の一方側導通ノードが共通に前記第２の電流源を介して前記第２の電源ノードに結合され、それぞれの他方側導通ノードが前記第１の電源ノード上の電圧を受けるように接続され、前記リファレンストランジスタは、その制御電極ノードが所定の基準電位を受けるように接続され、その一方側導通ノードが前記複数の入力トランジスタの第２の一方側導通ノードに共通に接続される、論理演算段と、
第１および第２の出力ドライブトランジスタを含み、前記第１の出力ドライブトランジスタは、その制御電極ノードが前記複数の入力トランジスタの他方側導通ノードに共通に接続され、その一方側導通ノードが前記出力ノードに接続され、その他方側導通ノードが前記第１の電源ノード上の電圧を受けるように接続され、前記第２の出力ドライブトランジスタは、その制御電極ノードが前記複数の入力トランジスタの第１の一方側導通ノードに共通に接続され、その一方側導通ノードが前記第２の電源ノード上の電圧を受けるように接続され、その他方側導通ノードが前記出力ノードに接続される出力段とを備える、電流切換型論理回路。 - 前記第２の出力ドライブトランジスタの一方側導通ノードと前記第２の電源ノードの間に接続される抵抗素子をさらに備える、請求項１３記載の電流切換型論理回路。
- 一方および他方動作電源電圧を供給する第１および第２の電源を有し、かつ互いに相補な論理の１対の入力信号に従って第１および第２の出力ノードに互いに相補な論理の信号を出力する電流切換型論理回路であって、
前記第２の電源に結合される第１の電流源と、
それぞれの一方側導通ノードが共通に前記第１の電流源に結合され、それぞれの制御電極ノードが前記入力信号を受けるように接続され、かつそれぞれの他方側導通ノードに前記入力信号に対応する互いに相補な論理の内部信号を出力する１対の差動トランジスタ、
前記第１の電源と前記第１の出力ノードとの間に結合され、前記１対の差動トランジスタからの内部信号の一方に応答して導通して前記第１の出力ノードを第１の論理レベルへとドライブする第１の出力ドライブトランジスタ、
前記第１の電源と前記第２の出力ノードとの間に結合され、前記内部信号の他方に応答して、前記第１の出力ドライブトランジスタと相補的に導通し、前記第２の出力ノードを前記第１の論理レベルへドライブするための第２の出力ドライブトランジスタ、
前記第２の電源に結合される第２の電流源、
前記入力信号の一方に応答して前記第１の出力ドライブトランジスタと相補的に導通し、導通時前記第２の電流源と前記第１の出力ノードとを結合して前記第１の出力ノードを第２の論理レベルへドライブするための第３の出力ドライブトランジスタ、
前記入力信号の他方に応答して前記第２および第３の出力ドライブトランジスタと相補的に導通して前記第２の電流源と前記第２の出力ノードとを結合し、前記第２の出力ノードを前記第２の論理レベルへドライブする第４の出力ドライブトランジスタ、および
前記第１および第２の出力ノードと前記第１の電源との間に結合され、かつ前記第２の電流源の有する電流駆動力よりも小さな電流駆動力を有する出力電流制御手段を備える、電流切換型論理回路。 - 前記出力電流制御手段は、
前記第２の電流源の有する電流駆動力よりも小さな電流駆動力を有しかつ前記第２の電源に結合される第３の電流源、
前記第１の出力ノードと前記第３の電流源との間に結合される第１のダイオード素子、および
前記第２の出力ノードと前記第３の電流源との間に結合される第２のダイオード素子を備え、
前記第１および第２のダイオード素子は、それぞれ前記第１および第２の出力ドライブトランジスタの導通時に導通するように接続される、請求項１５記載の電流切換型論理回路。 - 前記出力電流制御手段は、
前記第２の電源に結合される、前記第２の電流源の電流駆動力よりも小さな電流駆動力を有する第３の電流源、
前記第１の出力ノードと前記第３の電流源との間に接続される第１の抵抗素子、および
前記第２の出力ノードと前記第３の電流源との間に接続される第２の抵抗素子を備える、請求項１５記載の電流切換型論理回路。 - 前記出力電流制御手段は、
前記第２の電源に結合され、かつ前記第２の電流源の電流駆動力よりも小さな電流駆動力を有する第３の電流源、
前記入力信号の他方を受ける制御電極ノードと、前記第３の電流源に結合される一方側導通ノードと、前記第１の出力ノードに結合される他方側導通ノードとを有し、前記第３の出力ドライブトランジスタと相補的に導通する第１のトランジスタ素子、および
前記入力信号の一方を受ける制御電極ノードと、前記第３の電流源および前記第１のトランジスタ素子の一方側導通ノードに結合される一方側導通ノードと、前記第２の出力ノードに結合される他方側導通ノードとを有し、前記第４の出力ドライブトランジスタと相補的に導通する第２のトランジスタ素子とを備える、請求項１５記載の電流切換型論理回路。 - 前記出力電流制御手段は、
前記第１の出力ノードと前記第２の電源との間に接続され、かつ前記第２の電流源の有する電流駆動力よりも小さな電流駆動力を有する第３の電流源、および前記第２の出力ノードと前記第２の電源との間に接続され、前記第２の電流源の有する電流駆動力よりも小さな電流駆動力を有する第４の電流源とを備える、請求項１５記載の電流切換型論理回路。 - 一方および他方動作電源電圧をそれぞれ供給する第１および第２の電源、
相補な論理の信号が与えられる１対の入力ノード、
前記第２の電源に結合される第１の電流源、
前記１対の入力ノードへ与えられた信号を差動的に増幅して第１および第２の内部中間ノードへ相補論理信号を出力するための第１の差動段、
第１のクロック信号に応答して、前記第１の差動段を前記第１の電流源へ結合して前記第１の差動段を活性化する第１の活性化トランジスタ、
第１の内部出力ノードと前記第１の電源との間に結合され、前記第１の内部中間ノード上の信号に応答して導通し、導通時前記第１の内部出力ノードを第１の論理レベルへドライブする第１の出力ドライブトランジスタ、
第２の内部出力ノードと前記第１の電源との間に結合され、前記第２の内部中間ノード上の信号に応答して前記第１の出力ドライブトランジスタと相補的に導通し、導通時前記第２の内部出力ノードを前記第１の論理レベルへとドライブする第２の出力ドライブトランジスタ、
活性化時前記第１および第２の内部出力ノード上の電位に応答して前記第１および第２の内部中間ノードの電位を保持する第１のラッチ手段、
前記第１のクロック信号と逆相の第２のクロック信号に応答して導通して前記第１のラッチ手段と前記第１の電流源とを結合して前記第１のラッチ手段を活性化する第２の活性化トランジスタ、
前記第２の電源に結合される第２の電流源、
前記第１および第２の出力ドライブトランジスタと相補的に導通するように前記１対の入力信号をそれぞれの制御電極ノードに受け、かつそれぞれの一方側導通ノードが共通に接続され、かつさらにそれぞれの他方側導通ノードが前記第１および第２の内部出力ノードに結合される１対のトランジスタを含む第２の差動段、
前記第１のクロック信号に応答して、前記第２の差動段の１対のトランジスタの一方側導通ノードを前記第２の電流源に結合して前記第２の差動段を活性化する第３の活性化トランジスタ、
前記第２の電源に結合される第３の電流源、
前記第２のクロック信号に応答して活性化され、前記第１および第２の内部出力ノードの電位を保持する第２のラッチ手段、
前記第２のクロック信号に応答して、前記第２のラッチ手段を前記第３の電流源に結合して前記第２のラッチ手段を活性化する第４の活性化トランジスタ、
活性化時前記第１および第２の内部出力ノード上の信号を差動的に増幅して第３および第４の内部中間ノードへ出力する第３の差動段、
前記第２のクロック信号に応答して導通して前記第３の差動段を前記第３の電流源に結合して前記第３の差動段を活性化する第５の活性化トランジスタ、
前記第１の電源と第１の出力ノードとの間に結合され、前記第３の内部中間ノード上の信号に応答して導通して前記第１の出力ノードを前記第１の論理レベルへ駆動する第３の出力ドライブトランジスタ、
前記第１の電源と第２の出力ノードとの間に結合され、前記第４の内部中間ノード上の信号電位に応答して前記第３の出力ドライブトランジスタと相補的に導通し、導通時前記第１の論理レベルへと第２の出力ノードをドライブする第４の出力ドライブトランジスタ、
活性化時前記第１および第２の内部出力ノード上の信号電位に応答して第３および第４の内部中間ノード上の電位をラッチする第３のラッチ手段、
前記第１のクロック信号に応答して、前記第３のラッチ段を前記第３の電流源に結合して前記第３のラッチ手段を活性化する第６の活性化トランジスタ、
前記第１および第２の内部出力ノード上の信号を、前記第３および第４の出力ドライブトランジスタと相補的に導通するようにそれぞれの制御電極ノードに受け、それぞれの一方側導通ノードが共通に接続され、かつそれぞれの他方側導通ノードが前記第１および第２の出力ノードに接続される１対のトランジスタを含む第４の差動段、
前記第２のクロック信号に応答して前記第４の差動段の１対のトランジスタの一方側導通ノードを前記第３の電流源に結合して前記第４の差動段を活性化する第７の活性化トランジスタ、および
前記第１のクロック信号に応答して活性化され、前記第１および第２の出力ノード上の信号をラッチする第４のラッチ手段を備える、電流切換型論理回路。 - 前記第２のラッチ手段は、
前記第１の内部出力ノードに接続される制御電極ノードと、一方側導通ノードと、前記第２の内部出力ノードに接続される他方側導通ノードとを有する第１のラッチトランジスタと、
前記第２の内部出力ノードに接続される制御電極ノードと、前記第１のラッチトランジスタの一方側導通ノードに接続される一方側導通ノードと、前記第１の内部出力ノードに接続される他方側導通ノードとを有する第２のラッチトランジスタと、
前記第２の電源に結合される第４の電流源と、
前記第２のクロック信号に応答して導通し、前記第１および第２のラッチトランジスタの一方側導通ノードを前記第４の電流源へ結合する第８の活性化トランジスタを備え、
前記第３のラッチ手段は、
前記第１の出力ノードに接続される制御電極ノードと、一方側導通ノードと、前記第１の出力ノードに接続される他方側導通ノードとを有する第３のラッチトランジスタと、
前記第１の出力ノードに接続される制御電極ノードと、
前記第３のラッチトランジスタの一方側導通ノードに接続される一方側導通ノードと、前記第２の出力ノードに接続される他方側導通ノードとを有する第４のラッチトランジスタと、
前記第１のクロック信号に応答して導通し、前記第３および第４のラッチトランジスタの一方側導通ノードを前記第４の電流源へ結合する第９の活性化トランジスタを備える、請求項２０記載の電流切換型論理回路。 - 前記第２のラッチ手段は、
前記第１の内部出力ノードに接続される一方端と、他方端とを有する第１の抵抗素子と、
前記第２の内部出力ノードに接続される一方端と、前記第１の抵抗素子の他方端に接続される他方端とを有する第２の抵抗素子と、
前記第２の電源に結合される第４の電流源と、
前記第２のクロック信号に応答して導通して、前記第１および第２の抵抗素子の他方端を前記第４の電流源へ結合する第８の活性化トランジスタとを備え、
前記第３のラッチ手段は、
前記第１の出力ノードに接続される一方端と、他方端とを有する第３の抵抗素子と、
前記第２の出力ノードに接続される一方端と、前記第３の抵抗素子の他方端に接続される他方端とを有する第４の抵抗素子と、
前記第１のクロック信号に応答して導通して、前記第３および第４の抵抗素子の他方端をともに前記第４の電流源へ結合する第９の活性化トランジスタとを備える、請求項２０記載の電流切換型論理回路。 - 前記第１および第２の内部出力ノードと前記第２の電源の間に結合され、前記第２の電流源が有する電流駆動力よりも小さな電流駆動力を有する電流制御手段と、
前記第１および第２の出力ノードと前記第２の電源の間に結合され、前記第２の電流源の有する電流駆動力よりも小さな電流駆動力を有する第２の電流制御手段をさらに備える、請求項２０ないし２２のいずれかに記載の電流切換型論理回路。 - 前記第１の出力電流制御手段は、前記第１および第２の出力ドライブトランジスタのうち導通状態とされる出力ドライブトランジスタに電流の流れを生じさせる手段を含み、
前記第２の出力電流制御手段は、前記第３および第４の出力ドライブトランジスタのうち導通状態とされる出力ドライブトランジスタに電流の流れを生じさせる手段を含む、請求項２３に記載の電流切換型論理回路。
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