JP3063657B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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Description
【０００１】
【発明の属する技術分野】本発明は、サンプルホールド
回路に関し、特に低電圧電源で動作させて好適とされる
回路構成のサンプルホールド回路に関する。
回路に関し、特に低電圧電源で動作させて好適とされる
回路構成のサンプルホールド回路に関する。
【０００２】
【従来の技術】液晶表示装置に使用されるサンプルホー
ルド回路は、一般に、バイポーラトランジスタで構成さ
れている。近年、この分野で使用されるサンプルホール
ド回路は低電圧での動作が求められており、回路構成を
簡単にし、特にトランジスタの縦積み段数を減らして、
低電圧動作を可能にする必要がある。
ルド回路は、一般に、バイポーラトランジスタで構成さ
れている。近年、この分野で使用されるサンプルホール
ド回路は低電圧での動作が求められており、回路構成を
簡単にし、特にトランジスタの縦積み段数を減らして、
低電圧動作を可能にする必要がある。
【０００３】図２は、この種の従来のサンプルホールド
回路の回路構成の一例を示す図である。図２を参照する
と、この従来のサンプルホールド回路においては、入力
電圧ＶｉｎはトランジスタＱ１、Ｑ２のベースに入力さ
れ、トランジスタＱ５、Ｑ７のベースに入力されるサン
プルクロックＶＣＫＨ、ＶＣＫＬにより、トランジスタ
Ｑ５、Ｑ１、Ｑ３、Ｑ２、Ｑ７、Ｑ４に、それぞれ電流
が流れることにより、入力電圧Ｖｉｎと同じ電圧を、ホ
ールドコンデンサＣ１に蓄積させる。
回路の回路構成の一例を示す図である。図２を参照する
と、この従来のサンプルホールド回路においては、入力
電圧ＶｉｎはトランジスタＱ１、Ｑ２のベースに入力さ
れ、トランジスタＱ５、Ｑ７のベースに入力されるサン
プルクロックＶＣＫＨ、ＶＣＫＬにより、トランジスタ
Ｑ５、Ｑ１、Ｑ３、Ｑ２、Ｑ７、Ｑ４に、それぞれ電流
が流れることにより、入力電圧Ｖｉｎと同じ電圧を、ホ
ールドコンデンサＣ１に蓄積させる。
【０００４】このため、ノードＮｌ及びＮ２の電位
ＶN1、ＶN2は、それぞれ、ＶN1＝Ｖｉｎ−ＶＦ（ＶＦは
ベース・エミッタ順方向電圧）、ＶN2＝Ｖｉｎ＋ＶＦ、
となる。
ＶN1、ＶN2は、それぞれ、ＶN1＝Ｖｉｎ−ＶＦ（ＶＦは
ベース・エミッタ順方向電圧）、ＶN2＝Ｖｉｎ＋ＶＦ、
となる。
【０００５】次に、ホールドコンデンサＣ１に蓄えられ
た電圧Ｖｉｎは、ボルテージフォロワＡ１を通して出力
される。
た電圧Ｖｉｎは、ボルテージフォロワＡ１を通して出力
される。
【０００６】次にホールド時には、サンプルクロックＶ
ＣＫＨ、ＶＣＫＬがそれぞれ、差動対の他端に入力され
る基準電圧源ＶＲＨ及びＶＲＬよりも、高くなるか低く
なることにより、トランジスタＱ５、Ｑ７がＯＦＦし、
トランジスタＱｌ、Ｑ２、Ｑ３、Ｑ４には電流が流れな
くなる。
ＣＫＨ、ＶＣＫＬがそれぞれ、差動対の他端に入力され
る基準電圧源ＶＲＨ及びＶＲＬよりも、高くなるか低く
なることにより、トランジスタＱ５、Ｑ７がＯＦＦし、
トランジスタＱｌ、Ｑ２、Ｑ３、Ｑ４には電流が流れな
くなる。
【０００７】これに従い、トランジスタＱ９及びＱｌＯ
には、それぞれ電流源Ｉ３及びＩ４から電流が供給さ
れ、ノードＮｌ及びＮ２の電位ＶN1、ＶN2は、それぞ
れ、 ＶN1＝Ｖｉｎ＋ＶＦ、 ＶN2＝Ｖｉｎ−ＶＦ、 となり、トランジスタＱ３、Ｑ４のベース・エミッタ間
が逆方向に２ＶＦだけバイアスされる。
には、それぞれ電流源Ｉ３及びＩ４から電流が供給さ
れ、ノードＮｌ及びＮ２の電位ＶN1、ＶN2は、それぞ
れ、 ＶN1＝Ｖｉｎ＋ＶＦ、 ＶN2＝Ｖｉｎ−ＶＦ、 となり、トランジスタＱ３、Ｑ４のベース・エミッタ間
が逆方向に２ＶＦだけバイアスされる。
【０００８】これにより、ホールドコンデンサＣ１に蓄
積された電荷は、トランジスタＱ３及びトランジスタＱ
４が完全にカットオフすることにより、そのまま保持さ
れることになる。
積された電荷は、トランジスタＱ３及びトランジスタＱ
４が完全にカットオフすることにより、そのまま保持さ
れることになる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た従来のサンプルホールド回路は、多数段の縦組み（縦
積み）のバイポーラトランジスタで構成されている。こ
のため電源電圧ＶＣＣは、最低、｛［ＶＦ（ベース・エ
ミッタ順方向電圧）４段］＋［定電流源２段］＋［入力
電圧の範囲］｝分以上の電源電圧としなければならず、
消費電力のアップを招くという問題点を有している。
た従来のサンプルホールド回路は、多数段の縦組み（縦
積み）のバイポーラトランジスタで構成されている。こ
のため電源電圧ＶＣＣは、最低、｛［ＶＦ（ベース・エ
ミッタ順方向電圧）４段］＋［定電流源２段］＋［入力
電圧の範囲］｝分以上の電源電圧としなければならず、
消費電力のアップを招くという問題点を有している。
【００１０】そして上記した従来のサンプルホールド回
路においては、サンプルホールドするためのスイッチを
入力を基準に対して上下対称に配置しており、このた
め、縦組みのバイポーラトランジスタが多数段必要とな
り、電源電圧ＶＣＣを高く設定しなければならず、低電
圧動作が困難である、という問題点を有している。
路においては、サンプルホールドするためのスイッチを
入力を基準に対して上下対称に配置しており、このた
め、縦組みのバイポーラトランジスタが多数段必要とな
り、電源電圧ＶＣＣを高く設定しなければならず、低電
圧動作が困難である、という問題点を有している。
【００１１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、低電源電圧で構
成可能であり、低消費電力化を図るサンプルホールド回
路を提供することにある。
てなされたものであって、その目的は、低電源電圧で構
成可能であり、低消費電力化を図るサンプルホールド回
路を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のサンプルホールド回路は、入力信号が電流
ミラー回路の一方に接続され、出力が、電流ミラー回路
の他方側に接続され、前記電流ミラー回路に所望の電流
を流し、前記電流ミラー回路のスイッチング動作を行う
ために設けられた差動回路及びその差動回路に入力され
るサンプルクロックによりサンプルホールドをし、低電
圧電源でもサンプルホールドすることが可能なことを特
徴とする。
め、本発明のサンプルホールド回路は、入力信号が電流
ミラー回路の一方に接続され、出力が、電流ミラー回路
の他方側に接続され、前記電流ミラー回路に所望の電流
を流し、前記電流ミラー回路のスイッチング動作を行う
ために設けられた差動回路及びその差動回路に入力され
るサンプルクロックによりサンプルホールドをし、低電
圧電源でもサンプルホールドすることが可能なことを特
徴とする。
【００１３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態においては、高電位電
源（ＶＣＣ）側に配された第１の電流ミラー回路（図１
のトランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１６）と、
これに対向して低電位電源（ＧＮＤ）側に配された第２
の電流ミラー回路（図１のトランジスタＱ１７、Ｑ１
８、Ｑ１９）を備え、第２の電流ミラー回路の一の電流
供給端側に入力電圧（図１のＶｉｎ）を入力する入力端
子を接続し、第１の電流ミラー回路と第２の電流ミラー
回路の他の電流供給端側にホールドコンデンサ（図１の
Ｃ１）を接続し、入力端子に入力する入力電圧（図１の
Ｖｉｎ）のサンプル時に第１の電流ミラー回路と第２の
電流ミラー回路に電流を流し、これによりホールドコン
デンサ（図１のＣ１）には入力電圧（図１のＶｉｎ）が
記録され、ホールド時には、第１の電流ミラー回路と第
２の電流ミラー回路の電流をオフし、ホールドコンデン
サ（図１のＣ１）は入力電圧の電圧値を保持する。
に説明する。本発明の実施の形態においては、高電位電
源（ＶＣＣ）側に配された第１の電流ミラー回路（図１
のトランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１６）と、
これに対向して低電位電源（ＧＮＤ）側に配された第２
の電流ミラー回路（図１のトランジスタＱ１７、Ｑ１
８、Ｑ１９）を備え、第２の電流ミラー回路の一の電流
供給端側に入力電圧（図１のＶｉｎ）を入力する入力端
子を接続し、第１の電流ミラー回路と第２の電流ミラー
回路の他の電流供給端側にホールドコンデンサ（図１の
Ｃ１）を接続し、入力端子に入力する入力電圧（図１の
Ｖｉｎ）のサンプル時に第１の電流ミラー回路と第２の
電流ミラー回路に電流を流し、これによりホールドコン
デンサ（図１のＣ１）には入力電圧（図１のＶｉｎ）が
記録され、ホールド時には、第１の電流ミラー回路と第
２の電流ミラー回路の電流をオフし、ホールドコンデン
サ（図１のＣ１）は入力電圧の電圧値を保持する。
【００１４】本発明の実施の形態においては、サンプル
クロック（図１のＶＣＬＫ）と基準電圧（図１のＶＲＥ
Ｆ）を差動入力とする差動回路を備え、差動回路の出力
電流を第１の電流ミラー回路の入力端（図１のトランジ
スタＱ１３）に供給し、第１の電流ミラー回路の一の電
流供給端（図１のトランジスタＱ１４）からの出力電流
を第２の電流ミラー回路の入力端（図１のトランジスタ
Ｑ１７）に入力し、サンプルクロック電圧と基準電圧と
の大小に応じて第１、第２の電流ミラー回路の電流のオ
ン／オフが制御される。
クロック（図１のＶＣＬＫ）と基準電圧（図１のＶＲＥ
Ｆ）を差動入力とする差動回路を備え、差動回路の出力
電流を第１の電流ミラー回路の入力端（図１のトランジ
スタＱ１３）に供給し、第１の電流ミラー回路の一の電
流供給端（図１のトランジスタＱ１４）からの出力電流
を第２の電流ミラー回路の入力端（図１のトランジスタ
Ｑ１７）に入力し、サンプルクロック電圧と基準電圧と
の大小に応じて第１、第２の電流ミラー回路の電流のオ
ン／オフが制御される。
【００１５】本発明の実施の形態によれば、電源電圧Ｖ
ＣＣは、｛［ＶＦ（ベース・エミッタ順方向電圧）３
段］＋［入力電圧範囲］｝以上の電圧とすればよく、低
電圧電源で動作可能とされ、且つ回路構成も簡易化して
いる。
ＣＣは、｛［ＶＦ（ベース・エミッタ順方向電圧）３
段］＋［入力電圧範囲］｝以上の電圧とすればよく、低
電圧電源で動作可能とされ、且つ回路構成も簡易化して
いる。
【００１６】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例の回路構成を示
す図である。
に説明する。図１は、本発明の一実施例の回路構成を示
す図である。
【００１７】図１を参照すると、入力電圧Ｖｉｎは、ト
ランジスタＱ２０のエミッタに接続され、トランジスタ
Ｑ２０のべ−スはトランジスタＱ２１のベースに共通接
続され、トランジスタＱ２１のエミッタはホールドコン
デンサＣ１に接続されている。
ランジスタＱ２０のエミッタに接続され、トランジスタ
Ｑ２０のべ−スはトランジスタＱ２１のベースに共通接
続され、トランジスタＱ２１のエミッタはホールドコン
デンサＣ１に接続されている。
【００１８】また、トランジスタＱ２０及びトランジス
タＱ２１のコレクタは、それぞれ第１の電流ミラー回路
の出力端（トランジスタＱ１５、Ｑ１６）に接続されて
いる。またトランジスタＱ２０及びＱ２１のエミッタ
は、第２の電流ミラー回路の出力端（トランジスタＱ１
８、Ｑ１７）にそれぞれ接続されている。なお、第１の
電流ミラー回路は、ベースが共通接続されエミッタが共
に高電位側電源ＶＣＣに接続されたトランジスタＱ１
３、Ｑ１４、Ｑ１５、Ｑ１６からなり、トランジスタＱ
１３のベースとコレクタは互いに接続されて電流入力端
を構成し、トランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１
６の各コレクタは、第１の電流ミラー回路の電流供給端
（出力端）を構成している。一方、第２の電流ミラー回
路は、ベースが共通接続されエミッタが共に低電位側電
源ＧＮＤに接続されたトランジスタＱ１７、Ｑ１８、Ｑ
１９からなり、トランジスタＱ１７のベースとコレクタ
は互いに接続されて電流入力端を構成し、このコレクタ
は第１の電流ミラー回路の電流供給端であるトランジス
タＱ４のコレクタに接続し、トランジスタＱ１８、Ｑ１
９の各コレクタは第２の電流ミラー回路の電流供給端を
構成している。
タＱ２１のコレクタは、それぞれ第１の電流ミラー回路
の出力端（トランジスタＱ１５、Ｑ１６）に接続されて
いる。またトランジスタＱ２０及びＱ２１のエミッタ
は、第２の電流ミラー回路の出力端（トランジスタＱ１
８、Ｑ１７）にそれぞれ接続されている。なお、第１の
電流ミラー回路は、ベースが共通接続されエミッタが共
に高電位側電源ＶＣＣに接続されたトランジスタＱ１
３、Ｑ１４、Ｑ１５、Ｑ１６からなり、トランジスタＱ
１３のベースとコレクタは互いに接続されて電流入力端
を構成し、トランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１
６の各コレクタは、第１の電流ミラー回路の電流供給端
（出力端）を構成している。一方、第２の電流ミラー回
路は、ベースが共通接続されエミッタが共に低電位側電
源ＧＮＤに接続されたトランジスタＱ１７、Ｑ１８、Ｑ
１９からなり、トランジスタＱ１７のベースとコレクタ
は互いに接続されて電流入力端を構成し、このコレクタ
は第１の電流ミラー回路の電流供給端であるトランジス
タＱ４のコレクタに接続し、トランジスタＱ１８、Ｑ１
９の各コレクタは第２の電流ミラー回路の電流供給端を
構成している。
【００１９】第１、第２の電流ミラー回路の基本電流源
となる差動回路は、差動対トランジスタＱｌｌ及びＱ１
２から構成され、差動対トランジスタＱ１１、Ｑ１２の
エミッタは共通接続されて電流源Ｉｌに接続されてい
る。差動対トランジスタを構成するトランジスタＱ１１
のコレクタは、第１の電流ミラー回路の電流入力端（ト
ランジスタＱ１３のコレクタ）に接続し、このトランジ
スタＱ１１のコレクタ電流に相当する電流が、第１の電
流ミラー回路の出力端にミラーされて吐出電流として出
力され、また第２の電流ミラー回路で折り返されてその
出力端から吸込電流として供給される。
となる差動回路は、差動対トランジスタＱｌｌ及びＱ１
２から構成され、差動対トランジスタＱ１１、Ｑ１２の
エミッタは共通接続されて電流源Ｉｌに接続されてい
る。差動対トランジスタを構成するトランジスタＱ１１
のコレクタは、第１の電流ミラー回路の電流入力端（ト
ランジスタＱ１３のコレクタ）に接続し、このトランジ
スタＱ１１のコレクタ電流に相当する電流が、第１の電
流ミラー回路の出力端にミラーされて吐出電流として出
力され、また第２の電流ミラー回路で折り返されてその
出力端から吸込電流として供給される。
【００２０】また差動対トランジスタを構成するトラン
ジスタＱｌｌのべ−スは、サンプルクロック電圧源ＶＣ
Ｋに接続され、トランジスタＱ１２のベースは、基準電
圧ＶＲＥＦに接続されている。
ジスタＱｌｌのべ−スは、サンプルクロック電圧源ＶＣ
Ｋに接続され、トランジスタＱ１２のベースは、基準電
圧ＶＲＥＦに接続されている。
【００２１】次に本発明の実施例の動作について説明す
る。
る。
【００２２】差動回路に入力されるサンプルクロックＶ
ＣＫには、周期的なパルス信号が入力され、基準電圧源
ＶＲＥＦとの電圧差により、差動対トランジスタＱｌｌ
及びＱ１２は、ＯＮ、ＯＦＦする。
ＣＫには、周期的なパルス信号が入力され、基準電圧源
ＶＲＥＦとの電圧差により、差動対トランジスタＱｌｌ
及びＱ１２は、ＯＮ、ＯＦＦする。
【００２３】サンプルクロックＶＣＫの電圧が、基準電
圧源ＶＲＥＦよりも高い時にはトランジスタＱｌｌがＯ
Ｎして、トランジスタＱ１１に電流が流れ、トランジス
タＱ１１のコレクタに接続するトランジスタＱ１３にも
電流が流れる。
圧源ＶＲＥＦよりも高い時にはトランジスタＱｌｌがＯ
Ｎして、トランジスタＱ１１に電流が流れ、トランジス
タＱ１１のコレクタに接続するトランジスタＱ１３にも
電流が流れる。
【００２４】トランジスタＱ１３に電流が流れると、ト
ランジスタＱ１３とベースが共通接続され、第１の電流
ミラー回路を構成するトランジスタＱ１４、Ｑ１５、Ｑ
１６に、この電流がミラーされる。
ランジスタＱ１３とベースが共通接続され、第１の電流
ミラー回路を構成するトランジスタＱ１４、Ｑ１５、Ｑ
１６に、この電流がミラーされる。
【００２５】またトランジスタＱ１４のコレクタに接続
されているトランジスタＱ１７にも電流が流れ、トラン
ジスタＱ１７とベースが共通接続され、第２の電流ミラ
ー回路を構成するトランジスタＱ１８およびＱ１９に、
この電流がミラーされる。
されているトランジスタＱ１７にも電流が流れ、トラン
ジスタＱ１７とベースが共通接続され、第２の電流ミラ
ー回路を構成するトランジスタＱ１８およびＱ１９に、
この電流がミラーされる。
【００２６】このため入力電圧Ｖｉｎは、トランジスタ
Ｑ２０及びＱ２１を通して、入力と同じ電圧Ｖｉｎがホ
ールドコンデンサＣ１に蓄積される。
Ｑ２０及びＱ２１を通して、入力と同じ電圧Ｖｉｎがホ
ールドコンデンサＣ１に蓄積される。
【００２７】次に、サンプルクロックＶＣＫの電圧が基
準電圧ＶＲＥＦよりも低いときにはトランジスタＱｌｌ
がＯＦＦし、トランジスタＱｌｌのコレクタに接続され
たトランジスタＱ１３もカットオフし、電流は流れなく
なり、トランジスタＱ１３とベースが共通接続され、第
１の電流ミラー回路を構成するトランジスタＱ１４、Ｑ
１５、Ｑ１６も、同様にカットオフし、電流は流れなく
なる。
準電圧ＶＲＥＦよりも低いときにはトランジスタＱｌｌ
がＯＦＦし、トランジスタＱｌｌのコレクタに接続され
たトランジスタＱ１３もカットオフし、電流は流れなく
なり、トランジスタＱ１３とベースが共通接続され、第
１の電流ミラー回路を構成するトランジスタＱ１４、Ｑ
１５、Ｑ１６も、同様にカットオフし、電流は流れなく
なる。
【００２８】そして、トランジスタＱ１４のコレクタに
接続されたトランジスタＱ１７は、トランジスタＱ１４
がＯＦＦになることから、電流が流れなくなり、トラン
ジスタＱ１７のべ−スに共通に接続され、第２の電流ミ
ラー回路を構成するトランジスタＱ１８及びＱ１９にも
同様に電流が流れなくなる。
接続されたトランジスタＱ１７は、トランジスタＱ１４
がＯＦＦになることから、電流が流れなくなり、トラン
ジスタＱ１７のべ−スに共通に接続され、第２の電流ミ
ラー回路を構成するトランジスタＱ１８及びＱ１９にも
同様に電流が流れなくなる。
【００２９】このため、トランジスタＱ２０及びＱ２１
では電流が非導通となり、ホールドコンデンサＣ１に蓄
積された電圧Ｖｉｎはそのまま保持される。このホール
ドコンデンサＣ１にホールドされた電圧Ｖｉｎは、ボル
テージフォロワＡｌを通して出力される。
では電流が非導通となり、ホールドコンデンサＣ１に蓄
積された電圧Ｖｉｎはそのまま保持される。このホール
ドコンデンサＣ１にホールドされた電圧Ｖｉｎは、ボル
テージフォロワＡｌを通して出力される。
【００３０】以上により、本発明の実施例によれば、電
源電圧ＶＣＣは、｛［ＶＦ（ベース・エミッタ順方向電
圧）３段］＋［入力電圧範囲］｝以上の電圧とすればよ
いことになり、電源電圧ＶＣＣを、図２に示した従来技
術と較べて、ＶＦ３段分低くすることができる。
源電圧ＶＣＣは、｛［ＶＦ（ベース・エミッタ順方向電
圧）３段］＋［入力電圧範囲］｝以上の電圧とすればよ
いことになり、電源電圧ＶＣＣを、図２に示した従来技
術と較べて、ＶＦ３段分低くすることができる。
【００３１】このように、本発明の実施例のサンプルホ
ールド回路は、低電源電圧で動作可能となり、低消費電
力で、かつ高速なバイポーラ構成のサンプルホールド回
路を実現することができる。このため、液晶表示装置な
どの表示デバイス等に適用して好適とされ、その応用範
囲を拡大している。
ールド回路は、低電源電圧で動作可能となり、低消費電
力で、かつ高速なバイポーラ構成のサンプルホールド回
路を実現することができる。このため、液晶表示装置な
どの表示デバイス等に適用して好適とされ、その応用範
囲を拡大している。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
低電圧での動作を可能とし、低消費電力でかつ高速なバ
イポーラ構成のサンプルホールド回路を実現可能とした
ものであり、液晶表示装置などの表示デバイス等で用途
に適用可能とし、適用範囲を特段に拡大するという顕著
な効果を奏するものであり、その実用的価値は極めて高
い。
低電圧での動作を可能とし、低消費電力でかつ高速なバ
イポーラ構成のサンプルホールド回路を実現可能とした
ものであり、液晶表示装置などの表示デバイス等で用途
に適用可能とし、適用範囲を特段に拡大するという顕著
な効果を奏するものであり、その実用的価値は極めて高
い。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】従来のサンプルホールド回路の回路構成の一例
を示す図である。
を示す図である。
Ａ１ ボルテージフォロワ Ｃ１ ホールドコンデンサ Ｉ１、Ｉ２、Ｉ３、Ｉ１１ 定電流源 Ｑ１〜Ｑ１０、Ｑ１１〜Ｑ２１ バイポーラトランジス
タ ＶＣＣ 電源 Ｖｉｎ 入力電圧 ＶＣＫ サンプリングクロック ＶＲＥＦ 基準電圧
タ ＶＣＣ 電源 Ｖｉｎ 入力電圧 ＶＣＫ サンプリングクロック ＶＲＥＦ 基準電圧
Claims (3)
- 【請求項１】高電位側電源と低電位側電源との間に対向
して配された第１、及び第２の電流ミラー回路を備え、 前記第２の電流ミラー回路の一の出力端に入力信号電圧
を入力する入力端子を接続し、 前記第２の電流ミラー回路の他の出力端にホールドコン
デンサを接続し、 前記第２の電流ミラー回路の前記各出力端は、前記第１
の電流ミラー回路の対応する各出力端とそれぞれ電流路
を形成し、 前記入力端子に入力する入力信号電圧のサンプル時と、
前記ホールドコンデンサが前記入力信号電圧の電圧値を
保持するホールド時と、に応じて、前記第１の電流ミラ
ー回路及び前記第２の電流ミラー回路の前記電流路がオ
ン、オフ制御される、ことを特徴とするサンプルホール
ド回路。 - 【請求項２】サンプルクロックと基準電圧を差動入力と
する差動回路を備え、前記差動回路の出力電流を前記第
１の電流ミラー回路の入力端に供給し、前記第１の電流
ミラー回路の一の出力端からの出力電流を前記第２の電
流ミラー回路の入力端に入力し、前記サンプルクロック
電圧と前記基準電圧との大小に応じて前記第１、第２の
電流ミラー回路の電流のオン／オフが制御される、こと
を特徴とする請求項１記載のサンプルホールド回路。 - 【請求項３】前記入力端子に接続される前記第２の電流
ミラー回路の前記一の出力端にエミッタが接続され、前
記第１の電流ミラー回路の対応する出力端にコレクタと
ベースが共通接続された第１のトランジスタと、 前記ホールドコンデンサに接続される前記第２の電流ミ
ラー回路の前記他の出力端にエミッタが接続され、前記
第１の電流ミラー回路の対応する出力端にコレクタが接
続され、ベースが前記第１のトランジスタのベースと共
通接続された第２のトランジスタと、を備えたことを特
徴とする請求項１または２記載のサンプルホールド回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8359070A JP3063657B2 (ja) | 1996-12-28 | 1996-12-28 | サンプルホールド回路 |
| US08/998,383 US6127856A (en) | 1996-12-28 | 1997-12-24 | Sample-and-hold circuit operable at a low voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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