KR100618485B1 - 전류 스위치에서의 열적 히스테리시스를 상쇄시키기 위한회로 - Google Patents

전류 스위치에서의 열적 히스테리시스를 상쇄시키기 위한회로 Download PDF

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Abstract

차동 트랜지스터 패어로서 접속된 제1 트랜지스터(Q9) 및 제2 트랜지스터(Q10)를 구비하며 그 베이스 단자들에서 차동 논리 신호(OUTX, OUT)를 수신하는 전류 스위치; 및 상기 제1 제2 트랜지스터에 연결되며 차동 논리 신호의 변화 개시점을 오프셋시켜 자기 가열로 인한 전류 스위치의 스위칭 임계치의 시프트를 오프셋시키는 논리 신호 제어 회로(Q11, Q12, R1, R2)가 개시된다.
DAC, 열적 히스테리시스, 열적 이력, 자기 가열, 전류 스위치

Description

전류 스위치에서의 열적 히스테리시스를 상쇄시키기 위한 회로{CIRCUIT FOR CANCELING THERMAL HYSTERESIS IN A CURRENT SWITCH}
본 발명은 (미국) 해군성(Department of the Navy)에 의해 수여된 계약 번호 N66001-97-C 하에서 정부 지원에 의해 완성된 것이다. 정부는 본 발명에 소정의 권리를 갖는다.
본 발명은 전류 스위칭 기술에 관한 것으로, 보다 구체적으로는 열적 히스테리시스를 상쇄시키는 회로에 관한 것이다.
전류 스위치는 DAC(DA 컨버터) 등의 각종 애플리케이션에 이용되고 있다. 스위칭 시간이 중요한 애플리케이션에 있어서는 전류 스위치가 클록된 래치 또는 플립플롭으로부터 직접 구동되는 것이 일반적이며, 도 1은 고속 차동 래치(20)의 차동 출력 OUT/OUTX에 의해 구동되는 차동 전류 스위치(10)의 회로도를 개략적으로 도시하고 있다. 일반적으로 이것은 전류-출력 DAC의 일부분으로서 간주될 수 있다. 전류 스위치(10)는 2개의 차동 접속된 트랜지스터(Q9, Q10)를 구비하며, 이들은 전류 Idac를 상보형 부하 단자 DACOUT, DACOUTX의 일방 또는 타방으로 인도(steer)한다.
차동 래치(20)는 차동 접속된 트랜지스터(Q1, Q2)를 구비하며, 이들은 그 베 이스 단자에서 각 위상의 차동 논리 입력 D/DX를 수신하며 그 이미터 단자는 서로 연결되어 있다. 상기한 차동 트랜지스터 패어(Q1, Q2)의 컬렉터 단자는 각각 차동 트랜지스터 패어(Q3, Q4)의 컬렉터 단자 및 이미터 팔로워(Q7, Q8)의 베이스 단자에 접속된다. 이미터 팔로워(Q7, Q8)의 이미터 단자는 각각 전류원(I2, I3)에 접속되며 래치(20)의 차동 출력 OUT/OUTX를 구비한다. 상기한 이미터 팔로워(Q7, Q8)의 이미터 단자는 각각 차동 트랜지스터 패어(Q3, Q4)의 베이스 단자에 접속된다. 트랜지스터 Q1의 컬렉터, 트랜지스터 Q3의 컬렉터 및 이미터 팔로워 Q7의 베이스가 상호접속되어 형성된 노드와 공급 전압 V+ 사이에는 저항 R1이 접속된다. 트랜지스터 Q2 컬렉터, 트랜지스터 Q4의 컬렉터 및 이미터 팔로워 Q8의 베이스가 상호접속되어 형성된 노드와 공급 전압 V+ 사이에는 저항 R2가 접속된다.
차동 접속된 트랜지스터 패어(Q5, Q6)는 그 베이스 단자에서 각 위상의 차동 클록 신호 CLK/CLKX를 수신하며 그 이미터 단자들은 전류원(I1)에 접속되어 있다. 트랜지스터(Q5)의 컬렉터 단자는 차동 트랜지스터(Q1, Q2)의 이미터 단자에 접속되는 한편, 트랜지스터(Q6)의 컬렉터 단자는 차동 트랜지스터(Q3, Q4)의 이미터 단자에 접속된다.
차동 접속된 스위치 트랜지스터(Q9, Q10)에서의 전력 방출은 [베이스 전류를 무시하면] 스위치 ON 상태의 트랜지스터의 컬렉터와 이미터 사이의 전압에 대략 Idac를 곱한 값이 될 것이며, 다른 트랜지스터에서는 실질적으로 제로(0)가 될 것이다. 트랜지스터의 열 응답성(thermal response)은 열 저항과 열 시상수에 의해 근사화될 수 있으며, 임의의 시각에 각 트랜지스터의 온도 상승은 트랜지스터가 턴 온되어 있던 과거의 일련의 시간과 함수관계에 있다.
전류 스위치가 소정의 상태로부터 다른 상태로 스위칭하기 위한 임계 전압은 명목적으로는 트랜지스터(Q9, Q10)의 베이스 사이의 차분인 제로 전압에 있다. 그러나, ON 상태이고 전류를 운반하는 트랜지스터 측에서의 전력 방출이 더 크기 때문에 트랜지스터(Q9, Q10)는 서로 다른 열을 받게 된다. 이는 나아가 베이스-이미터간 전압의 온도 의존성으로 인해 스위칭을 위한 임계 전압을 변동시키게 된다. 이러한 현상을 일반적으로 "열적 히스테리시스"라고 한다.
자기 가열(self heating)로 인한 임계 전압 시프트는 2개의 스위치 트랜지스터 사이의 온도차와 베이스-이미터간 전압의 온도 계수의 곱으로 모델링할 수 있다. 스위치를 구동하는 래치의 출력 변화(transition)는 유한한 슬루 레이트(slew rate)를 가지므로, 스위치의 임계 전압이 변동하면 스위치 변화의 유효 시간도 임계 전압 변동분을 래치 출력의 슬루 레이트로 나눈 양만큼 변동하게 된다. 이와 같이 스위치 변화의 이전 패턴에 의존하는 스위칭 시의 변동은 DAC의 출력을 왜곡시키게 된다. 이렇게 생긴 왜곡 성분은 DAC의 스퍼-프리(spur-free) 동적 영역을 제한할 수 있다.
차동 자기 가열로 인한 스위칭 시간의 변동을 감소시키는 공지의 기술은 전류 스위치 차동 트랜지스터 패어를 열적 임계치 시프트로 인한 시간 변동이 매우 짧은 충분히 높은 슬루 레이트의 구동 신호로 구동하고, 및/또는 스위칭 트랜지스터의 전력 밀도를 낮게 유지하여 차동 가열을 최소화하고 있다. 낮은 전력 밀도는 보다 대규모의 장치를 이용함으로써 실현되며 이것은 불가피하게 보다 높은 기생 용량을 갖는다. 보다 높은 슬루 레이트의 구동 신호에 의해 구동 신호의 출력은 임의의 기생 장치 용량을 통해 결합되게 된다.
본 발명은 그 베이스에서 차동 논리 신호를 수신하며 전류 스위치로서 접속된 차동 트랜지스터 패어인 제1 트랜지스터 및 제2 트랜지스터와, 상기 제1 및 제2 트랜지스터에 연결되며 차동 논리 신호의 변화 개시점을 오프셋시켜 전류 스위치의 스위칭 임계치의 자기 가열에 의한 시프트를 오프셋시키는 논리 신호 제어 회로를 포함하는 전류 스위치 회로에 관한 것이다.
본 발명의 전술한 및 기타 특징은 첨부된 도면에 예시된 실시예에 대한 상세한 설명으로부터 보다 명확해질 것이다.
도 1은 종래의 래치 및 전류 스위치 회로의 회로를 개략적으로 나타낸 도면.
도 2는 본 발명에 따른 래치 및 전류 스위치 회로를 개략적으로 나타낸 도면.
도 2는 본 발명에 따른 래치 및 전류 스위치 회로의 일례를 개략적으로 나타낸 도면으로서, 상기 회로는 차동 래치(200)에 의해 구동되는 차동 전류 스위치(100)를 포함하며 상기 차동 래치(200)는 차동 전류 스위치(100)의 열적 히스테리시스를 보상하는 회로를 구비한다.
차동 래치(200)는 그 베이스 단자에서 각 위상의 차동 논리 입력 D/DX를 수 신하는 차동 트랜지스터 패어(Q1, Q2)를 더 구비한다. 차동 트랜지스터 패어(Q1, Q2)의 컬렉터 단자는 각각 노드(N1, N2)에서 트랜지스터(Q3, Q4)의 컬렉터 단자에 접속된다. 트랜지스터(Q3)의 컬렉터 단자는 노드(N1)에서 트랜지스터(Q4)의 베이스 단자에 접속되는 한편, 트랜지스터(Q4)의 컬렉터 단자는 노드(N2)에서 트랜지스터(Q3)의 베이스 단자에 접속된다.
차동 트랜지스터 패어(Q1, Q2)의 이미터는 트랜지스터(Q6)에 차동 패어로서 접속된 트랜지스터(Q5)의 컬렉터 단자에 함께 접속된다. 차동 트랜지스터 패어(Q3, Q4)의 이미터는 트랜지스터(Q6)의 컬렉터 단자에 함께 접속된다. 차동 트랜지스터 패어(Q5, Q6)는 그 베이스 단자에서 각 위상의 차동 클록 입력 CLK/CLKX를 수신하며 그 이미터들은 전류 소스(I1)에 함께 접속되어 있다.
기준 트랜지스터(Q11)의 이미터 단자와 노드(N1) 사이에는 부하 저항(R1)이 접속되는 한편, 기준 트랜지스터(Q12)의 이미터 단자와 노드(N2) 사이에는 부하 저항(R2)이 접속된다. 기준 트랜지스터(Q11, Q12)의 베이스 단자들은 전압(Vb)에 접속되며, 이들 트랜지스터의 컬렉터 단자들은 전압(Vc)에 접속된다. 저항(R1)과 기준 트랜지스터(Q11)의 이미터 단자의 접속에 의해 형성된 노드에는 "영구"(keep alive) 전류원(I4)이 접속되며, 저항(R2)과 기준 트랜지스터(Q12)의 이미터 단자의 접속에 의해 형성된 노드에는 "영구" 전류원(I5)이 접속된다.
래치(200)의 각 위상의 차동 출력 OUT/OUTX는 전류 스위치(100)를 구비하는 차동 트랜지스터 패어(Q10, Q9)의 베이스에 각각 접속된 노드(N2, N1)에 제공된다. 동작시 상기한 차동 출력 OUT/OUTX는 차동 입력 D/DX의 논리 레벨을 따르는 한편, 차동 클록 입력 CLK/CLKX는 각각 HIGH/LOW 상태이다. 클록 입력 CLK/CLKX가 HIGH/LOW 상태인 경우 차동 출력 OUT/OUTX는 클록 변화 전에 차동 입력 D/DX가 보유하고 있던 논리 상태를 유지한다. 즉, 클록 입력 CLK/CLKX이 LOW/HIGH 인 겨우 데이터 입력은 클록 인터벌 동안 래치된다.
동작시 상기한 기준 트랜지스터(Q11)는 스위치 트랜지스터(Q10)가 전류를 도통시키는 경우에 전류를 도통시키며 또한 기준 트랜지스터(Q12)는 스위치 트랜지스터(Q9)가 전류를 도통시키는 경우에 전류를 도통시켜, 트랜지스터(Q11, Q12)는 트랜지스터(Q10, Q9)와 마찬가지로 전력 및 열을 방출한다. 트랜지스터(Q11, Q10)의 베이스 이미터 전압들은 유사하게 변하며 트랜지스터(Q12, Q9)의 베이스 이미터 전압들도 유사하게 변한다. 따라서 기준 트랜지스터(Q11, Q12)는 노드(N1, N2)에서의 래치 출력과 직렬 접속된 그 이미터 단자들 사이에 열에 의해 생성된 오프셋 전압을 생성하게 되며, 이는 스위치 트랜지스터(Q9, Q10)에서의 열적 오프셋을 무효화하는 성질의 극성을 갖는다.
일반적으로, 기준 트랜지스터(Q11, Q12)는 그 이미터 사이의 전압을 스위치 트랜지스터(Q9, Q10)의 임계 전압에서의 시프트와 실질적으로 매칭되도록 구성할 수 있다.
기준 트랜지스터(Q11, Q12)는 스위치 트랜지스터(Q9, Q10)의 열적 이력을 근사적으로 모사(replicate)하여 트랜지스터(Q11, Q12)의 이미터에 전류 스위치의 임계 전압 시프트를 추종하고 스위치 트랜지스터(Q9, Q10)의 임계 전압에서의 열에 의한 시프트를 무효화하는 경향의 극성을 갖는 전압을 발생시키도록 구성 및 동작 한다. 여기서, 트랜지스터(Q11, Q12)의 이미터들의 전압차의 부호는 트랜지스터(Q9, Q10)를 구동하는 논리 변화의 개시점을 오프셋시켜 상기한 열적 오프셋 전압의 결과로 인해 명목 스위칭 시간이 실질적으로 변하지 않도록 한다. 따라서 트랜지스터(Q11, Q12)는 열에 의한 스위칭 임계치의 시프트가 스위칭 횟수를 변화시키지 않도록 상기한 각 신호 OUT, OUTX의 레벨을 제어한다. 이와 같은 방식으로, 나타나는 스위칭 임계값은 전류 스위치의 선행하는 상태 시퀀스(또는 "열적 이력")에 의존하지 않게 된다.
스위치 트랜지스터(Q9, Q10)의 열적 이력은 기준 트랜지스터(Q11, Q12)를 스위치 트랜지스터(Q9, Q10)와 실질적으로 동일한 시간에 따른 전력 방출 특성에서 동작하도록 구성함으로써 정확하게 모사될 수 있다. 기준 트랜지스터(Q11, Q12)에서의 전력 방출의 시간에 따른 변동이 스위치 트랜지스터(Q9, Q10)에서의 전력 방출의 시간에 따른 변동과 실질적으로 동일하다면 스위치의 열적 이력을 매우 우수하게 근사화할 수 있다. 한편 기준 트랜지스터(Q11, Q12)에서의 시간에 따른 전력 밀도의 변동이 스위치 트랜지스터(Q9, Q10)에서의 시간에 따른 전력 밀도의 변동과 실질적으로 동일한 경우에도 스위치 트랜지스터(Q9, Q10)의 열적 이력을 다소 정확하게 근사화할 수 있다.
예를 들어, 트랜지스터(Q11, Q12)의 크기는 트랜지스터(Q11, Q12)에서의 전력 밀도의 변동이 상기한 스위치의 상태가 바뀐 경우 트랜지스터(Q9, Q10)에서의 전력 밀도의 변동과 동일하도록 상기한 전류 I1 및 Idac의 값에 비례하여 선택된다. 전력 밀도는 전력 방출을 트랜지스터의 능동 영역의 면적으로 나눈 값이며, 트랜지스터에서 방출된 전력은 [그 베이스 전류를 무시하면] 컬렉터와 이미터 사이의 전압과 이미터 전류를 곱한 값이다. 이미터 면적은 트랜지스터의 능동 영역의 면적으로 근사화될 수 있다. 논리 상태가 스위칭될 때의 전력 밀도의 변동은 2개의 논리 상태에서의 전력 방출의 차이를 트랜지스터의 능동 영역의 면적으로 나눈 값이다. 트랜지스터의 열저항은 대략적으로 그 능동 영역의 면적에 반비례하므로, 전력 밀도는 대략적으로 전력 방출과 열저항의 곱에 비례하며 이는 온도 상승과 동등하다. 전력 밀도의 변동은 트랜지스터 온도를 시간에 따라 변화시키며, 그 결과 전류 스위치의 임계 전압을 변화시킨다.
트랜지스터의 크기 조정을 동일 유닛 트랜지스터에 대해 수행한다면 그 열적 응답성은 모든 트랜지스터들에 있어서 동일할 것이다. Q11에서의 전력이 높다면 Q9에서는 낮을 것이며 그 반대로 Q11에서의 전력이 낮다면 Q9에서는 높을 것이고, Q12 및 Q10에 대해서도 동일한 관계가 적용된다. 트랜지스터(Q11, Q12)의 이미터들 사이에는 트랜지스터 패어(Q9, Q10)의 스위칭 임계 전압의 변동과 매칭되는 전압차가 생길 것이다.
또다른 예로서 트랜지스터(Q9, Q10, Q11, Q12)는 실질적으로 동일한 스위칭(switched) 전류 밀도를 가지며 실질적으로 동일한 컬렉터-이미터간 전압에서 동작하여 온도 및 전원의 변화를 적절하게 추종하도록 구성될 수도 있다. 따라서 전압(Vc)은 트랜지스터(Q9, Q10)의 컬렉터들이 종결되는 부하에서의 전압과 동등하도록 설정되어야 한다. 그러면 전압(Vb)은 트랜지스터(Q11, Q12)가 동작하는 컬렉터-이미터간 전압을 결정하게 된다. 트랜지스터(Q9, Q10, Q11, Q12)는 실질적으로 동일한 스위칭 전류 밀도를 가지며 실질적으로 동일한 컬렉터-이미터간 전압에서 동작할 수 있다. 트랜지스터에서의 전류 밀도는 이미터 전류를 이미터 면적으로 나눈 것이다. 일부 트랜지스터 전류는 일정하나 일부 전류가 논리 상태의 스위칭에 따라 변한다면, 스위칭 전류 밀도는 논리 상태의 스위칭에 따른 전류의 변동을 이미터 면적으로 나눈 것이다.
"영구" 전류(I4, I5)는 생략 가능하며 이들은 구현시 동일하고 일정한 것이 바람직하다. 이들 전류원은 트랜지스터(Q11, Q12) 중 래치 전류를 운반하고 있지 않은 트랜지스터의 이미터에서의 전압 편위(excursion)를 억제하는 역할을 한다. 이들 전류로 인한 전력 방출은 트랜지스터(Q11, Q12)의 양방을 경미하게 가열하기는 하나 온도 차이를 야기하지는 않는다.
전술한 실시예는 본 발명의 원리를 설명하기 위한 특정 실시예를 예시한 것이다. 따라서 본 기술분야의 숙련된 자라면 본 발명의 범주 및 사상으로부터 일탈하지 않는 범위내에서 전술한 원리에 따라서 다른 구성을 용이하게 고안해 낼 수 있을 것이다.

Claims (8)

  1. 전류 스위치 회로에 있어서,
    차동 패어로서 접속된 제1 트랜지스터(Q9) 및 제2 트랜지스터(Q10)를 구비하는 전류 스위치 - 상기 제1 트랜지스터는 베이스 단자를 가지며 상기 제2 트랜지스터는 베이스 단자를 가지며 상기 전류 스위치는 상기 베이스 단자들에서 차동 논리 신호(OUTX, OUT)를 수신함 - ; 및
    상기 제1 트랜지스터 및 제2 트랜지스터의 열적 이력을 모사(replicate)하여 상기 제1 및 제2 트랜지스터의 자기 가열에 의해 유도된 상기 전류 스위치의 스위칭 임계 전압의 시프트와 동등한 오프셋 전압 - 상기 오프셋 전압은 상기 차동 논리 신호를 조정하여 상기 시프트를 무효화함 - 을 발생시키는 논리 신호 제어 회로(Q11, Q12, R1, R2)
    를 포함하는 것을 특징으로 하는 전류 스위치 회로.
  2. 제1항에 있어서,
    상기 논리 신호 제어 회로는,
    제3 트랜지스터(Q11);
    상기 제3 트랜지스터의 이미터 단자와 상기 제1 트랜지스터의 베이스 단자 사이에 접속된 제1 부하 저항(R1);
    제4 트랜지스터(Q12); 및
    상기 제4 트랜지스터의 이미터 단자와 상기 제2 트랜지스터의 베이스 단자 사이에 접속된 제2 부하 저항(R2)
    를 구비하는 것을 특징으로 하는 전류 스위치 회로.
  3. 제2항에 있어서,
    상기 제3 및 제4 트랜지스터는 상기 제1 및 제2 트랜지스터의 열적 이력을 모사하는 것을 특징으로 하는 전류 스위치 회로.
  4. 제2항에 있어서,
    상기 제3 및 제4 트랜지스터는, 상기 제3 및 제4 트랜지스터에서의 시간에 따른 전력 방출(dissipation)이 상기 제1 및 제2 트랜지스터에서의 시간에 따른 전력 방출과 동일하도록 구성되는 것을 특징으로 하는 전류 스위치 회로.
  5. 제2항에 있어서,
    상기 제3 및 제4 트랜지스터는, 상기 제3 및 제4 트랜지스터에서의 시간에 따른 전력 방출의 변동이 상기 제1 및 제2 트랜지스터에서의 시간에 따른 전력 방출의 변동과 동일하도록 구성되는 것을 특징으로 하는 전류 스위치 회로.
  6. 제2항에 있어서,
    상기 제3 및 제4 트랜지스터는, 상기 제3 및 제4 트랜지스터에서의 시간에 따른 전력 밀도의 변동이 상기 제1 및 제2 트랜지스터에서의 시간에 따른 전력 밀도의 변동과 동일하도록 구성되는 것을 특징으로 하는 전류 스위치 회로.
  7. 제2항에 있어서,
    상기 제1, 제2, 제3 및 제4 트랜지스터는 동일한 스위칭 전류 밀도를 가지며 동일한 컬렉터-이미터간 전압에서 동작하는 것을 특징으로 하는 전류 스위치 회로.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 논리 신호 제어 회로는,
    상기 제3 트랜지스터의 이미터 단자에 접속된 제1 전류원(I4); 및
    상기 제4 트랜지스터의 이미터 단자에 접속된 제2 전류원(I5)
    을 더 구비하는 것을 특징으로 하는 전류 스위치 회로.
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