CN103620960A - 差动开关驱动电路以及电流舵型数字/模拟变换器 - Google Patents

差动开关驱动电路以及电流舵型数字/模拟变换器 Download PDF

Info

Publication number
CN103620960A
CN103620960A CN201180071847.3A CN201180071847A CN103620960A CN 103620960 A CN103620960 A CN 103620960A CN 201180071847 A CN201180071847 A CN 201180071847A CN 103620960 A CN103620960 A CN 103620960A
Authority
CN
China
Prior art keywords
terminal
signal
current
input
differential switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201180071847.3A
Other languages
English (en)
Inventor
长泽俊伸
山田美智子
生驹平治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN103620960A publication Critical patent/CN103620960A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Electronic Switches (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

差动开关驱动电路(10)驱动具备各自的一端与电流源(3)连接第1和第2开关元件(1、2)的差动开关电路(4)，差动开关驱动电路(10)具备：电流源(5)；电流控制电路(6)，其具有晶体管对，该晶体管对具有差动输入端子对(A、B)和差动输出端子对(X、Y)，并使公共连接部与电流源(5)；和负载元件(7、8)，其分别与差动输出端子对(X、Y)连接。差动开关驱动电路(10)根据差动输入端子对(A、B)的电压，将输出电压输出给差动输出端子对(X、Y)，其中该输出电压具有各个值为大致恒定的2值的稳态状态和在2值间转变的过渡状态。此时，控制流过晶体管对的电流，以使得差动输出电压的稳态状态下流过负载元件(7、8)的电流值之和与过渡状态下流过负载元件(7、8)的电流值之和不同。

Description

差动开关驱动电路以及电流舵型数字/模拟变换器
技术领域
本发明涉及驱动差动开关电路的差动开关驱动电路和利用其的电流舵型数字/模拟变换器。
背景技术
近年来，在等离子电视、液晶电视、有机EL(Electro-Luminescence，电致发光)电视、蓝光录像机等影像设备、和采用毫米波通信、无线LAN(Local Area Network，局域网)、PLC(Power Line Communication，电力线通信)等各种通信方式的通信设备等中，利用电流舵型数字/模拟变换器(Digital-to-Analog Converter：DAC)。
电流舵型DAC是如下电路：具有在多个恒电流源各连接2个开关元件的差动开关电路，基于数字数据来选择使电流流向各差动开关电路的某个开关元件，按每个输出的极性合计选择的电流，输出该合计的电流量、或让该合计的电流流过负载元件而产生的电压量作为模拟信号。在各差动开关电路连接有驱动控制端子的差动开关驱动电路(参照专利文献1)。
差动开关驱动电路一般使用以CMOS(ComplementaryMetal-Oxide-Semiconductor，互补金属氧化物半导体)变换器构成为基础的构成(专利文献1参照)，但在通信用设备中使用的电流舵型DAC中，由于需要数百MHz～数GHz的信号输出，因此，以内部电路的高速动作为目的，还发表了使用电流模式逻辑(CML)电路的构成(参照非专利文献1)。另外，CML电路的构成在其它的文献也有示出(参照专利文献2)。
图36表示在现有的通信用的电流舵型DAC中使用的差动开关驱动电路以及差动开关电路(参照非专利文献1)。差动开关电路4是在开关元件1、2公共相连的节点VS连接恒电流源3的构成。将构成恒电流源3的NMOS(N-type Metal-Oxide-Semiconductor，N型金属氧化半导体)晶体管的栅极电压设为VBIAS，将流过一方的开关元件1的电流设为IOUTA，将流过另一方的开关元件2的电流设为IOUTB。在差动开关驱动电路505中，使输入正向反向分别反相的信号的输入端子A、B与NMOS晶体管501、502的栅极端子相连，使NMOS晶体管501、502的源极端子为公共节点，在该节点连接恒电流源500，在正的电源电压VDD与NMOS晶体管501、502的漏极端子之间分别连接负载元件503、504，将NMOS晶体管501、502的各漏极端子与负载元件503、504的接点连接到输出端子X、Y。将一方的NMOS晶体管501的漏极电流设为IA，将另一方的NMOS晶体管502的漏极电流设为IB。这样的差动开关驱动电路505是一般的CML电路(参照专利文献2)。并且，分别在构成一方的开关元件1的NMOS晶体管的栅极端子连接输出端子X，在构成另一方的开关元件2的NMOS晶体管的栅极端子连接输出端子Y。
在如此构成的差动开关驱动电路505以及差动开关电路4中，对输入端子A、B输入正向反向分别反相的信号，基于此，由NMOS晶体管501、502控制分配恒电流源500的电流，在负载元件503、504流过各个电流，通过该电压降对向差动开关电路4的输出端子X、Y输出2值的电平电压、即高(Hi)电平的电压和低(Lo)电平的电压。通过该输出端子X、Y的电压来选择让恒电流源3的电流流向开关元件1、2的哪一者。
图37(a)～图37(c)是图36中的各端子的电压波形或电流波形。图37(a)表示输入端子A、B的电压波形例。图37(b)表示NMOS晶体管501、502的漏极电流IA、IB的波形。图37(c)表示差动开关驱动电路505的输出端子X、Y以及差动开关电路4的输入端子的电压波形。根据图37(b)，电流IA、IB的交叉点IP为大致Hi/Lo的中点。另外，根据图37(c)，输出端子X、Y的电压的交叉点VP也取Hi/Lo的大致中点。
图38(a)～图38(e)表示图36中的各端子的电压波形或电流波形的模拟结果。具体地，分别是图38(a)表示输入端子A、B的电压波形，图38(b)表示NMOS晶体管501、502的漏极电流IA、IB的波形以及电流IA、IB的合计值的波形，图38(c)表示输出端子X、Y的电压波形，图38(d)表示差动开关电路4中的节点VS的电压波形，图38(e)表示流过两开关元件1、2的电流IOUTA、IOUTB的波形。
根据图38(b)，电流IA、IB的交叉点IP为大致Hi/Lo的中点。另外，电流IA、IB的合计值也在交叉点时取与稳定状态大致相同的值。根据图38(c)，输出端子X、Y的电压的交叉点VP也取Hi/Lo的大致中点。根据图38(d)，在输出端子X、Y的电压的交叉点附近，成为两开关元件1、2一起断开的状态，其结果，节点VS的变动变大。另外，根据图38(e)，电流IOUTA、IOUTB的波形受到节点VS的电位变动的影响，从Lo向Hi的切换的过渡响应性变差。
先行技术文献
专利文献
专利文献1：日本专利第4202504号说明书
专利文献2：日本专利公开2006-80917号公报
非专利文献
非专利文献1：K.Doris，et al.，“A12b500MS/s DAC with＞70dB SFDR up to120MHz in0.18μm CMOS”，ISSCC Digest of TechnicalPapers，pp.116-117，Feb.，2005.
发明的概要
发明要解决的课题
在上述差动开关驱动电路505中，在输入端子A、B的信号反向时，在对输出端子X、Y输出的信号分别从Lo向Hi、从Hi向Lo变化时，其各输出电压的交叉点，基于由NMOS晶体管501、502和恒电流源500构成的差动对的电压电流变换特性而成为Hi/Lo的中点附近，在例如由MOS晶体管构成开关元件1、2的情况下，产生两开关元件1、2一起断开的瞬间、或流过两开关元件1、2的电流的合计值相对于恒电流源3极端变少的瞬间。这导致使恒电流源3的电流流过的路径消失，在例如由MOS晶体管构成恒电流源的情况下，通过有限的输出阻抗使恒电流源3与开关元件1、2的连接节点VS的电位在瞬间较大地变动。有如下问题：由于该连接节点VS的变动而产生寄生电容的充放电，与此相伴，给差动开关电路4的输出信号的响应性带来不良影响，另外，在应用在电流舵型DAC中的情况下，成为失真恶化的原因。
发明内容
本发明为了解决上述现有的问题点而提出，目的在于防止差动开关电路的多个开关元件一起断开，以实现差动开关电路的输出信号的响应性的改善、应用在电流舵型DAC的情况下的失真的改善、还有其应用电路的高性能化。
用于解决课题的手段
为了解决上述课题，本发明所涉及的差动开关驱动电路驱动具备各自的一端与电流源连接的第1和第2开关元件的差动开关电路，特征在于，差动开关驱动电路具备：电流源；晶体管对，其具有差动输入端子对和差动输出端子对并使公共连接部与所述电流源连接；和负载元件，其分别与所述差动输出端子对连接，在所述差动输入端子对施加信号电压，根据所述差动输入端子对的电压对所述差动输出端子对输出具有各自的值大致恒定的2值稳态状态和在所述2值间转变过渡状态的输出电压，在所述差动开关驱动电路中，控制流过所述晶体管对的电流，以使得所述差动输出电压的所述稳态状态下流过所述负载元件的电流值之和与所述过渡状态下流过所述负载元件的电流值之和不同。
另外，本发明所涉及的电流舵型DAC具有对数字信号进行解码的解码电路、多个差动开关电路、和分别驱动该多个差动开关电路的差动开关驱动电路，对由多个差动开关电路中各自选择的电流进行加法运算，输出模拟量，各差动开关驱动电路具有：施加由所述解码电路解码的信号的正向/反向的输入端子；正向/反向的输出端子、分别与所述反向/正向的输出端子连接的第1和第2负载元件、和与电流源连接的电流控制电路，由所述电流控制电路根据施加给所述正向/反向的输入端子的输入信号来控制流过所述2个负载元件的电流，从而使与差动开关电路的输入端子对连接的各个差动开关驱动电路的输出电压成为相等的点，从输出电压的直流输出电压范围的中间电压实质地移位。
发明的效果
在本发明的差动开关驱动电路中，能进行高速动作，能起到改善差动开关电路的输出信号的响应性、应用在电流舵型DAC中的情况下改善失真的效果。
附图说明
图1是表示本发明的第1实施方式所涉及的差动开关驱动电路以及差动开关电路的构成的框图。
图2(a)、(b)以及(c)是表示图1中的各端子的电压波形或电流波形的图。
图3是表示图1中的差动开关驱动电路的具体例的电路图。
图4(a)、(b)、(c)以及(d)是表示图3中的各端子的电压波形或电流波形的图。
图5是表示图1中的差动开关驱动电路的其它具体例的电路图。
图6(a)、(b)、(c)以及(d)是表示图5中的各端子的电压波形或电流波形的图。
图7是表示图1中的差动开关驱动电路的再其它具体例的电路图。
图8(a)、(b)、(c)以及(d)是表示图7中的各端子的电压波形或电流波形的图。
图9是表示本发明的第2实施方式所涉及的差动开关驱动电路的构成的框图。
图10(a)以及(b)各自是表示图9中的延迟电路的具体例的电路图。
图11(a)、(b)以及(c)各自是表示具有图9中的逻辑部的NAND功能的具体例的电路图。
图12(a)、(b)以及(c)各自是表示具有图9中的逻辑部的NOR功能的具体例的电路图。
图13(a)、(b)、(c)以及(d)是表示逻辑部具有NAND功能的情况下的图9中的各端子的电压波形或电流波形的图。
图14(a)、(b)、(c)以及(d)是表示逻辑部具有NOR功能的情况下的图9中的各端子的电压波形或电流波形的图。
图15是表示图9的差动开关驱动电路的具体例的电路图。
图16是表示本发明的第3实施方式所涉及的差动开关驱动电路的构成的框图。
图17(a)、(b)、(c)以及(d)是表示逻辑部具有NAND功能的情况下的图16中的各端子的电压波形或电流波形的图。
图18(a)、(b)、(c)以及(d)是表示逻辑部具有NOR功能的情况下的图16中的各端子的电压波形或电流波形的图。
图19是表示图16的差动开关驱动电路的具体例的电路图。
图20是表示图16的差动开关驱动电路的其它具体例的电路图。
图21是表示图16的差动开关驱动电路的再其它具体例的电路图。
图22是表示图16的差动开关驱动电路的再其它具体例的电路图。
图23是表示图16的差动开关驱动电路的再其它具体例的电路图。
图24是表示图16的差动开关驱动电路的再其它具体例的电路图。
图25是表示本发明的第4实施方式所涉及的差动开关驱动电路以及差动开关电路的构成的框图。
图26(a)以及(b)各自是表示图25中的CML电路的具体例的电路图。
图27是表示本发明的第5实施方式所涉及的差动开关驱动电路以及差动开关电路的构成的框图。
图28(a)、(b)、(c)以及(d)是表示图27中的各端子的电压波形或电流波形的图。
图29是表示图27中的差动开关驱动电路的具体例的电路图。
图30(a)、(b)、(c)以及(d)是表示图29中的各端子的电压波形或电流波形的图。
图31是表示图27中的差动开关驱动电路的其它具体例的电路图。
图32(a)、(b)、(c)、(d)以及(e)是表示图31中的各端子的电压波形或电流波形的模拟结果的图。
图33是表示本发明的第6实施方式所涉及的差动开关驱动电路以及差动开关电路的构成的框图。
图34是表示本发明的第7实施方式所涉及的电流舵型DAC的构成的框图。
图35是表示本发明的第8实施方式所涉及的毫米波通信系统的构成的框图。
图36是表示现有的差动开关驱动电路以及差动开关电路的构成的电路图。
图37(a)、(b)以及(c)是表示图36中的各端子的电压波形或电流波形的图。
图38(a)、(b)、(c)、(d)以及(e)是表示图36中的各端子的电压波形或电流波形的模拟结果的图。
具体实施方式
下面，基于附图来详细说明本发明的实施方式。
《第1实施方式》
图1是本发明的第1实施方式所涉及的构成图。图1中的差动开关电路4与现有构成的差动开关电路相同。差动开关驱动电路10具有对电流控制电路6输入正向反向分别反相的信号的输入端子A、B、除此以外还具有控制端子C，进而在电流控制电路6连接恒电流源5，以3端子A、B、C的控制来分配该恒电流源5的电流。由电流控制电路6控制分配的电流IA、IB伴随输入端子A、B的Hi/Lo的切换而使电流值变化，3端子控制的结果，在电流IA从Hi成为Lo、电流IB从Lo成为Hi的电流值的切换过程中，电流IA、IB的值交叉的点取从Hi/Lo的中点移位的值。另外，在电流IA从Lo成为Hi、电流IB从Hi成为Lo时，也取与刚才相同的中点移位的值。使该电流IA、IB分别流向与电流控制电路6连接的负载元件7、8，使输出端子X、Y的电压产生，并分别与差动开关电路4的输入端子连接。
图2(a)～图2(c)是本发明的第1实施方式所涉及的各端子的电压波形或电流波形。图2(a)表示端子A、B、C的电压波形例。图2(b)表示由电流控制电路6控制分配的电流IA、IB的波形。图2(c)表示差动开关驱动电路10的输出端子X、Y以及差动开关电路4的输入端子的电压波形。如图2(b)以及图2(c)所示，由电流控制电路6控制分配的电流IA、IB取从Hi/Lo的中点移位的值，通过使该电流流向负载元件7、8，输出端子X、Y的电压波形也变成取从Hi/Lo的中点移位的值。另外，在图1的构成中，使负载元件7、8与电源侧连接，还是使负载元件7、8与接地侧连接是任意的。
图3是本发明的第1实施方式所涉及的电路构成例。如图3所示，电路具有使源极端子公共的NMOS晶体管12、13，分别对栅极端子施加输入端子A的正向输入、输入端子B的反向输入，在NMOS晶体管12、13的公共的源极端子连接恒电流源5，在NMOS晶体管12、13的漏极端子分别连接另一端与电源连接的负载元件16、17。在NMOS晶体管12、13的公共的源极端子连接由控制端子C控制的旁路电路11。进而，将NMOS晶体管12、13和负载元件16、17的连接点与输出端子X、Y连接。另外，由旁路电路11和NMOS晶体管12、13构成的电流控制电路15相当于图1的电流控制电路6。
使用表示各端子的电压波形或电流波形的图4(a)～图4(d)来说明如此构成的本发明的第1实施方式所涉及的电路构成例的动作。图4(a)表示端子A、B、C的电压波形例。图4(b)表示NMOS晶体管12、13的漏极电流IA、IB的波形。图4(c)表示流向旁路电路11的电流IC的波形、和电流IA、IB的合计值的波形。图4(d)表示差动开关驱动电路的输出端子X、Y的电压波形。由于旁路电路11以在交叉点较多流过电流的方式进行控制，因此可知过渡状态时的电流IA、IB的合计值与稳定值相比降低。因此，电流交叉点IP移位到低于Hi/Lo的中点的值。另外，输出端子X、Y的电压波形的交叉点VP取比中点更向上移位的值。
图5是本发明的第1实施方式所涉及的其它的电路构成例。如图5所示，电路具有使源极端子为公共的NMOS晶体管12、13、14，分别对栅极端子施加输入端子A的正向输入、输入端子B的反向输入，并施加DC电压作为控制端子C，在NMOS晶体管12、13、14的公共的源极端子连接恒电流源5，在NMOS晶体管12、13的漏极端子分别连接另一端与电源连接的负载元件16、17，NMOS晶体管14的漏极端子使漏极电流流过地与连接负载元件16、17的电源电连接。进而，将NMOS晶体管12、13和负载元件16、17的连接点与输出端子X、Y连接。另外，由NMOS晶体管12、13、14构成的电流控制电路15相当于图1的电流控制电路6。
使用表示各端子的电压波形或电流波形的图6(a)～图6(d)来说明如此构成的本发明的第1实施方式所涉及的电路构成例的动作。图6(a)表示端子A、B、C的电压波形例。图6(b)表示各NMOS晶体管12、13的漏极电流IA、IB的波形。图6(c)表示NMOS晶体管14的漏极电流IC的波形。图6(d)表示差动开关驱动电路10的输出端子X、Y以及差动开关电路4的输入端子的电压波形。如图6(a)所示，对输入端子A、B以正向反向来施加控制电压，对控制端子C施加输入端子A、B的Hi/Lo值的中点的DC值。在此，若设NMOS晶体管12、13、14的晶体管尺寸彼此相同，则输入端子A、B的电压分别从Hi切换到Lo或从Lo切换到Hi，在端子A、B、C的电压交叉的点，NMOS晶体管12、13、14的漏极电流如图6(b)以及图6(c)所示那样分别流过恒电流源5的电流I的1/3。进而，若选择晶体管尺寸以使得在输入端子A、B的电压的变化时以外流向NMOS晶体管14的电流大致成为零，则在电流IA、IB中，Hi值成为I、Lo值成为零，交叉点成为I/3。即，电流交叉点IP不再是Hi/Lo的中点而移位到比中点低的值。通过如此使通过端子A、B、C的电压分配的电流IA、IB流向负载元件16、17，如图6(d)那样，输出端子X、Y的电压波形的交叉点VP也取Hi/Lo的振幅幅度的2/3的电压，取比中点向上移位的值。另外，对NMOS晶体管14的栅极端子施加的电压优选取输入端子A、B的电压的Hi/Lo值间的DC值，但并不限于DC值，例如，也可以将在输入端子A、B的电压从Hi向Lo切换、从Lo向Hi切换时具有峰值的控制电压，赋予NMOS晶体管14的栅极端子。另外，虽然以NMOS晶体管为例，但也可以将电源侧和接地侧颠倒，将NMOS晶体管置换为PMOS晶体管。这种情况下，输出端子X、Y的电压的交叉点变得低于Hi/Lo的振幅的中点，这是明确的。
图7是本发明的第1实施方式所涉及的再其它的电路构成例。将图5中构成旁路电路11的1个NMOS晶体管14在图7中置换为4个NMOS晶体管，该4个NMOS晶体管的栅极端子与输入端子A、B连接。由此，在端子A、B的输入信号进行转变的区间，在旁路电路11流过电流IC地进行动作。
图8(a)～图8(d)是表示图7中的各端子的电压波形或电流波形的图。由于与图4(a)～图4(d)同样，因此省略说明。
根据第1实施方式，能以适于高速动作的CML电路(以多个控制端子来控制恒电流源的电流、使负载元件流过电流并产生输出电压的电路)构成差动开关驱动电路，能防止差动开关电路的多个开关元件一起断开，能得到改善差动开关电路输出的响应性的效果。
《第2实施方式》
图9是本发明的第2实施方式所涉及的差动开关驱动电路的构成图。在图9中，由逻辑部20、21构成的电流控制电路22具有输入正向反向分别反相的信号的输入端子A、B，除此以外具有2个端子以上的控制端子D、E，介由延迟电路23对控制端子D、E输入输入端子A、B的信号。另外，在电流控制电路22连接恒电流源5，以端子A、B、D、E的控制来分配该恒电流源5的电流。由电流控制电路22控制分配的电流IA、IB伴随输入端子A、B的Hi/Lo的切换而使电流值变化，在电流IA从Hi成为Lo、电流IB从Lo成为Hi的电流值的切换的过程中，电流IA、IB的值交叉的点取从Hi/Lo的中点移位的值。另外，在电流IA从Lo成为Hi、电流IB从Hi成为Lo时，也取从与刚才相同的中点移位的值。使该电流IA、IB分别流过与电流控制电路22连接的负载元件24、25，使输出端子X、Y产生电压。
图10(a)以及图10(b)是延迟电路23的构成例。图10(a)是延迟电路23的功能框图例，用反相器26使输入端子A的信号反向并向控制端子E提供，用反相器27使输入端子B的信号反向并向控制端子D供给。图10(b)是以现有电路表示的一般的CML电路，由恒电流源30、NMOS晶体管31、32、和负载元件33、34构成，通过对输入端子A、B施加正向反向的信号，得到使它们分别反向的输出E、D。延迟量是基于由输出反向动作的过程中的寄生电容、电流量等而产生的延迟的量。
另外，图10(a)以及图10(b)是延迟电路23的一例，只要是具有延迟功能的电路，就不问其构成。例如，为了获得延迟量，也可以在中途的信号路径使用电容、电阻来具有时间常数，或多级连接图10(a)以及图10(b)的构成。另外，也可以对输入端子A、B中的一方赋予Hi/Lo值的中间的DC值。
图11(a)～图11(c)是逻辑部20、21的构成例。图11(a)以NAND电路40来表示逻辑部20、21的功能框图例，图11(b)表示用NMOS晶体管构成NAND功能的电路例，图11(c)表示用PMOS晶体管构成NAND功能的电路例。在图11(b)中，NMOS晶体管42、43的纵叠(vertical stack)部分相当于图9的逻辑部20、21的电路构成例。在这样的构成中，用NMOS晶体管42、43的栅极端子来控制电流源41的电流，通过仅在栅极端子都为Hi时使电流源41的电流流过与电源侧连接的负载元件44来输出Lo电平，在其它控制时输出Hi电平。在图11(c)中，PMOS晶体管46、47的源极端子彼此连接、漏极端子彼此连接的构成相当于图9的逻辑部20、21的电路构成例。在这样的构成中，用PMOS晶体管46、47的栅极端子来控制电流源45的电流，通过仅在栅极端子都为Hi时，停止流过与接地电位侧连接的负载元件48的电流来输出Lo电平，在其它控制时输出Hi电平。
同样地，图12(a)～图12(c)也是逻辑部20、21的构成例。图12(a)以NOR电路50来表示逻辑部20、21的功能框图例，图12(b)表示用NMOS晶体管构成NOR功能的电路例，图12(c)表示用PMOS晶体管构成NOR功能电路例。在图12(b)中，NMOS晶体管52、53的源极端子彼此连接、漏极端子彼此连接的构成相当于图9的逻辑部20、21的电路构成例。在这样的构成中，用NMOS晶体管52、53的栅极端子控制电流源51的电流，通过仅在栅极端子都为Lo时停止流过与电源侧连接的负载元件54电流来输出Hi电平，在其它控制时输出Lo电平。在图12(c)中，PMOS晶体管56、57的纵叠部分相当于图9的逻辑部20、21的电路构成例。在这样的构成中，用NMOS晶体管56、57的栅极端子控制电流源55的电流，通过仅在栅极端子都为Lo时使电流源55的电流流过与接地电位侧连接的负载元件58来输出Hi电平，在其它控制时输出Lo电平。
另外，在图11(b)、图11(c)、图12(b)以及图12(c)中描绘的虚线部，表示在停止流过负载元件44、48、54、58的电流时，使恒电流源41、45、51、55的电流流过其它路径的情况下的旁路路径。
用图13(a)～图13(d)来说明在逻辑部20、21中使用NAND功能(电源侧负载)时本发明的第2实施方式所涉及的差动开关驱动电路的动作。图13(a)表示输入端子A、B的电压波形，图13(b)表示控制端子D、E的电压波形，图13(c)表示由电流控制电路22控制分配的电流IA、IB的波形，图13(d)表示输出端子X、Y电压波形。如图13(a)以及图13(b)所示那样，对输入端子A、B施加正向反向的电压，对控制端子D、E施加介由延迟电路23而分别使输入端子A、B的信号延迟后的信号。由于逻辑部20、21都具有NAND功能，因此电流IA仅在端子A、D都为Hi流动，同样地，电流IB仅在端子B、E都为Hi时流动。通过取这样的逻辑，电流IA、IB的交叉点IP如图13(c)所示那样从电流的Hi/Lo值的中点向下侧移位，输出端子X、Y的电压的交叉点VP如图13(d)所示那样，向比输出电压的Hi/Lo值的中点上侧移位。
同样地，用图14(a)～图14(d)来说明在逻辑部20、21中使用NOR功能时本发明的第2实施方式所涉及的差动开关驱动电路的动作。如图14(c)所示，由于逻辑部20、21都具有NOR功能(电源侧负载)，因此电流IA仅在端子A、D都为Lo时停止电流，同样地，电流IB仅在端子B、E都为Lo时停止电流。通过取这样的逻辑，电流IA、IB的交叉点IP如图14(c)所示那样从电流的Hi/Lo值的中点向上侧移位，输出端子X、Y的电压的交叉点VP如图14(d)所示那样，向比输出电压的Hi/Lo值的中点下侧移位。
如以上说明那样，根据本实施方式，具有如下特征：使用NAND功能的构成中，输出端子X、Y的电压的交叉点VP向上侧移位，使用NOR功能的构成中，输出端子X、Y的电压的交叉点VP向下侧。
图15是本发明的第2实施方式所涉及的差动开关驱动电路的电路例。在图15中，虚线部23是图10(a)以及图10(b)的延迟电路，虚线部68是由NMOS晶体管60、61、62、64、65、66构成的电流控制电路，NMOS晶体管60、61还有NMOS晶体管64、65的纵叠是具有图11(b)的NAND功能的构成，NMOS晶体管62、66起到不在负载元件63、67流过电流时的电流的旁路的作用。在负载元件63、67分别连接NMOS晶体管61、65的漏极端子，将连接点设为输出端子X、Y。输入端子A、B分别与电流控制电路68的NMOS晶体管60、64的栅极端子、延迟电路23的NMOS晶体管31、32的栅极端子连接，延迟电路23的输出即端子D、E分别与NMOS晶体管61、65的栅极端子连接。分别对NMOS晶体管62、66的栅极端子F、G输入与端子D、E的控制信号反相的信号即端子E、D的控制电压。具有这样的构成的电路在逻辑部具有NAND功能，具有在图13(a)～图13(d)所示那样的各端子的电压、电流波形，输出端子X、Y的电压的交叉点变得往高移位。
另外，图15的构成是一例，也可以在逻辑部使用图11(a)～图11(c)、图12(a)～图12(c)所示的其它构成、或其它具有相同功能的构成。另外，延迟电路23也是只要能使之具有延迟量，则并不限定于图10(b)的构成。另外，进一步地，虽然通过NMOS晶体管62、66而使得具有使流过负载元件63、67的电流以外流动的旁路系统，但只要由具有有限的输出阻抗的元件构成并能确保稳定动作，则也可以没有旁路系统。在具有NMOS晶体管62、66的情况下，在图15中施加与端子D、E反相的控制电压，但也可以施加端子D、E的控制电压的Hi/Lo间的DC值。
根据第2实施方式，能由适于高速动作的CML电路(用多个控制端子控制恒电流源的电流、在负载元件流过电流而产生输出电压的电路)构成差动开关驱动电路，能防止差动开关电路的多个开关元件一起断开，能得到改善差动开关电路输出的响应性的效果。另外，能通过延迟电路的延迟量的大小来改变输出的交叉点的移位量，能增加设计的自由度。
《第3实施方式》
图16是本发明的第3实施方式所涉及的差动开关驱动电路的构成图。在图16中，由逻辑部70、71构成的电流控制电路72具有输入正向反向分别反相的信号的输入端子A、B，除此之外还具有2个端子以上的控制端子D、E，对控制端子D、E分别直接或介由延迟电路输入经过了逻辑部71、70的信号。另外，在电流控制电路72连接恒电流源5，用4个端子A、B、D、E的控制来分配该恒电流源5的电流。由电流控制电路72控制分配的电流IA、IB伴随输入端子A、B的Hi/Lo的切换而使电流值变化，在电流IA从Hi向Lo、电流IB从Lo向Hi的电流值的切换中电流IA、IB的值交叉的点，取从Hi/Lo的中点移位的值。另外，在电流IA从Lo成为Hi、电流IB从Hi成为Lo时，也取从与刚才相同的中点移位的值。使该电流IA、IB分别流向与电流控制电路72连接的负载元件75、76，在输出端子X、Y产生电压。逻辑部70、71、延迟电路73、74的各自的内部构成与第2实施方式相同。
用图17(a)～图17(d)来说明在逻辑部70、71中使用NAND功能(电源侧负载)时本发明的第3实施方式所涉及的差动开关驱动电路的动作。图17(a)表示输入端子A、B的电压波形，图17(b)表示由电流控制电路72控制分配的电流IA、IB的波形，图17(c)表示输出端子X、Y的电压波形，图17(d)表示控制端子D、E的电压波形。如图17(a)以及图17(b)所示，在对输入端子A施加从Hi向Lo的电压、对输入端子B施加从Lo向Hi的电压时，在之前都是端子A、D为Hi而成为流过电流的控制的逻辑部70中，随着端子A成为Lo，通过NAND功能的控制而使电流IA减少。输出端子X的电压，具有由逻辑部70产生的延迟量地上升，从而追随电流IA的减少。另外，输出端子X的电压介由延迟电路74而对控制端子E施加。该控制端子E的电压相对于输入端子B的电压(输入端子A的电压的反相)具有由逻辑部70的电路延迟再加上延迟电路74的电路延迟产生的延迟量来使电位上升，追随该端子E的电压在逻辑部71流过电流，输出端子Y的电压具有由逻辑部71产生的延迟量地下降。将该输出端子Y的电压介由延迟电路73对逻辑部70的控制端子D施加。在对输入端子B施加Hi向Lo的电压、对输入端子A施加Lo到Hi的电压的情况下，以成对的动作使该一连串的动作进行动作。在这些动作的反复下，电流IA、IB的交叉点IP如图17(b)所示那样从电流的Hi/Lo值的中点向下侧移位，输出端子X、Y的电压的交叉点VP如图图17(c)所示那样向比输出电压的Hi/Lo值的中点上侧移位。
同样地，在逻辑部70、71中使用NOR功能时的本发明的第3实施方式所涉及的差动开关驱动电路的动作也如图18(a)～图18(d)所示那样，由电流控制电路72控制分配的电流IA、IB的交叉点IP，如图18(b)那样从电流的Hi/Lo值的中点向上侧移位，输出端子X、Y的电压的交叉点VP如图18(c)那样向比输出电压的Hi/Lo值的中点下侧移位。
图19～图24是本发明的第3实施方式所涉及的差动开关驱动电路的电路例。
在图19中，虚线部79是由NMOS晶体管80～85构成的电流控制电路，NMOS晶体管80、82、进而NMOS晶体管81、84的纵叠，具有图11(b)的NAND功能，NMOS晶体管83、85具有电流不流过负载元件86、87时的电流的旁路的作用。分别在负载元件86、87连接NMOS晶体管82、84的漏极端子，将连接点设为输出端子X、Y。分别在NMOS晶体管82、84的栅极端子D、E连接输出端子Y、X，省略相当于图16的延迟电路73、74的电路。对旁路用的NMOS晶体管83、85施加控制端子D、E的Hi/Lo电压间的DC值。
具有图19那样的构成的电路在逻辑部具有NAND功能，具有图17(a)～图17(d)所示那样的各端子的电压、电流波形，输出端子X、Y的电压的交叉点变得往高移位。另外，如该电路例那样，即使不特别设置延迟电路，也能以由于自身的寄生电容等而延迟的延迟量使输出电压的交叉点移位。
图20是图19的电路例的变形，将输入端子B、A的电压分别与旁路用的NMOS晶体管83、85的栅极端子连接。在输入端子A、B的信号转变的区间，NMOS晶体管83、85起到旁路系统的作用。另外，在常态时能停止流过NMOS晶体管83、85的电流。
图21是图19的电路例的变形，在图21的电流控制电路93中，删除NMOS晶体管83、85，取而代之，使NMOS晶体管90和在栅极端子连接输入端子A、B的NMOS晶体管88、89公共地连接源极端子，作为旁路系统。图21的NMOS晶体管91、92以及负载元件94、95与图19的NMOS晶体管82、84以及负载元件86、87对应。采用这样的构成也能与图19相同地具有图17(a)～图17(d)所示那样的各端子的电压、电流波形，输出端子X、Y的电压的交叉点往高移位。
图22也是图19的电路例的变形，是删除图19的基于NMOS晶体管83、85的旁路系统的构成。图22的电流控制电路100中的NMOS晶体管96、97、98、99，与图19的NMOS晶体管80、81、82、84对应。另外，图22的负载元件101、102与图19的负载元件86、87对应。在电流IA、IB交叉的点，如上述说明那样电流受到限制，电流IA、IB的合计值减少。此时，由于恒电流源5实际由MOS晶体管等构成，具有有限的输出阻抗，电流量变得平衡。这种情况下，也具有图17(a)～图17(d)所示那样的各端子的电压、电流波形，输出端子X、Y的电压的交叉点往高移位。
进而，在希望提高交叉点的移位量的情况下，使用延迟电路。图23是在图22的电流控制电路连接延迟电路的示例。在图23中为如下构成例：由恒电流源115、120、NMOS晶体管116、117、121、122、负载元件118、119，123、124构成的延迟电路125，由于使用2个图10(b)所示的CML电路的一般构成，因此通过对各个输入端子输入输出端子X、Y的信号和DC值BIAS2，将延迟电路125的输出与控制端子D、E连接，使延迟量增加，提高最终的输出端子X、Y的电压的交叉点的移位量。图23的电流控制电路109中的NMOS晶体管105、106、107、108与图22的NMOS晶体管96、97、98、99对应。另外，图23的负载元件110、111与图22的负载元件101、102对应。
图24是在逻辑部具有NOR功能的电路例，在图24中，虚线部141是电流控制电路，具有如下构成：负载元件135、140连接在电流控制电路141与电源间，NMOS晶体管132、133、进而NMOS晶体管138、139相当于图12(b)的构成。在各个构成NOR功能的部分连接恒电流源130、131，在NMOS晶体管132、138的栅极端子分别连接输入端子A、B，在NMOS晶体管133、139的栅极端子即控制端子D、E分别连接输出端子Y、X。另外，也可以在控制端子D、E与输出端子Y、X间设置延迟电路。NMOS晶体管134、137是使流过负载元件135、140的电流以外的电流流过的旁路系统，对NMOS晶体管134、137的栅极端子施加控制端子D、E的电压的Hi/Lo值间的DC值。具有这样的构成的电路在逻辑部具有NOR功能，具有图18(a)～图18(d)所示那样的各端子的电压、电流波形，输出端子X、Y的电压的交叉点变得往低移位。另外，如该电路例那样，有时在电流控制电路需要2个以上的恒电流源。
根据第3实施方式，能用适于高速动作的CML电路(由多个控制端子控制恒电流源的电流来使电流流过负载元件从而产生输出电压的电路)构成差动开关驱动电路，能防止差动开关电路的多个开关元件一起断开，能得到改善差动开关电路输出的响应性这样的效果。另外，能与第2实施方式相同地通过延迟电路的延迟量的大小来改变输出电压的交叉点的移位量，能增加设计的自由度。
另外，图19～图24电路构成是一例，也可以在逻辑部使用图11(a)～图11(c)、图12(a)～图12(c)所示的其它构成、其它相同功能的构成。另外，延迟电路只要能具有延迟量，则也不限定于图10(a)以及图10(b)的构成。另外，进一步具有使流过负载元件的电流以外的电流流过的旁路系统的电路例，也是在由具有有限的输出阻抗的元件构成电路的情况下，只要能确保稳定动作就可以没有。由旁路系统的MOS晶体管对栅极端子赋予DC值，但并不限定于DC值，只要施加使流过与输出相连的负载元件的电流以外的电流流动地进行控制的信号即可。
《第4实施方式》
图25是本发明的第4实施方式所涉及的构成图。图25中的差动开关电路4与现有构成、第1实施方式的差动开关电路相同。差动开关驱动电路152具有输入正向反向分别反相的信号的输入端子A、B，内部的构成具有第1以及第2CML电路150、151，其具有有NAND功能或NOR功能的差动输入差动输出端子，分别在第1CML电路150的信号P的正向输入端子连接输入端子A，在信号P的反向输入端子连接输入端子B，分别在第2CML电路151的信号P的正向输入端子连接输入端子B，在信号P的反向输入端子连接输入端子A，将第1CML电路150的信号R的正向以及反向输出端子分别与第2CML电路151的信号Q的正向以及反向输入端子连接，将第2CML电路151的信号R的正向以及反向输出端子分别与第1CML电路150的信号Q的正向以及反向输入端子连接，将第1CML电路150的信号R的正向输出与输出端子X连接，将第2CML电路151的信号R的正向输出与输出端子Y连接，将输出端子X、Y与差动开关电路4连接。
通过取这样的构成，输出端子X、Y的电压的交叉点从输出值的Hi/Lo的中点移位。本实施方式的动作原理成为基于第3实施方式的原理。另外，在本实施方式中，是使用CML电路150、151自身的电路延迟的构成，但也可以如第3实施方式那样另外设置延迟电路。另外，在本实施方式中，将一方的CML电路的输出用于另一方的CML电路的控制，但也可以与第2实施方式相同地使输入信号本身延迟来进行控制。另外，在本实施方式中是差动输入差动输出的CML电路，但只要配属第1～第3实施方式所示那样的构成来构成相同的功能，则并不限定于此。
在图26(a)以及图26(b)示出第1以及第2CML电路150、151的电路例。图26(a)是具有差动输入差动输出端子的CML构成的NAND电路例，图26(b)是具有差动输入差动输出端子的CML构成的NOR电路例。在图26(a)以及图26(b)中电路构成相同，仅端子的布置不同。具有恒电流源160，源极端子公共，具有与恒电流源160连接的NMOS晶体管161、162，还具有源极端子与NMOS晶体管161的漏极端子公共连接的NMOS晶体管163、164，在NMOS晶体管163的漏极端子连接与电源连接的负载元件165的一端，NMOS晶体管164和NMOS晶体管162的漏极端子彼此连接并连接与电源连接的负载元件166的一端。在NAND构成的图26(a)的情况下，分别对NMOS晶体管161的栅极端子输入信号P的正向输入，对NMOS晶体管162的栅极端子输入信号P的反向输入，对NMOS晶体管163的栅极端子输入信号Q的正向输入，对NMOS晶体管164的栅极端子输入信号Q的反向输入，将NMOS晶体管163的漏极端子与负载元件165的连接点设为NAND的正向输出(信号R的正向输出)，将NMOS晶体管162、164的漏极端子与负载元件166的连接点设为NAND的反向输出(AND输出、信号R的反向输出)。
在NOR构成的图26(b)的情况下，分别对NMOS晶体管161的栅极端子输入信号P的反向输入，对NMOS晶体管162的栅极端子输入信号P的正向输入，对NMOS晶体管163的栅极端子输入信号Q的反向输入，对NMOS晶体管164的栅极端子输入信号Q的正向输入，将NMOS晶体管163的漏极端子与负载元件165的连接点设为NOR的反向输出(OR输出、信号R的反向输出)，将NMOS晶体管162、164的漏极端子与负载元件166的连接点设为NOR的正向输出(信号R的正向输出)。
根据第4实施方式，能由适于高速动作的CML电路(由多个控制端子控制恒电流源的电流、在负载元件流过电流并产生输出电压的电路)构成差动开关驱动电路，能得到防止差动开关电路的多个开关元件一起断开、改善差动开关电路输出的响应性这样的效果。
另外，CML电路150、151的构成例并不限定于上述，只要是与本功能同等的CML电路，则也可以使用另外的CML电路。另外，使用多个CML电路而具有相同功能的构成也是如此。
《第5实施方式》
图27是本发明的第5实施方式所涉及的构成图。图27中的差动开关电路4与现有构成、第1以及第4实施方式的差动开关电路相同。虚线部10是在第1～第4实施方式中构成的差动开关驱动电路。具有如下构成：在分别将一端与输出端子X、Y连接的负载元件180、181的公共节点连接其它的负载元件182的一端，将该其它的负载元件182的另一端与基准电位连接。
使用图28(a)～图28(d)的各端子的电压波形或电流波形来说明如此构成的本发明的第5实施方式所涉及的构成的动作。图28(a)表示端子A、B、C的电压波形例。图28(b)表示由电流控制电路6控制分配的电流IA、IB的波形。图28(c)表示流过负载元件182的电流的波形。图28(d)表示负载元件180、181、182的连接点VZ的电压波形、和差动开关驱动电路10的输出端子X、Y的电压波形。如在其它的实施方式中说明的那样，由电流控制电路6控制分配的电流IA、IB的交叉点IP取从Hi/Lo的中点移位的值，例如若电流值往低移位，则如位于图28(c)的那样，在其交叉点IP的电流IA、IB的合计值取低于其它的点的值。输出端子X、Y的电压如图28(d)所示那样，具有与连接点VZ的电压相应的偏置，伴随在电流交叉点IP的电流IA、IB的合计值的降低，连接点VZ的电压上升，输出端子X、Y的电压交叉点VP也取移位了与其连接点VZ的电压的变化ΔV相应的量之后的值。即，相对于连接负载元件182前的交叉点的移位量，能得到较大的移位量。另外，通过使输出电压具有偏置电压，能降低驱动差动开关电路4的开关元件1、2的Hi电平，对于在差动开关电路4的输出端子连接电阻等，构成例如电流舵型DAC等而输出比较大的振幅的情况下，为了确保开关元件1、2的饱和特性是有效的。
图29是本发明的第5实施方式所涉及的差动开关驱动电路例。图29中的电路构成是在图5的基础上、在负载元件185，186公共连接的连接点VZ进一步连接与电源连接的负载元件187的构成。
使用图30(a)～图30(d)的各端子的电压波形或电流波形来说明如此构成的第5实施方式所涉及的差动开关驱动电路的动作。图30(a)表示端子A、B、C的电压波形例。图30(b)表示由电流控制电路15控制分配的电流IA、IB的波形。图30(c)表示流过负载元件187的电流IA+IB、和流过NMOS晶体管14的电流IC的波形。图30(d)表示负载元件185、186、187的连接点VZ的电压波形、和差动开关驱动电路的输出端子X、Y的电压波形。设为与第1实施方式所示的条件相同，在将恒电流源5的电流设为I时，电流IA、IB的合计值在交叉点成为2I/3，伴随在交叉点的电流IA、IB的合计值降低I/3电流，连接点VZ的电压上升，输出端子X、Y的电压波形的交叉点VP也取向上侧移位了与其连接点VZ的电压变化ΔV相应的量后的值。
图31是在图20的电路的基础上、在负载元件86、87公共连接的连接点进一步连接与电源连接的负载元件182的构成。
图32(a)～图32(e)，表示图31中的各端子的电压波形或电流波形的模拟结果。根据图32(b)，电流IA、IB的交叉点IP比现有技术移位得更低，电流IA、IB的合计值也在交叉点时移位到低于稳定状态的值。根据图32(c)，输出端子X、Y的电压由于负载元件182而具有偏置，其交叉点VP也靠近Hi电平地进行移位。根据图32(d)以及图32(e)，差动开关电路4内的节点VS的变动也减少，还改善了输出电流IOUTA、IOUTB的波形的过渡响应性。
根据第5实施方式，通过组合在其它的实施方式中构成的使输出电压的交叉点移位的构成、和本实施方式所示的负载元件的连接构成，能不损害高速性地增加输出电压的交叉点的移位量，能防止差动开关电路的多个开关元件一起断开，能得到改善差动开关电路输出的响应性的效果。
《第6实施方式》
图33是本发明的第6实施方式所涉及的构成图。图33中的差动开关电路4与现有构成、第1、第4以及第5实施方式的差动开关电路相同。虚线部10是在第1～第5实施方式中构成的差动开关驱动电路。在其它的实施方式中，将使由电流控制电路控制分配的电流流过负载元件而产生的电压与差动开关电路直接连接，但若在差动开关驱动电路10具有使交叉点偏离的输出，则在差动开关驱动电路10的输出端子X、Y与差动开关电路4的输入端子X′、Y′间相隔缓冲电路(源极跟随器或CML电路的变换器等)190、191，也能防止开关元件1、2一起断开，实现与其它实施方式相同的效果。
《第7实施方式》
图34是本发明的第7实施方式所涉及的电流舵型DAC的构成图。图34的电流舵型DAC230如以下那样构成，具有：解码器部200，其与多比特的数字代码D1～Dm、时钟信号CLK等连接；差动开关驱动电路群210，其使用了差动开关驱动电路，该差动开关驱动电路是输入了由解码器部200所解码的信号的、由本发明任意或其组合构成的差动开关驱动电路；和差动开关电路群220，其连接该差动开关驱动电路群210的输出，差动开关电路群220的输出分别连接正向输出DAOUT以及反向输出NDAOUT，根据需要与负载元件连接。
如此构成的电流舵型DAC230，能防止差动开关电路群220的开关元件一起断开，能得到低失真的模拟输出。另外，由于将由多个控制端子控制恒电流源的电流、并使控制的电流流过负载元件来产生输出电压的CML电路应用在差动开关驱动电路群210中，因此也适于高速的动作。
另外，在将本发明的电流舵型DAC230搭载在硅上的情况下，优选在差动开关电路群220中划分开关元件和电流源，将它们分别归整为开关元件群、电流源群，由此来进行布局配置。由此，能实现在防止电流源的错配引起的失真的悪化、差动开关电路群220的输入控制信号和电流源的偏压的串扰上有效的布局配置。
《第8实施方式》
图35是本发明的第8实施方式所涉及的毫米波通信系统的构成图。在图35的通信系统320中，在接收系统305中，由接收天线300接受到的信号介由由LNA(低噪放大器)、混合器、VGA等构成的RF接收电路301输入到模拟/数字变换器(Analog-to-Digital Converter：ADC)302、303，变换为数字值，输入到数字基带处理电路316来进行处理。另外，在发送系统315中，将由数字基带处理电路316数字处理过的信号介由电流舵型DAC312、313变换为模拟信号，介由由混合器、PA(功率放大器)等构成的RF发送电路311从发送用天线310发送电波。
在如此构成的通信系统320中，通过将在本发明的第7实施方式中构成的低失真、高速的电流舵型DAC使用在DAC312、313中，能实现毫米波通信用途那样的要求GHz级的信号频带且低失真的信号的发送的系统。
另外，在本发明的各实施方式中的差动开关驱动电路中，为了对称性良好地驱动差动开关电路的输入2端子，优选让从输入端子A、B到输出端子X、Y间，从各个输出端子看到的电路结构对称。另外，在具有使流过与输出相连的负载元件的电流以外的电流逃逸的旁路系统的实施方式中，由于使相对于电源流过的电流的总和恒定地切换控制时产生的电源噪声量较少，因此旁路系统优选相对于最终与负载元件相连的电源让电流流过。另外，负载元件既可以是电阻元件，也可以是有源元件。流过与输出端子连接的负载元件的电流也可以介由折叠电路(folded circuit)。另外，关于控制端子，并不限定于各实施方式所记载的端子数，也可以是记载以上的端子数。同样地，与电流控制电路连接的恒电流源的数量也不限定于各实施方式所记载的条数，也可以连接多个。另外，在与差动开关电路的连接中，为了防止差动开关电路的多个开关元件一起断开，作为差动开关驱动电路的输出端子的信号，在差动开关电路的多个开关元件中使用NMOS晶体管的情况下，优选使交叉点往高移位，在由PMOS晶体管构成开关元件中，优选使交叉点降低地移位。
另外，在各电路构成例中，使用MOS晶体管进行了说明，但也可以使用例如双极晶体管等其它的有源元件。进而，也可以使各电路构成的首尾反向，来置换构成NMOS晶体管、PMOS晶体管。
另外，与本发明的差动开关驱动电路的输入端子连接的电路优选为CML电路，对输入端子施加的电压振幅也是小于电源-GND间的信号，这适于使本发明的差动开关驱动电路高速动作。
若进一步提及，则可以明确的是，通过各实施方式的组合或一部分功能的组合等具有本发明的特征的构成，另外即使对于在本申请的说明书以及附图中直接连接晶体管或电流源的部位，在中途路径放入例如电阻体或共发共基连接的MOS晶体管等，只要是本发明的电气连接关系而具有本发明的特征，都属于本发明本身。
产业上的利用可能性
如以上说明那样，本发明由于谋求改善差动开关电路的高速性以及响应性，因此适于使用在高速通信系统等应用电路中。
符号的说明
1、2  开关元件
3、5、30、130、131、160  恒电流源
4  差动开关电路
6、15、22、68、79、93、100、109、141  电流控制电路
7、8、16、17、63、67、86、87，94、95、101、102、110、111、135、140、165、166、185、186、503、504  负载元件
10  差动开关驱动电路
11  旁路电路
20、21  逻辑部
22  电流控制电路
23  延迟电路
24、25  负载元件
70、71  逻辑部
72  电流控制电路
73、74  延迟电路
75、76  负载元件
150、151  CML电路
152  差动开关驱动电路
180、181、182  负载元件
190、191  缓冲电路
210  差动开关驱动电路群
220  差动开关电路群
230  电流舵型DAC
312、313  DAC
320  通信系统

Claims (17)

1.一种差动开关驱动电路，驱动具备各自的一端与电流源连接的第1和第2开关元件的差动开关电路，该差动开关驱动电路具备：
电流源；
晶体管对，其具有差动输入端子对和差动输出端子对，并使公共连接部与所述电流源连接；和
负载元件，其分别与所述差动输出端子对连接，
所述差动开关驱动电路，在所述差动输入端子对被施加信号电压，根据所述差动输入端子对的电压，对所述差动输出端子对输出输出电压，该输出电压由各个值为大致恒定的2值的稳态状态和在所述2值间转变的过渡状态构成，
在所述差动开关驱动电路中，控制流过所述晶体管对的电流，以使所述差动输出电压的所述稳态状态下流过所述负载元件的电流值之和与所述过渡状态下流过所述负载元件的电流值之和不同。
2.根据权利要求1所述的差动开关驱动电路，其中，
所述电流源，是一端与固定电压连接、对栅极赋予偏压、并且将另一端与所述公共连接部连接的MOS晶体管。
3.根据权利要求1所述的差动开关驱动电路，其中，
所述差动开关驱动电路还具有：
与所述晶体管对连接的旁路电路，
所述差动开关驱动电路根据介由控制端子而被赋予的控制信号，来控制所述晶体管对中流过的电流。
4.根据权利要求3所述的差动开关驱动电路，其中，
所述旁路电路的电流路径的一端与所述差动晶体管对的所述公共连接部连接，对栅极端子施加所述输入端子对上施加的信号的直流输入范围内的直流电压。
5.根据权利要求1所述的差动开关驱动电路，其中，
所述晶体管对具有第1、2、3、4MOS晶体管，
在所述第1MOS晶体管的栅极端子连接正向输入端子，并在漏极端子连接所述第3MOS晶体管的源极端子，
在所述第2MOS晶体管的栅极端子连接反向输入端子，并在漏极端子连接所述第4MOS晶体管的源极端子，
所述第1以及第2MOS晶体管的源极端子公共连接，并连接所述电流源，
在所述第3MOS晶体管的漏极端子连接反向输出端子和第1负载元件，
在所述第4MOS晶体管的漏极端子连接正向输出端子和第2负载元件，
对所述第3MOS晶体管的栅极端子输入比所述正向输入端子的信号延迟上升的信号，另外对所述第4MOS晶体管的栅极端子输入比所述反向输入端子的信号延迟上升的信号。
6.根据权利要求5所述的差动开关驱动电路，其中，
对所述第3MOS晶体管的栅极端子施加使施加于所述正向、反向输入端子的信号延迟了的正向信号，
对所述第4MOS晶体管的栅极端子施加使施加于所述正向、反向输入端子的信号延迟了的反向信号。
7.根据权利要求1所述的差动开关驱动电路，其中，
所述晶体管对具有第1、2、3、4MOS晶体管，
在所述第1MOS晶体管的栅极端子连接正向输入端子，并在漏极端子连接第3MOS晶体管的源极端子，
在所述第2MOS晶体管的栅极端子连接反向输入端子，并在漏极端子连接所述第4MOS晶体管的源极端子，
所述第1以及第2MOS晶体管的源极端子公共连接，并连接所述电流源，
在所述第3MOS晶体管的漏极端子连接反向输出端子和第1负载元件，
在所述第4MOS晶体管的漏极端子连接正向输出端子和第2负载元件，
对所述第3MOS晶体管的栅极端子施加介由所述正向输出端子的信号，另外对所述第4MOS晶体管的栅极端子施加介由所述反向输出端子的信号。
8.根据权利要求1所述的差动开关驱动电路，其中，
所述晶体管对具有第1、2、3、4、5、6MOS晶体管，
在所述第1MOS晶体管的栅极端子连接正向输入端子，并在漏极端子连接所述第3以及第5MOS晶体管的源极端子，
在所述第2MOS晶体管的栅极端子连接反向输入端子，并在漏极端子连接所述第4以及第6MOS晶体管的源极端子，
所述第1以及第2MOS晶体管的源极端子公共连接，并连接所述电流源，
在所述第3MOS晶体管的漏极端子连接反向输出端子和第1负载元件，
在所述第4MOS晶体管的漏极端子连接正向输出端子和第2负载元件。
9.根据权利要求8所述的差动开关驱动电路，其中，
所述第5MOS晶体管的栅极端子与所述反向输入端子连接，另外所述第6MOS晶体管的栅极端子与所述正向输入端子连接。
10.根据权利要求1所述的差动开关驱动电路，其中，
所述晶体管对具有第1、2、3、4MOS晶体管，
在所述第1MOS晶体管的栅极端子连接正向输入端子，并在所述第2MOS晶体管的栅极端子连接反向输入端子，
使所述第1以及第3MOS晶体管的源极端子公共连接且使漏极端子公共连接，在所述源极端子连接第1电流源，在所述漏极端子连接第1负载元件和反向输出端子，
使所述第2以及第4MOS晶体管的源极端子公共连接且使漏极端子公共连接，在所述源极端子连接第2电流源，在所述漏极端子连接第2负载元件和正向输出端子，
对所述第3MOS晶体管的栅极端子输入比施加于所述正向输入端子的信号延迟上升的信号，另外对所述第4MOS晶体管的栅极端子输入比施加于所述反向输入端子的信号延迟上升的信号。
11.根据权利要求1所述的差动开关驱动电路，其中，
所述晶体管对具有第1、2、3、4、5、6MOS晶体管，
在所述第1MOS晶体管的栅极端子连接正向输入端子，在所述第2MOS晶体管的栅极端子连接反向输入端子，
使所述第1、第3以及第5MOS晶体管的源极端子公共连接，使所述第1以及第3MOS晶体管的漏极端子公共连接，在所述第1、第3以及第5MOS晶体管的源极端子连接第1电流源，在所述第1以及第3MOS晶体管的漏极端子连接第1负载元件和反向输出端子，对所述第3MOS晶体管的栅极端子输入介由正向输出端子的信号，
所使述第2、第4以及第6MOS晶体管的源极端子公共连接，使所述第2以及第4MOS晶体管的漏极端子公共连接，在所述第2、第4以及第6MOS晶体管的源极端子连接第2电流源，在所述第2以及第4MOS晶体管的漏极端子连接第2负载元件和所述正向输出端子，对所述第4MOS晶体管的栅极端子输入介由所述反向输出端子的信号。
12.一种差动开关驱动电路，驱动具备各自的一端与电流源连接第1和第2开关元件的差动开关电路，所述差动开关驱动电路具有第1电流模式逻辑电路和第2电流模式逻辑电路，其中，
所述第1电流模式逻辑电路包含：被赋予第1正向信号、第1反向信号的第1输入端子对；被赋予第2正向信号、第2反向信号的第2输入端子对；电流源；根据施加给所述第1和第2输入端子对的信号来输出NAND逻辑以及AND逻辑的信号的输出端子对；和分别与所述输出端子对连接的负载元件，
第2电流模式逻辑电路包含：被赋予第1正向信号、第1反向信号的第1输入端子对；被赋予第2正向信号、第2反向信号的第2输入端子对；电流源；根据施加给所述第1和第2输入端子对的信号来输出NAND逻辑以及AND逻辑的信号的输出端子对；和分别与所述输出端子对连接的负载元件，
对所述第1电流模式逻辑电路的所述第2输入端子对输入所述第2电流模式逻辑电路的NAND逻辑输出以及AND逻辑输出，
对所述第2电流模式逻辑电路的所述第2输入端子对输入所述第1电流模式逻辑电路的NAND逻辑输出以及AND逻辑输出，
对所述第1电流模式逻辑电路的所述第1输入端子对和所述第2电流模式逻辑电路的所述第1输入端子对施加分别反相的差动输入信号，
将所述第1电流模式逻辑电路的NAND逻辑输出端子设为反向输出端子，将所述第2电流模式逻辑电路的NAND逻辑输出端子设为正向输出端子。
13.一种差动开关驱动电路，驱动具备各自的一端与电流源连接的第1和第2开关元件的差动开关电路，所述差动开关驱动电路具备第1电流模式逻辑电路和第2电流模式逻辑电路，其中，
第1电流模式逻辑电路包含：被赋予第1正向信号、第1反向信号的第1输入端子对；被赋予第2正向信号、第2反向信号的第2输入端子对；电流源；根据施加给所述第1和第2输入端子对的信号来输出NOR逻辑以及OR逻辑的信号的输出端子对；和分别与所述输出端子对连接的负载元件，
第2电流模式逻辑电路包含：被赋予第1正向信号、第1反向信号的第1输入端子对；被赋予第2正向信号、第2反向信号的第2输入端子对；电流源；根据施加给所述第1和第2输入端子对的信号来输出NOR逻辑以及OR逻辑的信号的输出端子对；和分别与所述输出端子对连接的负载元件，
对所述第1电流模式逻辑电路的所述第2输入端子对输入所述第2电流模式逻辑电路的NOR逻辑输出以及OR逻辑输出，
对所述第2电流模式逻辑电路的所述第2输入端子对输入所述第1电流模式逻辑电路的NOR逻辑输出以及OR逻辑输出，
对所述第1电流模式逻辑电路的所述第1输入端子对和所述第2电流模式逻辑电路的所述第1输入端子对施加分别反相的差动输入信号，
将所述第1电流模式逻辑电路的NOR逻辑输出端子设为反向输出端子，将所述第2电流模式逻辑电路的NOR逻辑输出端子设为正向输出端子。
14.根据权利要求1所述的差动开关驱动电路，其中，
在所述晶体管对的所述输出端子对分别附加缓冲电路，驱动所述差动开关电路。
15.根据权利要求1所述的差动开关驱动电路，其中，
使分别与所述输出端子对连接的第1和第2负载元件的另一端与公共节点连接，进而连接第3负载元件，将所述第3负载元件的另一端与电力供给端子连接。
16.一种电流舵型数字/模拟变换器，具有：对数字信号进行解码的解码电路、多个差动开关电路、和分别驱动该多个差动开关电路的差动开关驱动电路，对由多个差动开关电路各自选择出的电流进行加法运算，输出模拟量，
各差动开关驱动电路具有：施加由所述解码电路解码过的信号的正向/反向的输入端子；正向/反向的输出端子；分别与所述反向/正向的输出端子连接的第1和第2负载元件；与电流源连接的电流控制电路，由所述电流控制电路根据施加给所述正向/反向的输入端子的输入信号来控制流过所述2个负载元件的电流，从而使与差动开关电路的输入端子对连接的各个差动开关驱动电路的输出电压变得相等的点，从输出电压的直流输出电压范围的中间电压实质地移位。
17.根据权利要求16所述的电流舵型数字/模拟变换器，其中，
所述多个各差动开关驱动电路具备：电流源；和晶体管对，其具有输入所述解码电路的输出的正向/反向的输入端子以及正向/反向的输出端子并使公共连接部与所述电流源连接，根据所述正向/反向的信号电压，来对所述正向/反向的输出端子输出具有各个值为大致恒定的2值的稳态状态和在所述2值间转变的过渡状态的输出电压，控制流过所述晶体管对的电流，以使得所述差动输出电压的所述稳态状态下流过所述负载元件的电流值之和与所述过渡状态下流过所述负载元件的电流值之和不同。
CN201180071847.3A 2011-06-23 2011-12-14 差动开关驱动电路以及电流舵型数字/模拟变换器 Pending CN103620960A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-139867 2011-06-23
JP2011139867 2011-06-23
PCT/JP2011/006995 WO2012176250A1 (ja) 2011-06-23 2011-12-14 差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器

Publications (1)

Publication Number Publication Date
CN103620960A true CN103620960A (zh) 2014-03-05

Family

ID=47422132

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180071847.3A Pending CN103620960A (zh) 2011-06-23 2011-12-14 差动开关驱动电路以及电流舵型数字/模拟变换器

Country Status (4)

Country Link
US (1) US20140104088A1 (zh)
JP (1) JPWO2012176250A1 (zh)
CN (1) CN103620960A (zh)
WO (1) WO2012176250A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579729A (zh) * 2016-07-04 2018-01-12 瑞昱半导体股份有限公司 差动式开关电路
CN107872218A (zh) * 2016-09-22 2018-04-03 联发科技（新加坡）私人有限公司 电流模式逻辑电路
CN113726336A (zh) * 2021-09-03 2021-11-30 龙骧鑫睿(厦门)科技有限公司 一种适用于电流舵型dac中的低功耗电流源阵列

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014078909A (ja) * 2012-10-12 2014-05-01 Sony Corp Ｄ／ａ変換回路
US9819409B2 (en) * 2014-02-14 2017-11-14 Rafael Microelectronics, Inc. Integrated circuit chip for receiver collecting signals from satellites
CN104901717A (zh) * 2015-05-22 2015-09-09 万高(杭州)科技有限公司 一种兼容通信设备
JP2019041346A (ja) * 2017-08-29 2019-03-14 セイコーエプソン株式会社 送信回路、集積回路装置及び電子機器
KR20190075203A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 하이브리드 버퍼 회로
US10439631B1 (en) * 2018-12-27 2019-10-08 Texas Instruments Incorporated Radio-frequency digital-to-analog converter system
US20230163777A1 (en) * 2020-03-30 2023-05-25 Sony Semiconductor Solutions Corporation Comparator and analog to digital converter

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2600619B2 (ja) * 1994-09-28 1997-04-16 日本電気株式会社 電流モード論理回路
US5703519A (en) * 1996-01-30 1997-12-30 Analog Devices, Inc. Drive circuit and method for controlling the cross point levels of a differential CMOS switch drive signal
US6731136B2 (en) * 2001-11-01 2004-05-04 Hewlett-Packard Development Company, L.P. Differential CMOS logic with dynamic bias
US6628220B2 (en) * 2002-01-31 2003-09-30 Raytheon Company Circuit for canceling thermal hysteresis in a current switch
US7154301B2 (en) * 2004-03-26 2006-12-26 Intel Corporation Apparatus and method for a low jitter predriver for differential output drivers
US6992608B2 (en) * 2004-04-13 2006-01-31 Texas Instruments Incorporated Current-steering digital-to-analog converter having a minimum charge injection latch
JP4472484B2 (ja) * 2004-10-07 2010-06-02 Ｎｅｃエンジニアリング株式会社 フリップフロップ回路
JP2006287305A (ja) * 2005-03-31 2006-10-19 Matsushita Electric Ind Co Ltd 電圧比較器
TW200828787A (en) * 2006-12-20 2008-07-01 Beyond Innovation Tech Co Ltd Switching system for reducing noise of output signal

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579729A (zh) * 2016-07-04 2018-01-12 瑞昱半导体股份有限公司 差动式开关电路
CN107579729B (zh) * 2016-07-04 2021-11-26 瑞昱半导体股份有限公司 差动式开关电路
CN107872218A (zh) * 2016-09-22 2018-04-03 联发科技（新加坡）私人有限公司 电流模式逻辑电路
CN113726336A (zh) * 2021-09-03 2021-11-30 龙骧鑫睿(厦门)科技有限公司 一种适用于电流舵型dac中的低功耗电流源阵列

Also Published As

Publication number Publication date
US20140104088A1 (en) 2014-04-17
JPWO2012176250A1 (ja) 2015-02-23
WO2012176250A1 (ja) 2012-12-27

Similar Documents

Publication Publication Date Title
CN103620960A (zh) 差动开关驱动电路以及电流舵型数字/模拟变换器
US6977602B1 (en) Wide band digital to analog converters and methods, including converters with selectable impulse response
US20110032021A1 (en) T switch with high off state isolation
CN102291103B (zh) 动态体偏置型c类反相器及其应用
US11088703B2 (en) Digital-to-analog conversion system with current-mode converter and voltage-mode converter
CN103797715A (zh) 包括电荷注入的传递差分串行信号的设备及方法
CN103780212A (zh) 一种运算放大器、电平转换电路以及可编程增益放大器
CN100471053C (zh) 差动电路及具有该差动电路的接收装置
JP2008085929A (ja) 電力増幅装置
CN101436855A (zh) 电平偏移电路及其方法
CN103907288B (zh) 数模转换器
CN101888245A (zh) GaAs HBT超高速2分频器
JP3485711B2 (ja) スイッチ回路装置
CN104348473A (zh) 具有振幅伺服环的高速电平移位器
US20030141919A1 (en) Active peaking using differential pairs of transistors
US20200358452A1 (en) Current steering digital-to-analog conversion systems
US6563348B1 (en) Method and apparatus for double-sampling a signal
JP2015027084A (ja) スイッチモード増幅器
CN103001633A (zh) 用于高速低解析度的电流控制数字-模拟转换器的nmos缓冲器
US20210050860A1 (en) Track and Hold Circuit
CN107005246A (zh) 用于模拟输入缓冲器的负载电流补偿
US20160241231A1 (en) RF Switch
TWI783245B (zh) 運算放大器的降電容方案
US8305139B1 (en) Methods and apparatuses for high power and/or high frequency devices
CN203193607U (zh) 基于pmos晶体管的源极跟随器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140305